KR20010008523A - 반도체장치의 금속 콘택 형성 방법 - Google Patents

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Abstract

본 발명은 콘택홀의 확산층에 스텝커버리지가 우수한 CVD법으로 선택적으로 확산층에만 열처리 없이 티타늄 실리사이드를 형성하여 애스팩트율이 큰 작은 콘택홀에서도 낮은 접촉저항의 금속배선을 가능하게 한 금속 콘택을 형성하는 반도체장치의 금속 콘택 형성 방법에 관한 것으로서, 반도체 기판(10) 위에 게이트산화막(30)과 폴리실리콘층(40)을 증착하여 게이트전극을 형성하고 스페이서(50)와 확산층(60)을 형성하는 단계와, 결과물에서 실리사이드를 형성시키지 않을 부분에 실리사이드형성을 막기 위한 장벽산화막(70)을 증착하는 단계와, 결과물 전면에 실리사이드 형성을 위한 금속층(80)을 형성하고 제 1차 열처리를 수행하여 제 1금속 실리사이드층(90)을 형성한 후 선택적 습식 에치를 통해 금속층(80)을 제거하고 제 2차 열처리를 하는 단계와, 결과물위로 층간절연막(100)을 증착하고 평탄화한 후 콘택홀(110)을 패터닝하는 단계와, 콘택홀(110) 하부면에 선택적으로 제 2금속 실리사이드층(95)을 형성하는 단계를 포함하여 이루어져 고집적 소자에서 누설전류가 낮고 안정적인 소자 제조를 가능하다는 이점이 있다.

Description

반도체장치의 금속 콘택 형성 방법 {METHOD FOR FORMING METAL CONTACT OF A SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 금속 콘택 형성 방법에 관한 것으로서, 보다 상세하게는 금속배선을 위한 콘택홀의 확산층에 스텝커버리지가 우수한 CVD법으로 선택적으로 확산층에만 열처리 없이 티타늄 실리사이드를 바로 형성하여 애스팩트율이 큰 작은 콘택홀에서도 낮은 접촉저항의 금속배선을 가능하게 한 금속 콘택을 형성하는 반도체장치의 금속 콘택 형성 방법에 관한 것이다.
최근에는 반도체 디자인 룰이 점점 미세화됨에 따라 반도체 소자를 다층배선 형태로 제조하고 있어 다층 금속배선간을 연결하기 위한 콘택이 매우 중요한 위치를 차지하게 되었다.
즉, 콘택을 통해 금속배선간의 신호전달이 이루어지기 때문에 접촉상태와 접촉저항에 따라 신호의 전달특성이 좌우되기 때문에 소자의 특성향상에 중요한 요인이된다.
종래의 금속 콘택 접촉은 스퍼터링에 의한 티타늄이나 화학증착법에 의한 티타늄질화막을 증착한 후 열처리를 진행하고, 텅스텐을 증착하는 순으로 이루어진다.
이때 열처리는 금속실리사이드가 형성되지 않은 부분의 접촉저항을 낮추기 위해 확산층과 티타늄을 반응시켜 금속실리사이드를 형성시켜 접촉저항을 낮추기 위한 방법으로 티타늄 증착후나 티타늄 질화막 증착후 이루어졌다.
하지만 소자가 점점 고집적화됨에 따라 콘택홀이 작아져 콘택홀의 지름에 대한 높이의 애스팩트율이 점점 커져 보통의 스퍼터링법에 의해서는 증착이 힘들어 collimator 법이나 금속이온화법(IMP)을 사용하나 이는 증착속도도 낮고 어디까지나 콘택홀의 증착에 한계를 갖게 된다. 그리고 불균질한 증착은 열처리후 누설전류의 원인이 되기도한다.
따라서 0.25㎛이하의 고집적 소자에서는 스텝커버리지(측면 도포성)이 우수한 CVD법이 필요하게 되었다. CVD티타늄/CVD티타늄질화막 구조도 연구되고 있으나 추가 열처리가 필요하고 CVD티타늄증착시 산소함유 농도 등 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 콘택홀의 확산층에 스텝커버리지가 우수한 CVD법으로 선택적으로 확산층에만 열처리 없이 티타늄 실리사이드를 바로 형성하여 애스팩트율이 큰 작은 금속 콘택홀에서 낮은 접촉 저항의 금속배선을 가능하게 하여 신뢰성이 있는 소자 제조할 수 있도록 한 반도체장치의 금속 콘택 형성 방법을 제공함에 있다.
도 1내지 도 4는 본 발명에 의한 반도체장치의 금속 콘택 형성 방법을 설명하기 위해 도시한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 필드산화막
30 : 게이트산화막 40 : 폴리실리콘층
50 : 스페이서 60 : 확산층
70 : 장벽산화막 80 : 금속층
90 : 제 1금속 실리사이드층 95 : 제 2금속 실리사이드층
100 : 층간절연막 110 : 콘택홀
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판위에 게이트산화막과 폴리실리콘층을 증착하여 게이트 전극을 형성하고 스페이서와 확산층을 형성하는 단계와, 상기 결과물에서 실리사이드를 형성시키지 않을 부분에 실리사이드형성을 막기 위한 장벽산화막을 증착하는 단계와, 상기 결과물 전면에 실리사이드 형성을 위한 금속층을 형성하고 제 1차 열처리를 수행하여 제 1금속 실리사이드층을 형성한 후 선택적 습식 에치를 통해 금속층을 제거하고 제 2차 열처리를 하는 단계와, 상기 결과물위로 층간절연막을 증착하고 평탄화한 후 콘택홀을 패터닝하는 단계와, 상기 콘택홀 하부면에 선택적으로 제 2금속 실리사이드층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기와 같이 이루어진 본 발명에 의하면 금속실리사이드가 형성되지 않은 애스팩트율이 큰 작은 콘택홀 내에서도 CVD법에 의해 금속실리사이드를 형성함으로써 배선용 금속과의 접촉저항이 낮고 누설전류가 작은 고집적 소자 제조가 가능하게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도 1내지 도 4는 본 발명에 의한 반도체장치의 금속 콘택 형성 방법을 설명하기 위해 도시한 단면도들이다.
도 1에 도시된 바와 같이 실리콘 기판(10) 위로 절연용 필드산화막(20)을 형성하고, 게이트산화막(30), 폴리실리콘층(40)을 증착한 후 패터닝공정을 통해 게이트전극을 형성한 후 LDD영역과 절연용 스페이서(50)를 형성하고 소오스/드레인 확산층(60)을 형성한다.
그리고, 도 2에 도시된 바와 같이 상기 결과물위에 실리사이드형성을 막기 위한 장벽산화막(70)을 500∼1000Å의 두께로 증착하고 패터닝공정을 통해 특정부분에만 남긴다. 그리고 그 위에 금속실리사이드 형성을 위한 티타늄이나 코발트로 이루어진 금속층(80)을 증착한다.
그런다음, 도 3에서 보는 바와 같이 결과물에 실리사이드형성을 위한 제 1차 열처리를 급속열처리 장비로 650℃∼750℃에서 질소 또는 아르곤 분위기에서 수십초간 진행하고 미반응 금속인 금속층(80)을 제거한다. 이때 금속층(80)이 티타늄인 경우에는 NH4OH : H2O2: H2O = 1:1:5 혼합액에서 에치하고 코발트인 경우에는 H2SO4: H2O2= 4 : 1 혼합액에서 에치한다. 이와 같이 습식 에치를 행한 후 2차열처리를 800℃∼900℃에서 질소 또는 아르곤 분위기에서 수십초 진행하면 실리사이드 형성을 막기 위한 장벽산화막(70)이 없는 쪽에만 제 1금속 실리사이드층(90)이 형성된다.
도 4와 같이 소자와의 절연을 위한 층간절연막(100)을 증착한 후, 평탄화공정을 거친후 콘택홀(110)을 위한 패터닝 공정을 행하여 콘택홀(110)을 형성한다. 콘택홀(110)을 형성한 다음 선택적인 CVD법으로 티타늄실리사이드를 핵생성시키면 실리콘이 노출되어 있는 콘택홀(110) 하부에만 제 2금속 실리사이드층(95)이 선택적으로 확산층(60)의 실리콘을 소모시키면서 증착된다.
이때 선택적 제 2금속 실리사이드층(95)인 티타늄실리사이드(TiSi2)형성 반응은 다음과 같다.
핵생성 : TiCl4+ 3Si(S) → TiSi2(S) + SiCl4(g) or
TiCl4+ 4Si(S) → TiSi2(S) + 2SiCl4(g)
증 착 : TiCl4+ 4SiH2Cl4→ TiSi2+ 4HCl(g) + 2SiCl4(g) + 2H2
여기에 환원성 분위기를 유지하기 위하여 H2기체를 추가할 수도 있다.
위의 반응에 의해 산화막 위에는 제 2금속 실리사이드층(95)인 티타늄실리사이드(TiSi2)가 형성되지 않으면서 실리콘기판(10) 위에서만 티타늄실리사이드(TiSi2)가 선택적으로 형성된다.
그리고, CVD티타늄질화물, 텅스텐을 증착한 후 평탄화 공정을 거쳐 텅스텐 플러그를 형성하고 후속 금속배선 공정을 진행한다.
이상의 공정을 통해 콘택홀이 작은 고집적 소자에서 실리사이드층이 형성되지 않은 확산층에 콘택이 접촉되는 부분에 선택적인 티타늄실리사이드층을 형성함으로써 소자의 저항을 낮춤으로써 고속도의 고집적 소자를 제조할 수 있다.
상기한 바와 같이 본 발명은 콘택홀의 크기가 작아 애스팩트율이 큰 고집적 소자에서 스텝커버리지가 우수한 CVD법을 이용해 선택적으로 확산 영역의 실리콘이 노출된 접촉영역에만 티타늄실리사이드를 형성함으로써 기존의 방법보다 작은 콘택홀에서도 균일하게 콘택형성이 가능하여 불균일한 증착에 의한 열처리로부터 생기는 누설전류를 줄일 수 있고 단순한 공정을 적용함으로써 고집적 소자에서 누설전류가 낮고 안정적인 소자 제조를 가능하다는 이점이 있다.

Claims (9)

  1. 반도체 기판위에 게이트산화막과 폴리실리콘층을 증착하여 게이트 전극을 형성하고 스페이서와 확산층을 형성하는 단계와,
    상기 결과물에서 실리사이드를 형성시키지 않을 부분에 실리사이드형성을 막기 위한 장벽산화막을 증착하는 단계와,
    상기 결과물 전면에 실리사이드 형성을 위한 금속층을 형성하고 제 1차 열처리를 수행하여 제 1금속 실리사이드층을 형성한 후 선택적 습식 에치를 통해 금속층을 제거하고 제 2차 열처리를 하는 단계와,
    상기 결과물위로 층간절연막을 증착하고 평탄화한 후 콘택홀을 패터닝하는 단계와,
    상기 콘택홀 하부면에 선택적으로 제 2금속 실리사이드층을 형성하는 단계
    를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 금속 콘택 형성 방법.
  2. 제 1항에 있어서, 상기 장벽산화막은 500∼1000Å의 두께로 증착하는 것을 특징으로 하는 반도체장치의 금속 콘택 형성 방법.
  3. 제 1항에 있어서, 상기 금속층은 티타늄이나 코발트중 어느 하나로 이루어진 것을 특징으로 하는 반도체장치의 금속 콘택 형성 방법.
  4. 제 1항에 있어서, 상기 제 1차 열처리는 급속열처리 장비로 650℃∼750℃에서 질소 또는 아르곤 분위기에서 수십초가 유지하는 것을 특징으로 하는 반도체장치의 금속 콘택 형성 방법.
  5. 제 1항에 있어서, 상기 제 2차 열처리는 800℃∼900℃에서 질소 또는 아르곤 분위기에서 수십초 유지하는 것을 특징으로 하는 반도체장치의 금속 콘택 형성 방법.
  6. 제 1항에 있어서, 상기 선택적 습식 에치시 상기 금속층이 티타늄인 경우 NH4OH : H2O2: H2O = 1 : 1 : 5 혼합액에서 에치하는 것을 특징으로 하는 반도체장치의 금속 콘택 형성 방법.
  7. 제 1항에 있어서, 상기 선택적 습식 에치시 상기 금속층이 코발트인 경우 H2SO4: H2O2= 4 : 1 혼합액에서 에치하는 것을 특징으로 하는 반도체장치의 금속 콘택 형성 방법.
  8. 제 1항에 있어서, 상기 제 2금속 실리사이드막은 PECVD법을 이용하여 형성하는 것을 특징으로 하는 반도체장치의 금속 콘택 형성 방법.
  9. 제 8항에 있어서, 상기 PECVD법에 의해 상기 제 2금속 실리사이드막을 증착시 TiCl4와 H2반응기체를 이용하여 핵생성시키는 것을 특징으로 하는 반도체장치의 금속 콘택 형성 방법.
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