KR20020000822A - 반도체 소자의 세정 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 세정 방법에 관한 것으로, W/TiN/Ti의 적층 구조를 전극으로 사용하는 모든 반도체 소자의 전극 형성 공정에서 마스크 공정 및 식각 공정 후에 실시하는 세정 공정을 NH4OH:HCOOH:HF:DI의 세정 혼합액을 이용하므로, 텅스텐(W) 뿐만 아니라 타이타늄나이트라이드(TiN) 및 타이타늄(Ti)에 대한 손상(atack)을 방지할 수 있는 반도체 소자의 세정 방법에 관하여 기술된다.
Description
본 발명은 반도체 소자의 세정 방법에 관한 것으로, 특히 W/TiN/Ti의 적층 구조를 전극으로 사용하는 모든 반도체 소자의 전극 형성 공정에서 마스크 공정 및 식각 공정 후에 실시하는 세정 공정시 텅스텐(W)층 뿐만 아니라 타이타늄나이트라이드(TiN)층 및 타이타늄(Ti)층에 대한 손상(atack)을 방지하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 세정 방법에 관한 것이다.
반도체 소자가 고집적화, 축소화 및 고속화 되어감에 따라 공정 마진의 확보가 시급한 문제로 대두되고 있으며, 또한 정보의 신속한 처리를 위해 신호 전달 속도가 빠른 소자가 요구되고 있다. 일반적으로, 워드 라인(word line)이나 비트 라인(bit line)등과 같은 반도체 소자의 전극으로 열적 안정성이 우수한 폴리실리콘층을 주로 사용하였으나, 폴리실리콘층은 금속층과 비교하여 저항이 높아 최근에는 폴리실리콘층과 금속-실리사이드층(metal-silicide layer)이 적층된 금속-폴리사이드(metal-polycide) 구조의 층을 널리 사용하고 있다. 그러나, 폴리사이드 구조의 층은 64M DRAM급 이하의 소자에서는 낮은 저항을 유지할 수 있어 소자의 신호 전달 속도의 지연이 없으나, 미세 패턴을 필요로 하는 64M DRAM급 이상의 소자에서는 높은 면저항으로 인하여 소자의 신호 전달 속도가 지연되는 단점이 발생되고 있으며, 이로 인하여 향후 156M DRAM급 이상의 소자에서는 전기 전도도가 우수한 금속의 도입이 필수적이며, 이를 실용화하기 위한 연구가 진행되고 있다.
전술한 바와 같이, 반도체 소자의 고집적화로 폴리실리콘이나 금속-실리사이드보다 전기 전도도가 우수한 대체 물질이 필요하며, 최근 그 대체 물질로 텅스텐을 많이 사용하고 있다. 반도체 소자의 전극으로 텅스텐을 도입하기 위해서는 열적 안정성 뿐만 아니라, 전극 형성을 위한 식각 공정 후에 실시하는 세정 공정시의 문제도 해결해야 하는 과제로 남아있다. 폴리실리콘이나 금속-실리사이드를 사용하는 기존의 전극 형성 공정에서 전극 형성을 위한 식각 공정 후에 실시하는 세정 공정은 피라냐 세정(Piranha Cleaning)을 이용하여 유기체 오염물(Organic Contaminants)이나 포토레지스트 잔여물을 제거하고, BOE나 HF를 이용하여 식각후남은 폴리머(Polymer)를 제거하였다. 그러나, 텅스텐을 전극으로 사용할 경우 기존의 세정 공정을 적용할 수 없다. 이는 텅스텐이 피라냐 세정시 손상(attack)을 많이 받는 성질이 있어 텅스텐층의 형상(Profile) 불량하게 되어 저항값을 높이고, 심한 손상의 경우 패턴 들뜸(Pattern Lifting) 현상이 일어나는 문제가 발생한다. 또한, 텅스텐을 전극으로 사용할 경우 베리어 메탈층(barrier metal layer)로 Ti/TiN을 사용하여야 하는데, 세정 공정시 텅스텐의 손상 뿐만 아니라 베리어 메탈층의 손상도 고려되는 새로운 세정 방법을 필요로 한다.
따라서, 본 발명은 W/TiN/Ti의 적층 구조를 전극으로 사용하는 모든 반도체 소자의 전극 형성 공정에서 마스크 공정 및 식각 공정 후에 실시하는 세정 공정시 텅스텐 뿐만 아니라 타이타늄나이트라이드 및 타이타늄에 대한 손상을 방지하여 양호한 형상의 전극을 얻을 수 있는 반도체 소자의 세정 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 유기체 오염물이나 포토레지스트 잔여물 및 폴리머 등을 한번의 세정 공정으로 제거하여 공정을 단순화시킬 수 있는 반도체 소자의 세정 방법을 제공함에 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 세정 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명.
11: 기판 12: 타이타늄층
13: 타이타늄나이트라이드층 14: 텅스텐층
15: 하드 마스크층 16: 난반사막
본 발명의 실시예에 따른 반도체 소자의 세정 방법은 식각 공정으로W/TiN/Ti의 적층 구조를 갖는 전극을 패터닝 한 후, NH4OH:HCOOH:HF:DI의 혼합액을 세정액으로 하여 세정한다.
상기에서, NH4OH:HCOOH:HF:DI의 혼합액의 조성비는 X:0.05:1:Y으로 하고, 조성비중 X는 1 내지 3이고, Y는 6 내지 8이다.
세정시 세정액의 온도는 상온 내지 85 ℃로 유지하고, 5 내지 30분 동안 실시한다.
세정액은 페하 지수(PH)를 8 내지 10으로 맞추며, 이 페하 지수(PH)는 HCOOH를 이용하여 조절한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 세정 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(11)상에 타이타늄층(Ti; 12), 타이타늄나이트라이드층(TiN; 13), 텅스텐층(W; 14), 하드 마스크층(15) 및 난반사막(16)을 순차적으로 형성하고, 난반사막(16) 상에 포토레지스트 패턴(도시않음)을 형성한다. 포토레지스트 패턴을 식각 마스크로 한 식각 공정을 실시하여 W/TiN/Ti 적층 구조를 갖는 전극을 형성한다. 포토레지스트 패턴을 제거한 후, 세정 공정을 실시하여 W/TiN/Ti 적층 구조의 전극 형성 공정을 완료한다.
상기에서, 포토레지스트 패턴 제거 후에 유기체 오염물, 포토레지스트 잔여물, 폴리머 등과 같은 소자 제조 공정시 불량 요인으로 작용할 수 있는 불순물이 존재하게 된다. 이러한 불순물을 제거하기 위해 세정 공정을 실시하게 되는데, 텅스텐층(14), 타이타늄나이트라이드층(13) 및 타이타늄층(12)의 손상 없이 진행하기 위하여 다음과 같이 세정액 및 세정 조건으로 세정 공정을 실시한다.
세정 공정에 사용되는 세정액은 NH4OH:HCOOH:HF:DI의 혼합액을 사용하며, 혼합액의 조성비를 X:0.05:1:Y로 한다. 여기서 X는 1 내지 3이고, Y는 6 내지 8로 한다. 세정 공정시 세정액의 온도는 상온 내지 85 ℃로 유지하고, 5 내지 30분 동안 세정 공정을 실시한다. 세정 공정은 이러한 세정액이 수용되어 있는 용액기(bath)에 넣어 세정하거나, 스프레이(spray) 분사 방식으로 세정할 수 있다.
세정액에 HF를 소량 첨가해주는 것은 폴리머를 용이하게 제거하기 위함이다. 또한, 세정액을 사용할 때 페하 지수(PH)를 8 내지 10으로 맞추는데, 이 페하 지수(PH)는 HCOOH를 이용하여 조절할 수 있다.
상기한 본 발명의 실시예는 금속 배선에 대한 손상(attack) 문제를 해결하기 위한 것으로, 금속에 손상을 주는 주 요소인 H2O2를 제외하고 NH4OH:HCOOH:HF:DI의 세정 혼합액을 사용하는 것을 기술 요지로 한다. 이 혼합액을 이용하여 텅스텐 뿐만 아니라 타이타늄나이트라이드 및 타이타늄에 대한 손상이 없는 양호한 형상을 얻을 수 있었으며, 유기체 오염물 제거 정도를 확인하기 위해 콘택 앵글(contactangle)을 측정해 본 결과 피랴냐 세정을 대체할 만한 퍼포먼스(performance)를 얻었고, HF를 소량 첨가함에 의해 폴리머의 제거도 동시에 가능하게 되었다. 또한, 피라냐 세정에 비하여 낮은 공정 온도(process temperature)에서 실시할 수 있으며, 세정액에 담그는(dipping)는 시간 또한 약 5분정도 단축되어 생산성 향상에 기여할 수 있다.
상술한 바와 같이, 본 발명은 NH4OH:HCOOH:HF:DI의 세정 혼합액을 사용하므로, W/TiN/Ti의 적층 구조를 전극에서 텅스텐 뿐만 아니라 타이타늄나이트라이드 및 타이타늄에 대한 손상을 방지할 수 있어 양호한 형상의 전극을 얻을 수 있고, 유기체 오염물이나 포토레지스트 잔여물 및 폴리머 등을 한번의 세정 공정으로 제거하여 공정을 단순화시킬 수 있다. 따라서, 본 발명은 세정 공정시 전극 손상이 방지되어 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있으며, 공정의 단순화를 통해 생산성을 향상시킬 수 있다.
Claims (7)
- 식각 공정으로 W/TiN/Ti의 적층 구조를 갖는 전극을 패터닝 한 후, NH4OH:HCOOH:HF:DI의 혼합액을 세정액으로 하여 세정하는 것을 특징으로 하는 반도체 소자의 세정 방법.
- 제 1 항에 있어서,상기 NH4OH:HCOOH:HF:DI의 혼합액의 조성비는 X:0.05:1:Y인 것을 특징으로 하는 반도체 소자의 세정 방법.
- 제 2 항에 있어서,상기 조성비중 X는 1 내지 3이고, Y는 6 내지 8인 것을 특징으로 하는 반도체 소자의 세정 방법.
- 제 1 항에 있어서,상기 세정액의 온도는 상온 내지 85 ℃로 유지하는 것을 특징으로 하는 반도체 소자의 세정 방법.
- 제 1 항에 있어서,상기 세정은 5 내지 30분 동안 실시하는 것을 특징으로 하는 반도체 소자의 세정 방법.
- 제 1 항에 있어서,상기 세정액은 페하 지수(PH)를 8 내지 10으로 맞추는 것을 특징으로 하는 반도체 소자의 세정 방법.
- 제 6 항에 있어서,상기 페하 지수(PH)는 HCOOH를 이용하여 조절하는 것을 특징으로 하는 반도체 소자의 세정 방법.
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