KR200158231Y1 - 멀티 세라믹 기판 - Google Patents
멀티 세라믹 기판 Download PDFInfo
- Publication number
- KR200158231Y1 KR200158231Y1 KR2019930016018U KR930016018U KR200158231Y1 KR 200158231 Y1 KR200158231 Y1 KR 200158231Y1 KR 2019930016018 U KR2019930016018 U KR 2019930016018U KR 930016018 U KR930016018 U KR 930016018U KR 200158231 Y1 KR200158231 Y1 KR 200158231Y1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- substrates
- pattern
- holes
- hybrid
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
본 고안은 하이브리드 IC에 사용되는 세라믹기판을 다층으로 적층 형성한 멀티 세라믹기판에 관한 것으로, 관통공이 형성된 두 기판을 인쇄 및 건조후 소성공정을 통해 정착 연결함으로써 다수의 기판을 적층가능하며, 수평위치한 두 기판은 보조연결 기판으로 연결하여 하이브리드 IC의 집적화 및 소형화를 이룬다.
Description
제1(a)도는 본 고안에 사용되는 A기판의 평면도.
(b)도는 본 고안에 사용되는 A기판의 저면도.
제2(a)도는 본 고안에 사용되는 B기판의 평면도.
(b)도는 본 고안에 사용되는 B기판의 저면도.
제3도는 A,B 기판의 결합공정도.
제4도는 A,B 기판의 결합상태 평면도.
제5도는 본 고안의 다른 실시예를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
af : 관통공 7 : 도체패턴
10 : A기판 20 : B기판
12 : A기판 평면 22 : B기판 평면
13 : A기판 저면 23 : B기판 저면
본 고안은 하이브리드 IC의 기판 제조 공정에 관한 것으로써, 더욱 상세하게는 각각 관통공으로 양면 패턴이 형성된 두 세라믹 기판에 도체를 인쇄하고 건조한 후, 소성공정(Firing)을 통해 접착시켜 두 기판의 고체를 연결토록 함으로써 기판을 다층으로 적층 가능케 하여 하이브리드 IC를 소형화 및 집적화할 수 있는 멀티 세라믹 기판에 관한 것이다.
일반적으로 하이브리드 IC의 제조공정은 먼저 시스템의 규격을 설정한 후 회로 설계하고, 도체, 저항체등의 페이스트(paste)를 설계된 패턴에 따라 기판상에 인쇄하며, 건조 및 소성하고 트리밍(Trimming) 및 부품부착 후, 회로의 기능이 보호될 수 있도록 패키지로 완성하게 된다. 하이브리드 IC의 소형화 및 집적화를 위한 종래의 방법으로는 다층으로 인쇄하는 것이 있으나 인쇄 횟수의 증가로 신뢰성에 문제점이 있으며, 패턴형성에 있어서 패턴이 복잡하거나 크기가 커서 일정크기의 기판에 형성이 곤란할 경우 기판의 크기를 증대시키거나 관통공을 이용한 기판을 사용하였다. 그러나 기판 크기의 증대는 하이브리드 IC의 소형화 및 집적화에 위배되어 문제가 있으며, 기판에 관통공을 형성함으로써 관통공 벽에 도체 페이스트가 침전되어 기판양면의 패턴을 연결시킨 양면 패턴기판 역시 급속한 하이브리드 IC의 소형화, 집적화 추세에는 미치지 못하는 한계가 있었다.
본 고안은 이를 해결코자 하는 것으로 양면 패턴형성이 가능토록 각각 다수의 관통공이 형성된 두 기판에 패턴을 형성하고 인쇄, 건조한 후 소성공정을 통해 도체를 접합하는 방식으로 다층의 기판을 형성토록 함으로써 하이브리드 IC의 집적화 및 소형화를 가능토록 하는 멀티세라믹 기판을 제공함을 그 특징으로 한다. 즉 접합될 두 기판에 대응하여 연결되도록 위치한 다수의 관통공을 형성하고, 두 기판의 적층시 관통공을 통하여 서로 순차적으로 도체 연결되도록 패턴을 각각 형성하며, 접합되지 않는 두 기판의 외측면은 먼저 인쇄, 건조 및 소성시키고, 접합이 이루어지는 두 기판의 내측면은 인쇄 및 건조하고, 접합한 후 소성을 통해 도체가 두 기판을 접착시키며 회로 설계에 따라 순차적으로 도체의 연결이 이루어지게 함으로써 두 기판의 접착 및 도체 연결이 이뤄지도록 한 것이다.
이하 도면을 참조하여 상세히 설명하면 다음과 같다.
제1(a)도는 A기판(10)의 평면도로써 기판의 평면(12) 임의 개소에서 저면(13)까지 관통된 관통공(af)이 각각 형성되며, 평면(12)에는 관통공(a,b) 및 관통공(c,d)이 각각 패턴(7) 연결된다.
제1(b)도는 A기판(10)의 저면도로써 기판의 평면(12)상으로부터 관통된 관통공(af)중 관통공(b,c)이 패턴연결되어 있다. 또한 둘레의 외곽부위에도 보조 도체 패턴(7)이 형성되는바, 이는 기판의 접합시 접착의 강도를 높이기 위하여 보강한 것이다.
제2(a)도는 B기판(20)의 평면도로써 A기판(10)과 접합시 관통공이 일치되도록 A기판(10) 저면(13)의 관통공(af)과 동일위치에 관통공(a'f')이 형성되며 평면(22)은 관통공(c',d)과 관통공(e',f')이 각각 패턴(7) 연결된다.
제2(b)도는 B기판(20)의 저면도로써, A기판(10)의 저면(13)과 접합되는 면이며, 관통공은 B기판(20)의 평면(22)과 도통되도록 형성된 관통공(a'f')이 기판을 관통하여 형성된 것으로 즉, A기판(10)의 평면(12)과는 동일위치, A기판(10)의 저면(13)과는 좌우대칭되는 위치에 위치된 것이다. 또한 관통공(d',e')이 패턴(7) 연결된 것이며 A기판(10)의 저면(13)과 같이 외곽 부위에 보조패턴(7)이 형성된다.
상기와 같이 형성된 A, B 두 기판(10,20)의 평면(12,22)의 패턴(7)을 각각 인쇄, 건조 및 소성하며, 두 기판(10,20)의 저면(13,23)의 패턴(7)은 인쇄 및 건조한 후 제3도에 도시한 바와같이 저면(13,23)을 접합시키고 소성하게 되며, 소성공정을 거치면 A기판(10)의 저면(13)과 B기판(10)의 저면(23)에 인쇄한 도체의 패턴(7)이 서로 접착되어 다층회로 기판이 형성되며, 제4도에 도시한 바와같이 회로설계한대로 상하 접착된 두 기판의 도체패턴(7)이 순차적으로 연결된다.
또한 제5도에 단면으로 도시한 바와같이 서로 다른 두 기판(10,20)을 수평으로 연결할때 보조기판(30)을 이용하여 본 고안과 같이 인쇄건조후 소성공정을 통해 연결가능하므로 별도의 와이어를 사용치않아 공정이 간편하며 와이어의 공간부가 제거되므로 그만큼 소형화 및 집적화를 이룬다.
이상과 같이 본 고안은 하이브리드 IC의 제조공정중 세라믹기판에 관통공을 형성하여 양면패턴을 이룬후 소성공정을 통하여 다수의 기판을 적층가능토록 하므로 단일기판으로 형성할 수 없는 크기의 패턴이 형성 가능하며, 와이어를 사용치않고도 기판의 연결이 가능하므로 하이브리드 IC의 소형화 및 집적화에 기여한다.
Claims (1)
- 각각 관통공이 형성되어 있는 한편 상기 관통공을 중심으로 서로 연결이 이루어질 수 있도록 도체패턴이 형성되어 있는 복수개의 기판이, 관통공을 중심으로 서로 접합되어 있는 것을 특징으로 하는 멀티 세라믹 기판.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019930016018U KR200158231Y1 (ko) | 1993-08-19 | 1993-08-19 | 멀티 세라믹 기판 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019930016018U KR200158231Y1 (ko) | 1993-08-19 | 1993-08-19 | 멀티 세라믹 기판 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950007359U KR950007359U (ko) | 1995-03-21 |
KR200158231Y1 true KR200158231Y1 (ko) | 1999-10-15 |
Family
ID=19361488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR2019930016018U KR200158231Y1 (ko) | 1993-08-19 | 1993-08-19 | 멀티 세라믹 기판 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR200158231Y1 (ko) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102621855B1 (ko) * | 2016-09-23 | 2024-01-05 | 엘지전자 주식회사 | 모터 고장 검출 장치 |
KR102619530B1 (ko) * | 2016-09-23 | 2023-12-29 | 엘지전자 주식회사 | 모터 고장 검출 장치 |
-
1993
- 1993-08-19 KR KR2019930016018U patent/KR200158231Y1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR950007359U (ko) | 1995-03-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4202007A (en) | Multi-layer dielectric planar structure having an internal conductor pattern characterized with opposite terminations disposed at a common edge surface of the layers | |
JP3969453B1 (ja) | ケース付き多層モジュール | |
EP1313143B1 (en) | Perimeter anchored thick film pad | |
KR200158231Y1 (ko) | 멀티 세라믹 기판 | |
JP2712295B2 (ja) | 混成集積回路 | |
JPH05327222A (ja) | セラミック多層配線基板 | |
JPH08191186A (ja) | 多層配線基板 | |
JP2961859B2 (ja) | 多層セラミック基板 | |
JPH09139324A (ja) | チップ型電子部品 | |
JP2943773B2 (ja) | Icパッケージ | |
JP2000068149A (ja) | 積層電子部品及びその製造方法 | |
JPH03280496A (ja) | 多層基板の電子部品実装構造及びその実装方法 | |
JP2886613B2 (ja) | 表面実装用多層プリント配線板 | |
JPS614267A (ja) | 三次元実装回路モジユ−ル | |
JPH01304795A (ja) | プリント板の配線方法 | |
JPH0144034B2 (ko) | ||
US9929067B2 (en) | Ceramic package, method of manufacturing the same, electronic component, and module | |
JPH02158194A (ja) | 多層セラミック回路基板 | |
JPS61139093A (ja) | セラミツク多層印刷配線板 | |
JPS62188250A (ja) | プリント基板型半導体パツケ−ジ | |
JPS6362396A (ja) | スル−ホ−ルを有した基板構造 | |
JP2004296718A (ja) | プリント配線板、及び駆動回路基板の製造方法 | |
JPS62200788A (ja) | 多層プリント板 | |
JPH08241935A (ja) | 多層回路基板 | |
JPH10233573A (ja) | プリント配線板及び部品実装方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
REGI | Registration of establishment | ||
FPAY | Annual fee payment |
Payment date: 20060619 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |