KR20010110351A - 동기 검출 디바이스 - Google Patents

Abstract

본 발명의 동기 검출 장치는, 소정의 확산 코드로 확산된 CDMA형 신호를 수신하고, 정합 필터를 사용하여 상관 검출을 수행할 때, 확산 코드 주기에서 복수의 상관을 검출할 수 있다. 수신 신호에 포함되고, 이미 알려져 있는 소정의 확산 코드의 타이밍을 검출하는 동기 검출 장치는, 위상이 소정의 폭을 갖는 매 간격으로 선행하면서 소정의 길이로 된 확산 코드의 복사 코드를 분할하여 생성하는 상관 계수 생성 수단(130)과, 소정의 폭을 갖는 간격마다 상관 계수 생성 수단에 의해 생성된 복사 코드와 수신 신호의 상관값들의 검출을 수행하는 정합 필터(103 및 104)를 구비한다.

Description

동기 검출 디바이스{SYNCHRONICITY DETECTION DEVICE}

본 발명은 통신 단말 장치 내의 동기 검출 디바이스에 관한 것으로서, 보다 상세히는, CDMA(Code Division Multiple Access) 기술을 사용한 셀룰러 무선 통신 시스템에 최적으로 적용되는 동기 검출 디바이스에 관한 것이다.

CDMA 기술은 확산 코드를 사용하는 다중화 기술로서, 차세대 이동 통신용의 무선 액세스 기술로서 셀룰러 무선 통신 시스템에 적용되도록 연구되고 있으며, 이미 얼마간의 시스템에 구현되었다. 셀룰러 무선 시스템에 있어서, 통신 서비스가 제공되는 영역은 소정의 크기로 된 셀들로 분할되고, 기지국은 고정국으로서 각 셀 내에 설치되며, 이동국인 통신 단말 시스템은 통신 상태가 가장 양호하다고 판단되는 기지국과 무선 접속된다.

도 1은 이러한 셀룰러 무선 통신 시스템의 일 구성예를 도시하는 도면이다; 다수의 기지국 B1 내지 B7은 소정의 간격을 두고 배치되고, 셀 C1 내지 C7은 기지국 B1 내지 B7의 배치에 포함된다. 셀 C1의 영역 내에 있는 이동 전화기 M1은 무선 통신을 통해서 기지국 B1에 접속된다.

이러한 셀룰러 무선 통신 시스템에 있어서, 이동국이 접속한 기지국을 탐색하는 동작은 일반적으로 셀 탐색으로서 지칭된다. CDMA형 셀룰러 무선 통신 시스템에서는, 각각의 기지국이 동일한 주파수를 사용하므로, 셀 탐색이 수행되는 경우에, 수신 신호에 포함된 확산 코드의 타이밍을 포착할 필요가 있다.

정합 필터를 사용하는 동기 검출 디바이스는, 예컨대, CDMA 기술을 사용하여 확산 코드를 포착하기 위한 프로세싱에 사용된다. 도 2는 종래의 정합 필터를 사용한 동기 검출 디바이스의 일례를 도시하는 구성도이다. 입력 단말(901)에서 획득된 수신 신호는 믹서들(902 및 903)로 공급되고, 캐리어파 발생기(904)에 의해 출력된 한 캐리어파는 믹서(902)에 의해 수신 출력에 믹싱되고 캐리어파 발생기(904)에 의해 출력된 한 캐리어파는 π/2 위상 변환기(904)에 의해 π/2만큼 위상 이동된 후에, 믹서(905)에서 수신 출력에 믹싱되고, 수신 신호에 포함된 직교 성분 및 동상 성분이 검출된다.

검출된 동상 성분 및 직교 성분은 아날로그/디지털 변환기들(906 및 907)로 공급되어, 디지털로 변환된 직교 성분 Dq 및 동상 성분 Di가 구해지고, 데이터 Di 및 Dq는 각각 밴드 패스 필터들(908 및 909)을 통해서 정합 필터들(910 및 911)에 공급된다.

정합 필터(910 및 911)는 소정의 확산 코드로 확산된 CDMA 기술의 수신 데이터와의 상관 관계를 검출하기 위한 회로이다; 상관 계수 생성기(912)에 의해 제공되는 직교 성분 및 동상 성분의 확산 코드 복사 Ci 및 Cq는 각각 정합 필터들(910 및 911)로 공급된다. 다음으로, 수신 데이터 Di와 복사 코드 Ci의 상관값 Σm DiCi와, 수신 데이터 Di와 복사 코드 Cq의 상관값 Σm DiCq는 정합 필터(910)에 의해 구해진다. 수신 데이터 Dq와 복사 코드 Ci의 상관값 Σm DqCi와, 수신 데이터 Dq와 복사 코드 Cq의 상관값 Σm DqCq는 정합 필터(911)에 의해 구해진다.

정합 필터(910)에 의해 출력된 상관값 Σm DiCi와, 정합 필터(911)에 의해 출력된 상관값 Σm DqCq는 가산기(914)로 공급되고, 두 상관값의 합 (Σm DiCi + Σm DqCq)이 구해진다. 이 합은 동상 성분의 역 확산 출력이다. 역 확산 출력은, 실수가 되게 하는 제곱 회로(916)로 공급되고, 가산기(918)로 공급된다.

정합 필터(910)에 의해 출력된 상관값 Σm DiCq와, 정합 필터(911)에 의해 출력된 상관값 Σm DqCi는 감산기(915)로 공급되어, 두 상관값의 차 (Σm DqCi - Σm DiCq)가 구해진다. 이 차는 직교 성분의 역 확산 출력이다. 역 확산 출력은, 실수가 되게 하는 제곱 회로(917)로 공급되고, 가산기(918)로 공급된다.

가산기(918)에서는, 공급된 두 신호가 가산되고, 상관 에너지 E가 단일의 시스템 신호로서 구해진다. 정합 필터의 구성은 후술되는 실시예에서 상세히 설명한다; 수신 데이터는 소정의 레벨의 시프트 레지스터에 설정되고, 수신 데이터에 포함되어 있다고 예상되는 복사 코드와, 시프트 레지스터에 설정된 수신 데이터가 다중화되어, 로컬 최대값이 상관 출력으로서 구해진다. 따라서, 수신 데이터가 확산된 코드가 복사 코드와 정합되면, 최종 출력된 상관 에너지 E는 최대값을 가리키고, 그 최대값을 가리키는 타이밍으로부터 수신 데이터를 역으로 확산시킨 타이밍이 구해질 수 있다.

도 3은 도 2에 도시된 동기 검출 디바이스의 상관 검출 상태의 일례를 도시하는 도면이다. 본 예에서, 동기 검출 디바이스 내의 정합 필터에 설치된 시프트 레지스터의 레벨 수가 m일 때, 상관 가산 칩 수는 m이 되고, 검색 가능한 범위는 m ×n개의 칩이 된다. 정합 필터의 시프트 레지스터의 상태는 도 3의 (a)에 도시된 바와 같이 동시에 한 칩씩 진행하고, 정합 필터에 입력되는 m 비트의 상관 계수 (즉, 상관 계수 생성기의 출력)는 도 3의 (b)에 도시된 바와 같이 항상 동일한 데이터이다.

따라서, 정합 필터의 출력 (도 3의 (c) 참조)은 검색 가능한 범위 내에서 동시에 한 칩씩 변경한다. 다음으로, 정합 필터의 출력인 상관 에너지는 도 3의 (d)에 도시된 바와 같이 동시에 한 칩씩 다른 메모리의 어드레스에 기록되므로, 메모리에 기록되는 값은 도 3의 (e)에 도시된 바와 같이 동시에 한 칩씩 변경된다. 임의의 타이밍에서 정합 필터에 설정된 값 MFD(t)와 상관 계수 생성기의 출력 MFC(t)가 정합되면, 정합 필터의 출력 OUT(t)는 검색 가능한 범위 내에서의 최대값이고, 그 타이밍은 기준 타이밍으로서 검출된다. 최대값의 타이밍은 확산 코드 주기에서 단 한 번 존재한다.

상술한 정합 필터를 사용한 동기 검출 디바이스의 경우에는, 정합 필터의 시프트 레지스터의 레벨 수와 동일한 칩의 수가 합산되는 경우의 상관 출력만이 구해질 수 있다. 긴 주기를 가진 의사 잡음을 사용한 확산 코드의 타이밍을 구하기 위해, 상관 에너지가 확산 코드의 일부만을 사용하여 검출되지만, 상관 에너지의 로컬 최대값은 확산 코드 주기 당 한 번만 구해질 수 있을 뿐이다.

CDMA형 수신기에서는, 슬라이딩 상관기를 사용한 동기 검출 디바이스가 종종 사용된다. 슬라이딩 상관기를 사용한 이러한 동기 검출 디바이스에서는, 정합 필터를 사용하면 칩 수에 비하여 적은 회로 규모에 보다 많은 수의 칩들을 부가하는 경우에 상관 검출을 구할 수 있다. 그러나, 하나의 확산 코드의 타이밍에 대한 상관 출력을 구하는 데 요구되는 시간에 있어서, 정합 필터에 대한 확산 코드 한 칩의 시간에 비하여, 상관 출력을 구하기 위해 부가되는 칩의 수가 M개일 때, 슬라이딩 상관기는 M개의 칩의 시간이 소모된다. 이 때문에, 타이밍의 시간적으로 광범위한 범위에 비하여 상관 출력을 구하고 비교하기 위해, 슬라이딩 상관기가 너무 많은 시간을 소모하기 때문에 적절하지 않다.

본 발명의 목적은, 정합 필터를 사용하여 상관 검출을 수행할 때 확산 코드의 일 주기 내에서 복수의 상관을 검출할 수 있도록 하는 것이다.

본 발명에 따르면, 수신 신호에 포함된, 알려진 소정의 길이의 확산 코드의 타이밍을 검출하기 위한 동기 검출 디바이스는, 매 시간 간격마다 확산 코드의 위상을 선행시키고 분할함으로써 소정의 길이의 복사 코드를 생성시키기 위한 상관 계수 생성 수단, 및 매 시간 간격마다 상관 계수 생성 수단에 의해 생성된 복사 코드와 수신 신호 간의 상관값을 검출하기 위한 정합 필터를 포함한다.

상술한 바와 같이 함으로써, 확산 코드의 일 주기 동안 소정의 시간 간격마다 복사 코드와 수신 신호 간의 상관값이 검출될 수 있고, 확산 코드의 일 주기 내에서 상관들을 복수회 검출할 수 있다.

도 1은 셀룰러 무선 통신 시스템의 일 구성예를 도시하는 도면.

도 2는 종래의 동기 검출 디바이스의 일 구성예를 도시하는 블럭도.

도 3은 도 2의 구성에 따른 일 동작예를 도시하는 타이밍도.

도 4는 본 발명의 제1 실시예에 따른 동기 검출 디바이스의 일 구성예를 도시하는 블럭도.

도 5는 본 발명의 제1 실시예에 따른 상관 계수 생성기의 일 구성예를 도시하는 블럭도.

도 6은 PN 디코더의 일 구성예를 도시하는 블럭도.

도 7은 PN 디코더의 일 구성예를 도시하는 블럭도.

도 8은 PN 디코더의 일 구성예를 도시하는 블럭도.

도 9는 정합 필터의 일 구성예를 도시하는 블럭도.

도 10은 본 발명의 제1 실시예에 따른 일 동작예를 도시하는 타이밍도.

도 11은 본 발명의 제2 실시예에 따른 동기 검출 디바이스의 일 구성예를 도시하는 블럭도.

<도면의 주요 부분에 대한 부호의 설명>

101, 102 : 입력 단말

103, 104 : 정합 필터

105, 109, 111 : 가산기

106 : 감산기

107, 108 : 제곱 회로

110 : 주기 가산부

112 : 메모리

120 : 제어기

130 : 상관 계수 생성기

이하, 도 4 내지 도 10을 참조하여 본 발명의 제1 실시예를 설명한다.

본 발명은 기지국으로부터 무선 전송된 데이터를 수신하기 위한 동기 검출 디바이스에 적용된다. 소정의 확산 코드에 의해 데이터가 확산되고 전송되는 CDMA 시스템은, 기지국과 수신 단말 장치 간의 무선 전송을 수행하기 위한 무선 전송 시스템에 적용된다. 수신 단말 장치 내의 동기 검출 디바이스는 이러한 확산 코드의 타이밍을 검출한다. 본 실시예의 경우, 각각의 기지국으로 전송되는 데이터를 확산시키는 확산 코드들은 상이하고, 전송국 (기지국)으로부터 이미 출력된 데이터의 확산 코드는 본 발명의 동기 검출 디바이스에 알려진 것이다. 다소, 확산 코드의 위상 범위 (즉, 동기 타이밍이 존재하는 범위)는 개별적인 프로세스에서 예측된다. 본 발명의 동기 검출 디바이스에서는, 임의의 정도의 범위 내에서 예측되는 동기 타이밍으로부터 보다 정확한 동기 타이밍을 검출하기 위한 프로세싱이 수행된다.

도 4는 본 실시예의 동기 검출 디바이스의 구성을 도시하는 도면이다. 입력 단말(101)에서는, 소정의 채널 (주파수)의 수신 신호가 검출된 후에 디지털화된 동상 성분에 대한 데이터 Di가 구해지고, 입력 단말(102)에서는, 동일 채널의 직교 성분에 대한 데이터 Dq가 구해진다. 데이터 Di 및 Dq는 정합 필터들(103 및 104)로 공급된다.

정합 필터(103 및 104)는 소정의 확산 코드에 의해 확산된 CDMA형 수신 데이터와의 상관들을 검출하기 위한 회로로서, 상관 계수 생성기(130)에 의해 동상 성분과 직교 성분의 확산 코드의 복사 Ci 및 Cq가 정합 필터들(103 및 104)로 각각 공급된다. 본 실시예의 정합 필터(103 및 104)의 주기 T는, 확산 코드 주기가 T인 경우에 정합 필터(103 및 104)에 장착된 시프트 레지스터의 레벨 m보다 크다. 보다 구체적으로는, 예를 들어, 주기 T는 38,400개의 칩으로 설정되고, 시프트 레지스트의 레벨 m은 256으로 설정된다.

상관 계수 생성기(130)에서 생성되고, 그로부터 공급되는 복사 Ci 및 Cq는 클럭이 m회 발생될 때마다 m개 칩의 위상을 진행하며 (즉, m개의 칩이 진행될 때마다) 순차적으로 변경된다. 이에 대한 상세한 프로세싱은 후술한다. 이하의 설명에서는, 일 주기가 언급될 때, 이는 하나의 확산 코드의 일 주기를 가리키며, 일 주기의 구간 내에서 m회 발생되는 클럭에 대한 시간 간격은, 단위 시간 간격으로서 칭하여진다.

수신 데이터 Di와 복사 코드 Ci 간의 상관값 Σm DiCi와, 수신 데이터 Di와 복사 코드 Cq 간의 상관값 Σm DiCq는 정합 필터(103)에서 구해진다. 또한, 수신 데이터 Dq와 복사 코드 Ci 간의 상관값 Σm DqCi와, 수신 데이터 Dq와 복사 코드 Cq 간의 상관값 Σm DqCq는 정합 필터(104)에서 구해진다.

정합 필터(103)에 의해 출력된 상관값 Σm DiCi와, 정합 필터(104)에 의해 출력된 상관값 Σm DqCq는 가산기(105)로 공급되어, 두 상관값의 합 (Σm DiCi + Σm DqCq)이 구해진다. 이 합은 동상 성분의 역 확산 출력이 된다. 이 역 확산출력은 제곱 회로(107)로 공급되어 실수가 되고, 가산기(109)로 공급된다.

정합 필터(103)에 의해 출력된 상관값 Σm DiCq와, 정합 필터(104)에 의해 출력된 상관값 Σm DqCi는 감산기(106)로 공급되어, 두 상관값의 차 (Σm DqCi - Σm DiCq)가 구해진다. 이 차는 직교 성분의 역 확산 출력이 된다. 이 역 확산 출력은 제곱 회로(108)로 공급되어 실수가 되고, 가산기(109)로 공급된다.

가산기(109)에서는, 공급된 두 신호가 가산되어, 단일의 시스템 신호가 되며, 상관 에너지 Em이 구해질 수 있다. 가산기(109)에 의해 출력된 상관 에너지 Em이 주가 가산부(110)로 공급된다. 주기 가산부(110)는 가산기(111)와 메모리(112)로 구성된 회로이다; 가산기(109)에 의해 공급된 상관 에너지 Em 데이터는 가산기(111)로 공급되고, 가산기(111)에서 메모리(112)의 출력에 가산되며, 그 합 출력이 메모리(112)에 기록된다. 클럭이 m회 발생한 시간 간격이 경과하면, 기록된 데이터가 판독되어 가산기(111)로 공급되고, 실제로 메모리(112)는 클럭이 m회 발생한 기간들이 일 주기로서 누적 가산되는 회로로서 기능한다.

메모리(112)에서 누적 가산된 각각의 어드레스 값은, 동기 검출 디바이스의 동기 검출 동작을 제어하는 제어기(120)에 의해 판독되고 판정된다. 확산 코드 복사가 상관 계수 생성기(130)에서 생성되도록 하는 위상은 이 제어기(120)에 의해 제어된다.

도 5는 본 실시예의 상관 계수 생성기(130)의 일 구성예를 도시하는 도면이다. 확산 코드 복사가 생성되도록 하기 위한 초기값 CDEDinit가 입력 단말(131)에서 구해진다; 이 초기값 CDEDinit는 스위칭 스위치(140)의 제1 고정 접점(141)으로 공급된다. 초기값 CDEDinit는, 각각의 수신 기지국에 대하여 설정된 확산 코드의 초기 일 단위값을 생성하기 위한 Lreg 비트 (여기서는, 9 비트)의 길이로 된 코드이다; 이는 예컨대 제어기(120)에 의해 설정된다.

확산 코드의 각 주기의 초기 단위 시간 간격에서, 스위칭 스위치(140)는 제1 고정 접점(141)과 접속 상태에 있다; 입력 단말(131)에서 구해진 초기값은 스위칭 스위치(140)를 통해서 PN 디코더(132) 및 데이터 디코더(133)에 제공된다. PN 디코더(132)는, 공급된 데이터에 기초하여 의사 임의 열(pseudo-random series)인 PN(pseudo-noise) 코드를 생성하는 디코더이다. 여기서, 동상 성분 PN 코드와 직교 성분 PN 코드의 2-계 PN 코드들이 생성되고, 이 PN 코드들은 스프레드 코드 복사로서 상술한 두 정합 필터들(103 및 104)로 각각 공급된다.

데이터 디코더(133)는 스위칭 스위치(134)를 통해서 공급된 초기값에 기초하여 후속 일 단위 PN 코드를 생성하기 위한 값 CDED1을 생성하고, 생성된 값을 래치 회로(134)에서 래치시킨다. 클럭 CLK1이 공급되고, 래치 회로(134)에서 래치 동작이 수행된다. 공급된 데이터의 래치 동작은 예컨대 클럭 CLK1이 소정의 회수 (여기서는, m회)로 공급될 때마다 반복된다. 래치 회로(134)에 보유된 값은 스위칭 스위치(140)의 제2 고정 접점(142)으로 공급된다. 각각의 확산 코드 주기의 초기 일 단위 간격과 다른 간격에서, 스위칭 스위치(140)는 제2 고정 접점(142)과 접속된 상태이다; 래치 회로(134)에서 래치된 데이터는 스위칭 스위치(140)를 통해서 PN 디코더(132)로 공급되고, PN 코드의 후속 단위가 생성되며, 디코더(133)로 복귀되고, PN 코드의 후속 단위를 생성하기 위한 초기값 CDEDinit'이 생성된다.

본 실시예의 상관 계수 생성기(130)에서는, 확산 코드의 일 주기가 경과하면, 스위칭 스위치(140)가 제1 고정 접점(141)측으로 복귀되고, 다시 초기값 CDEDinit를 입력하는 프로세싱이 반복된다. 상관 계수 생성기(130)의 확산 코드 복사 생성 타이밍은, 동기 검출 디바이스의 동기화 검출을 제어하는 제어기(120)에 의해 설정된다.

다음으로, PN 디코더(132)의 구성을 설명한다. 도 3은 (본 실시예의 PN 디코더(132)의 구성이 아닌) PN 디코더의 일반적인 구성예를 도시한다. 도 6에 도시된 PN 디코더를 참조하여 PN 코드가 생성하는 원리를 설명하자면, 본 실시예에서 PN 디코더는 9 레벨의 시프트 레지스터 D0 내지 D8 및 Ex-OR(exclusive-or) 게이트 회로(132A)로 구성된다; 시프트 레지스터 D0의 출력은 PN 코드로서 출력되고, Ex-OR 연산은 시프트 레지스터 D0의 출력과 시프트 레지스터 D4의 출력으로 수행되며, 그 결과는 시프트 레지스터 D8으로 복귀된다.

시프트 레지스터 D0 내지 D8에 설정된 초기값들이 데이터 I0 내지 I8로 설정된 경우에, 타이밍 t = 0에서의 출력 O0는 데이터 I0이다. 데이터 I0가 출력되면, 시프트 레지스터 D8으로 입력된 데이터는 데이터 I0 및 데이터 I4의 Ex-OR의 결과이다. 타이밍 t = 1에서의 출력 O1은 데이터 I1이다; 이 때, 시프트 레지스터 D8으로 입력된 데이터는 데이터 I1 및 데이터 I5의 Ex-OR의 결과이다. 이하, 시프트 레지스터에 순차적으로 설정된 값들은 순차적으로 시프트되고 출력되며, Ex-OR 연산은 시프트 레지스터 D0의 출력과 시프트 레지스터 D4의 출력으로 반복된다.

이로부터, 예를 들어 시간 t = 0로부터 t =19까지의 출력 코드 O0 내지 O19는 기준으로서 초기값 I0 내지 I8을 가지고 Ex-OR 연산을 이용하여 표현될 수 있다. 본 실시예의 PN 디코더(132)는 이를 고려하여 구성되었다. 도 7은 본 실시예의 PN 디코더(132)의 구성의 원리를 도시하는 도면이다; 9 비트의 초기값 I0 내지 I8이 병렬로 입력되면, 9 비트의 데이터가 논리적 연산으로 전개되어, 20 비트의 PN 코드 O0 내지 O19가 동시에 모두 생성되도록 하는 구성이다.

도 7에 도시된 본 실시예의 PN 디코더에서, 입력 데이터 I0 내지 I8은 각각 버퍼 B1 내지 B9을 통해서 출력되어, 출력 데이터 O0 내지 O8이 된다. 입력 데이터의 두 일부가 Ex-OR 게이트 회로 EX1 내지 EX5에서 Ex-OR 연산을 통해서 출력 데이터 O9 내지 O13이 된다. Ex-OR 게이트 회로 EX1 내지 EX4의 입력 데이터와 출력 데이터는 Ex-OR 게이트 회로 EX6 내지 EX9에서 Ex-OR 연산을 통해서 출력 데이터 O14 내지 O17이 된다. Ex-OR 게이트 회로 EX1의 출력과 Ex-OR 게이트 회로 EX5의 출력은 Ex-OR 게이트 회로 EX10에서 Ex-OR 연산을 통해서 출력 데이터 O18이 된다; Ex-OR 게이트 회로 EX2의 출력과 Ex-OR 게이트 회로 EX6의 출력은 Ex-OR 게이트 회로 EX11에서 Ex-OR 연산을 통해서 출력 데이터 O19이 된다. 버퍼 B1 내지 B9은 Ex-OR 게이트 회로들에서의 연산으로 인한 타이밍 지연을 보정하기 위한 것이다.

9 비트의 초기값 CDEDinit가 도 5에 도시된 단말(131)로부터 도 7에 도시된 구성을 갖는 PN 디코더에 공급되면, 19 비트의 PN 코드인 확산 코드가 생성된다. 실제의 PN 디코더(132)는, 정합 필터(103 및 104)에 장착된 m 레벨의 시프트 레지스터에 대응하는 m 비트의 확산 코드 (복사 코드)가 동시에 모두 생성되도록 구성된다. 예를 들어, 시프트 레지스터의 레벨 수 m이 256이면, 수 비트의 초기값을입력함으로써 PN 디코더(132)에서 256 비트의 확산 코드가 동시에 모두 생성되고, 보정 검출 프로세싱이 256 비트의 확산 코드 (복사 코드)를 사용하여 단위 시간 간격 내에서 정합 필터(103 및 104)에서 수행된다.

복사 코드 MFC는 확산 코드의 일부 코드이다. 확산 코드와의 상관을 검출할 때 소정의 위상의 확산 코드의 일부 코드가 생성될 수 있는 것이 바람직하다. PN 디코더의 코드 생성 원리를 고려할 때, 출력 코드는 시프트 레지스터의 값에 의해 결정된다. 따라서, 시프트 레지스터의 값이 소정의 시간에서 산출되고, 만일 이 값이 PN 디코더에 입력되면, 소정의 위상을 갖는 일부 코드를 용이하게 생성할 수 있다. 소정의 시간에서 시프트 레지스터의 값을 산출하는 것은 데이터 디코더(133)의 역할이다.

다음으로, 데이터 디코더(133)에서의 데이터 연산의 원리를 설명한다. 일반적으로, 소정의 시간 t = X에서의 시프트 레지스터의 값은 시프트 레지스터의 초기 값과 시프트 레지스터의 시프트량에 따라 행렬을 이용한 Ex-OR 연산으로 구해질 수 있다. 예를 들어, 생성 코드가 PN 95일 때, t = 9에서의 시프트 레지스터의 값 I8' 내지 I0'은 다음의 공식으로 표현된다:

이러한 변환 행렬이 다음의 공식에서 A로 설정되면,

변환 행렬 A는, 기준 시간 이후에 시간 "9"이 경과된 바로 그 때 시프트 레지스터의 값을 구한다. 따라서, 다음의 공식과 같이:

시간 t = 18일 때 시프트 레지스터의 값 I8" 내지 I0"을 구할 때에는, t = 9일 때의 초기값과 같이 시프트 레지스터의 값 I8' 내지 I0'으로 변환 행렬 A를 이용한 계산을 통해서 그 값들이 구해질 수 있다.

따라서, 데이터 디코더가 변환 행렬에 대응하는 Ex-OR 연산을 수행하고, 시간 "9"이 경과된 바로 그 때에 시프트 레지스터의 값을 구하는 데이터 디코더(105)가 도 8에 도시된 바와 같이 Ex-OR 게이트 회로 EX20 내지 EX26으로만 구성될 수 있다면 바람직하다.

상술된 바와 같은 데이터 디코더(133)는 이러한 원리에 기초하여 Ex-OR 게이트 회로만으로 구성되고, 후속 위상 (단위) PN 코드 초기값은, 입력으로서 임의의 시간에서의 초기값 CDEDinit로 Ex-OR 연산을 수행함으로써 생성될 수 있다. 후속하는 단위 초기값이 차례로 생성되도록 구성된 디코더(133)를 제공함으로써, 단위마다 m 비트만큼 위상이 시프트된 확산 코드는, 상관 계수 생성기(130)에서 PN 코드를 생성함으로써 상관 계수 생성기(130)에 의해 출력된다.

도 9는, 수신 데이터와, 상관 계수 생성기로 이와 같이 생성된 확산 코드 간의 상관을 검출하는 정합 필터(103 및 104)의 구성을 도시한다.

도 9에 도시된 정합 필터에서는, S1인 수신 데이터, CLK1인 클럭, 및 C1인 상관 계수 생성기(130)에 의해 공급되는 확산 코드를 사용하여, 수신 데이터 S1이 소정의 레벨 수로 된 시프트 레지스터(201)에 공급되고, CLK1에 동기화되며, 동시에 한 비트씩 순차적으로 레지스터 레벨 201a 내지 201n에 설정된다. 시프트 레지스터(201)의 레벨 수는 본 실시예의 경우에 m 레벨이다.

레지스터(201a 내지 201n)의 각각의 레벨에 설정된 데이터는 검출 승산기(202)로 공급되어, 각각의 비트에 대한 각각의 승산기(202a 내지 202n)에 설정된 계수값들이 승산된다. 승산기(202a 내지 202n)에 설정된 계수값들은 m 비트로 된 확산 코드값이다. 보다 구체적으로는, T1인 m 비트의 확산 코드 C1의 제1 비트, T2인 제2 비트, …, 및 Tm인 제m 비트에 대하여, 각각의 비트값은 도 6에 도시된 바와 같이 승산기(202a 내지 202n)에 계수값으로서 설정되고, m 비트 수신 데이터와 승산되며, 그 결과들의 총합이 가산기(203)에 의해 구해져서 출력된다. 그 총합의 출력이 정합 필터의 출력이다. 각 승산기(202a 내지 202n)에 설정된 계수값들은, 수신 데이터가 m 비트 변경될 때마다 후속 단위 확산 코드에 기인하여 계수값을 변경한다.

도 10은, 본 실시예의 동기 검출 디바이스에 의해 상관 검출이 수행되는 상태의 일 실시예를 도시하는 도면이다. 본 실시예에서, 동기 검출 디바이스의 정합 필터에 설치된 시프트 레지스터의 레벨 수는 m이고, 시간 당 검색가능한 범위 (일 단위)는 m개의 칩이다. 정합 필터의 시프트 레지스터들의 상태는 도 10의 (a)에 도시된 클럭에 동기화되고, 도 10의 (b)에 도시된 바와 같이 동시에 한 칩씩 진행한다. 정합 필터에 입력되는 m 비트의 상관 계수 (즉, 상관 계수 생성기의 출력: 확산 코드 복사 코드)는 시간 당 m개 칩의 검색가능한 범위 (일 단위)가 진행될 때마다 m개의 칩만큼 위상이 진행하는 값에 의해 갱신된다.

이러한 방식으로, 각각의 정합 필터로 상관 검출이 수행되고, 초기 m개 칩 검색 범위에서, 도 10의 (d)에 도시된 정합 필터의 출력 (실제로는, 도 4에 도시된 가산기(109)의 출력)이 도 10의 (e)에 도시된 메모리 어드레스(112)에 기록된다. 초기 단위 시간 간격에서, 메모리(112)로부터 판독된 값은 도 10의 (f)에 도시된 바와 같이 0이다; 가산기(111)에서 정합 필터의 출력에 가산된 값은 0이다. 따라서, 도 10의 (d)의 가산기(109)의 출력은 도 10의 (g)에 도시된 바와 같이 메모리(112)에 기록된다.

초기 단위 m개 칩 검색 범위에서, 예컨대, 한 타이밍 즉, 0개의 칩에서의 초기 타이밍으로, t개의 칩에 대해서 동시에, 정합 필터 출력으로서의 상관 에너지는 최대값이다.

다음으로, 후속 단위 m개 칩 검색을 위한 시간 간격일 때, 정합 필터에 입력된 m 비트 상관 계수 (복사 코드)는 도 10의 (c)에 도시된 바와 같이 초기값 MFC(0)로부터 m개의 칩만큼 위상이 진행한 값 MFC(m)로 갱신되고, 갱신된 값과 시프트 레지스터에 설정된 값은 정합 필터에서 비교된다.

이 때, 도 10의 (g)에 도시된 바와 같이, 바로 이전에 단위 시간 간격에 기록된 값이 메모리(112)에 저장되고, 각각의 칩의 상관값이 기록될 때, 이전에 m개의 칩에 대해 기록된 값이 메모리(112)로부터 판독되며, 그 판독된 값이 가산기(111)에 의해 상관값에 가산되고, 메모리(112)에 기록된다. 따라서, 본 실시예의 동기 검출 디바이스에 따르면, m 칩 주기에서 검출된 상관값들은 누적 가산되고, 만일 상관 검출 상태에 장애가 없으면, 각각의 단위 검색 범위 내의 최대 상관값은 동일한 검출 타이밍을 갖는다; 도 10의 예에 있어서, 최대값의 검출은 t 칩의 시간으로부터 m 칩 주기로 계속된다. 확산 코드의 일 주기 (또는, 소정의 복수의 주기)가 경과되면, 메모리(112)에서의 누적 가산이 중단되고, 도 10에 도시된 프로세싱이 일 주기 단위로 (또는 복수의 주기 단위로) 반복된다.

이러한 방식으로, 본 발명의 동기 검출 장치에 따르면, 복수의 상관값들이 하나의 확산 코드 주기에서 검출될 수 있고, 확산 코드의 동기화 타이밍에 대한 검출 정확성을 어느 정도까지 향상시킬 수 있다. 검출된 상관 에너지의 최대값은 복수의 검출값들이 누적 가산되는 경우의 값이므로, 극히 정확성이 높은 동기 검출이 수행될 수 있다. 정합 필터에 장착된 시프트 레지스터는 적은 레벨 수로 사용될 수 있어서, 동기 검출을 위한 구성을 단순하게 할 수 있다. 상술한 바와 같이, 상관 계수 생성기에서 위상이 동시에 m개의 칩을 진행하는 복사 코드가 생성되는 구성의 경우, 소정의 수의 비트를 갖는 초기값이 주어진 후에, 이 초기값으로부터 논리적으로 연산된 데이터에 기초하여 차례로 생성될 수 있고, 초기값을 저장하는 메모리 수단 및 초기값에 대하여 논리적으로 연산하는 회로를 단지 구비함으로써 구성이 용이하게 구현될 수 있다. 만일 확산 코드가 각각의 수신 기지국에 대해 다르면, 각각의 기지국에 대한 확산 코드 중 수 비트에 대한 초기값만을 저장하는 것이 바람직하고, 수신 확산 코드들이 복수인 경우라 할 지라도, 저장된 데이터를 감소시킬 수 있다.

이미 상술한 바와 같이, 본 실시예의 동기 검출 디바이스는 임의의 범위 내에서 예측된 동기 타이밍으로부터 보다 정확한 동기 타이밍을 검출하도록 동작한다; 예측된 동기 타이밍의 범위에 따라 단위 검색 범위에 있는 m개의 칩에 대하여 구체적인 수를 설정하는 것이 바람직하다.

다음으로, 도 11을 참조하여 본 발명의 제2 실시예를 설명한다.

본 실시예는 기지국으로부터 무선 전송된 데이터를 수신하기 위한 동기 검출 디바이스에 적용된다. 데이터가 소정의 확산 코드에 의해 확산되고 전송되는 CDMA 시스템은, 기지국과 수신 단말 장치 간의 무선 전송을 수행하기 위한 무선 전송 시스템에 적용된다. 또한, 본 실시예에서는, 기지국으로부터 출력된 확산 코드의 임의의 확장된 위상 범위 (즉, 동기 타이밍이 존재하는 범위)가 개별적인 프로세싱에서 예측된다.

도 11은 본 실시예의 동기 검출 디바이스의 구성을 도시하는 도면이다. 소정의 채널 (주파수)의 수신 신호가 검출된 이후에 디지털화된 동상 성분에 대한 데이터 Di가 입력 단말(301)에서 구해지고, 동일 채널의 직교 성분을 갖는 데이터 Dq가 입력 단말(302)에서 구해진다. 데이터 Di 및 Dq는 정합 필터(303 및 304)로 공급된다.

정합 필터(303 및 304)는 소정의 확산 코드로 확산된 CDMA형 수신 데이터와의 상관을 검출하는 회로이다; 상관 계수 생성기(320)에 의해 공급되는 동상 성분 및 직교 성분 확산 코드 복사 Ci 및 Cq는 각각 정합 필터들(303 및 304)로 공급된다. 상술된 제1 실시예에서 설명된 정합 필터와 동일한 원리로, 시프트 레지스터에 설정된 수신 데이터와 상관 계수 생성기에 의해 공급된 확산 코드 간의 상관 검출이 수행된다.

확산 코드 주기가 T일 때, 주기 T는 본 실시예의 정합 필터(303 및 304)에 장착된 시프트 레지스터의 레벨 수 m보다 큰 값이다. 상관 계수 생성기(320)에 의해 생성되고 공급되는 복사 Ci 및 Cq는, 클럭이 m회 발생할 때마다 m 칩 위상만큼 진행할 때 (즉, m개의 칩마다) 순차적으로 변경된다. 구체적으로는, 제1 실시예에서 이미 설명된 상관 계수 생성기(130)와 프로세싱이 동일하고, 예를 들어 도 5에 도시된 바와 같이 구성된다.

다음으로, 수신 데이터 Di와 복사 코드 Ci의 상관값 Σm DiCi와, 수신 데이터 Di와 수신 코드 Cq의 상관값 Σm DiCq는 정합 필터(303)에 의해 구해진다. 수신 데이터 Dq와 복사 코드 Ci의 상관값 Σm DqCi와, 수신 데이터 Dq와 복사 코드 Cq의 상관값 Σm DqCq는 정합 필터(304)에 의해 구해진다.

정합 필터(303)에 의해 구해진 상관값 Σm DiCi는 가산기(305)를 통해서 메모리(309)로 공급되어 일시적으로 저장된다. 정합 필터(303)에 의해 구해진 상관값 Σm DiCq는 가산기(306)를 통해서 메모리(310)로 공급되어 일시적으로 저장된다. 정합 필터(304)에 의해 구해진 상관값 Σm DqCq는 가산기(307)를 통해서 메모리(311)로 공급되어 일시적으로 저장된다. 정합 필터(304)에 의해 구해진 상관값 Σm DqCi는 가산기(308)를 통해서 메모리(312)로 공급되어 일시적으로 저장된다. 메모리(309 내지 312)로서 만일 하나의 메모리 저장 영역이 분할되어 4개의 메모리로서 동작하는 것도 바람직하다.

메모리(309 내지 312)에 일시적으로 저장된 데이터는 m 칩 지연되어 판독된다. 지연되고 판독된 데이터는 메모리(309 내지 312)의 전단에 접속된 가산기(305 내지 308)로 복귀되고, 누적 가산된다.

다음으로, 메모리(309)로부터 판독된 상관값의 누적 가산된 값 Σm*n DiCi와, 메모리(311)로부터 판독된 상관값의 누적 가산된 값 Σm*n DqCq는 가산기(313)로 공급되어, 두 상관값의 합 (Σm*n DiCi + Σm*n DqCq)이 구해진다. 이 합은 동상 성분의 역 확산 출력이 된다. 역 확산 출력은, 실수가 되게 하는 제곱 회로(315)로 공급되고, 가산기(317)로 공급된다.

메모리(310)로부터 판독된 상관값의 누적 가산된 값 Σm*n DiCq와, 메모리(312)로부터 판독된 상관값의 누적 가산된 값 Σm*n DqCi는 감산기(314)로 공급되어, 두 상관값의 차 (Σm*n DiCq - Σm*n DqCi)가 구해진다. 이 차는 직교 성분의 역 확산 출력이 된다. 역 확산 출력은, 실수가 되게 하는 제곱 회로(316)로 공급되고, 가산기(317)로 공급된다.

가산기(317)에서는, 공급된 두 신호가 가산되어 단일의 시스템 신호가 되고, 상관 에너지 Em*n이 구해진다. 가산기(317)에 의해 출력된 상관 에너지 Em*n은 메모리(318)로 공급되고, 각각의 타이밍에 대하여 상관 에너지의 값이 다른 어드레스에 저장된다. 예를 들어 동기 검출 디바이스의 검출 동작을 제어하는 제어기(319)는 메모리(318)에 저장된 상관 에너지들로부터 로컬 최대값을 결정하고, 결정된 타이밍은 수신 신호가 처리되는 기준 타이밍으로서 설정된다. 메모리(309 내지 312)에서 판독 및 기록되는 타이밍 뿐만 아니라 확산 코드 복사가 상관 계수 생성기(320)에서 생성하는 타이밍의 설정 제어는 제어기(319)에 의해 제어된다.

이러한 구성으로, 본 실시예의 동기 검출 디바이스는, 상술한 제1 실시예에서 설명된 동기 검출 디바이스의 경우와 유사하게, 신속하고 유리한 동기 검출을 복수회 수행할 수 있고, 하나의 확산 코드 주기에서 상관을 검출할 수 있다. 보다 구체적으로는, 제2 실시예의 경우, 기본적인 동작이 제1 실시예에서 설명된 도 10의 타이밍도의 동작과 유사하여, 타이밍도를 참조하여 동기 검출 상태를 설명하지 않았지만, 최종으로 구해진 상관 에너지가 누적 가산되고 메모리에 기록되는 지의 여부와, 상관 에너지가 정합 필터에 의해 출력된 진폭값을 누적하여 가산한 직후에 구해지는 지의 여부에서 차이가 있고, 동기 검출이 수행되는 타이밍과 회수는 동일하다.

본 실시예의 경우, 상관 에너지가 정합 필터 출력의 누적 가산값인 진폭값으로부터 산출되어, 보다 정확성이 높은 동기 검출이 수행될 수 있다. 다시 말하면, 그 구성이 상술한 바와 같이 되어 있는 한, 제1 실시예에서 설명된 도 4의 동기 검출 디바이스가 더 단순하지만, 제2 실시예에서 설명된 도 11에 도시된 동기 검출 디바이스로는, 상관 에너지의 산출 이전에 진폭값 단계에서 누적 가산이 수행되므로, 보다 정확한 상관 에너지를 산출할 수 있고, 검출 정확성을 향상시킬 수 있다.

상술한 실시예에 있어서, 동기 검출 디바이스는 셀룰러형 무선 통신 단말에서 CDMA 기술을 사용하여 소정의 확산 코드로 확산된 신호를 수신하는 수신 디바이스에 적용되지만, 다른 유형의 무선 시스템에서 유사하게 확산된 신호로부터 동기 타이밍을 검출하는 데에도 적용될 수 있다.

본 발명에 따르면, 확산 코드 주기에서 소정의 폭으로 된 각각의 시간 간격마다 복사 코드와 수신 신호의 상관값의 검출이 수행될 수 있고, 하나의 확산 코드 주기에서 복수의 상관 검출이 가능하며, 간단한 구성으로 확산 코드 주기보다 짧은 주기에서 정확한 동기 검출이 수행될 수 있다.

이러한 경우에, 소정의 폭으로 된 시간 간격에서 주기적으로 가산된, 정합 필터에 의해 검출된 상관값들을 저장하는 메모리 수단이 구비되고, 이 저장 수단에 저장된 데이터로부터 상관 에너지가 검출되므로, 이 저장 수단을 사용하여 상관 에너지가 정확하게 검출될 수 있다.

정합 필터의 출력이 소정의 시간만큼 지연되고, 정합 필터의 출력과 지연된 신호를 가산하는 가산 수단이 구비되어, 이 가산 수단에 의해 산출된 신호로부터 상관값이 검출되므로, 보다 정확한 상관값이 검출될 수 있다.

상관 계수 생성 수단은 초기값을 부여하고, 초기값으로부터 의사 임의 열을 생성하는 의사 임의 열 생성 수단이 구비되며, 의사 임의 열 생성 수단에 의해 생성된 의사 임의 열을 복사 코드로서 공급하므로, 동기 검출을 위한 복사 코드 생성프로세싱이 용이하게 수행될 수 있다.

상관 계수 생성 수단은, 소정의 의사 임의 열을 생성하는 레지스터와, 레지스터에 의해 생성된 의사 임의 열이 소정의 연산에 의해 위상 이동하도록 하는 연산 수단이 구비되고, 연산 수단에 의해 출력된 위상 이동된 의사 임의 열과, 레지스터에 의해 출력된 의사 임의 열을 복사 코드로서 공급하므로, 다수의 비트로 된 의사 임의 열을 동시에 모두 생성할 수 있고, 동기 검출을 위해서 다수의 비트로 된 복사 코드의 생성이 간단하고 신속하게 수행될 수 있다.

첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하였지만, 본 발명은 상술한 실시예들에 제한되지 않으며, 첨부된 특허청구범위에서 한정된 바와 같은 본 발명의 사상 또는 범위로부터 벗어나지 않고 본 기술 분야의 숙력자에 의해 상기 실시예들에서 여러 가지 변경과 변형이 이루어질 수 있다는 것을 이해하여야 한다.

Claims (7)

1. 수신 신호에 포함되고, 임의의 길이를 갖도록 규정된 확산 코드의 타이밍을 검출하기 위한 동기 검출 장치에 있어서,

   임의의 기간마다 상기 확산 코드의 위상을 선행하는 상기 확산 코드를 분할하여, 상기 확산 코드의 복사 코드를 생성하기 위한 상관 계수 생성 수단; 및

   상기 임의의 기간마다 상기 상관 계수 생성 수단에 의해 생성된 상기 복사 코드와 상기 수신 신호의 상관값들을 검출하는 정합 필터

   를 포함하는 동기 검출 장치.
2. 제1항에 있어서,

   상기 임의의 기간마다 상기 정합 필터에 의해 검출된 상기 상관값들을 주기적으로 가산하여, 상기 가산된 상관값들을 저장하는 메모리; 및

   상기 메모리의 메모리 데이터로부터 상관 에너지를 검출하기 위한 수단

   을 더 포함하는 동기 검출 장치.
3. 제1항에 있어서,

   상기 임의의 기간만큼 상기 정합 필터의 출력을 지연시켜, 지연 신호를 생성하고, 상기 지연 신호와 상기 정합 필터의 상기 출력을 가산하는 가산 수단; 및

   상기 가산 수단에 의해 가산된 상기 신호로부터 상관값을 검출하기 위한 수단

   을 더 포함하는 동기 검출 장치.
4. 제1항에 있어서,

   상기 상관 계수 생성 수단은,

   이후에 초기값으로부터 의사 임의 열(pseudo-random sequence)을 생성하여, 상기 의사 임의 열을 상기 복사 코드로서 공급하는 의사 임의 열 생성 수단

   을 포함하는 동기 검출 장치.
5. 제1항에 있어서,

   상기 상관 계수 생성 수단은,

   임의의 의사 임의 열을 생성하는 레지스터;

   상기 레지스터에 의해 생성된 상기 의사 임의 열의 위상을 위상 이동시키는 연산 수단; 및

   상기 연산 수단에 의해 출력된 상기 위상 이동된 의사 임의 열과, 상기 레지스터에 의해 출력된 상기 의사 임의 열을 상기 복사 코드로서 공급하기 위한 수단

   을 포함하는 동기 검출 장치.
6. 제1항에 있어서,

   상기 상관 계수 생성 수단은,

   제1 입력 확산 코드의 일 유닛으로부터 제2 확산 코드의 일 유닛을 생성하고, 상기 제2 확산 코드의 일 유닛을 사용하여 후속 확산 코드의 일 유닛을 생성하기 위한 확산 코드 생성 수단

   을 포함하는 동기 검출 장치.
7. 제6항에 있어서,

   상기 확산 코드의 일 유닛은, 상기 상관 계수 생성 수단의 동작 클럭이 소정의 회수로 공급될 때마다 래치 연산을 반복함으로써 각각 생성되는 동기 검출 장치.