KR20010108832A - 박막 트랜지스터 액정표시장치의 제조방법 - Google Patents

Abstract

본 발명은 박막 트랜지스터 액정표시장치의 제조방법에 관한 것으로, 절연 기판 상부에 금속막을 증착하고, 제 1 사진 식각 공정으로 게이트 전극 및 스토리지 전극을 형성하는 단계, 상기 게이트 전극 배선이 형성된 절연 기판 상부에 게이트 절연막, 채널용 비정질 실리콘층, 도핑된 반도체층을 적층하는 단계, 상기 도핑된 반도체층과 비정질 실리콘층을 제 2 사진 식각 공정으로 패터닝하여, 박막 트랜지스터 영역을 한정하는 단계, 상기 절연 기판 결과물 상부에 소오스, 드레인용 금속막을 증착하는 단계, 상기 소오스, 드레인용 금속막을 제 3 사진 식각 공정에 의하여 비정질 실리콘층의 양측에 배치되도록 패터닝하여, 소오스, 드레인 전극을 형성하는 단계, 상기 소오스, 드레인 전극을 마스크로 하여, 노출된 도핑된 반도체층을 식각하는 단계, 상기 노출된 비정질 실리콘층을 1차 어닐링하는 단계, 상기 소오스, 드레인 전극이 형성된 절연 기판 상부에 패시베이션막을 증착하는 단계, 상기 드레인 전극의 소정 부분이 노출되도록 제 4 사진 식각 공정에 의하여 패시베이션막을 식각하여, 비어홀을 형성하는 단계, 상기 노출된 드레인 전극과 콘택되도록 투명 도전 물질을 증착하는 단계, 상기 투명 도전 물질을 제 5 사진 식각 공정을 통하여 패터닝하여, 화소 전극을 형성하는 단계, 상기 절연 기판 결과물을 2차 어닐링하는 단계를 포함하는 박막 트랜지스터 액정표시장치의 제조방법에 있어서, 상기 투명 도전 물질의 증착 단계에서, 실내 온도에서 증착을 진행하여 비정질막을 형성한 다음, 어닐링을 진행하여 비정질 인듐 주석 산화막을 결정화하는 단계를 포함한다.

Description

박막 트랜지스터 액정표시장치의 제조방법{METHOD FOR FABRICATING TFT LCD}

본 발명은 박막 트랜지스터 액정표시장치의 제조방법에 관한 것으로, 특히 에칭율이 현저히 빠르고 균일성을 가지는 비정질 ITO 막을 갖는 박막 트랜지스터 액정표시장치의 제조방법에 관한 것이다.

도 1은 종래의 박막 트랜지스터 액정표시장치의 제조방법의 공정 순서를 나타낸 흐름도이다.

도 1에 도시된 바대로, 종래의 박막 트랜지스터 액정표시장치의 제조방법은 절연 기판 상부에 금속막을 증착하고, 제 1 사진 식각 공정으로 게이트 전극 및 스토리지 전극을 형성하는 단계(S10), 상기 게이트 전극 배선이 형성된 절연 기판 상부에 게이트 절연막, 채널용 비정질 실리콘층, 도핑된 반도체층을 적층하는 단계(S 12), 상기 도핑된 반도체층과 비정질 실리콘층을 제 2 사진 식각 공정으로 패터닝하여, 박막 트랜지스터 영역을 한정하는 단계(S14), 상기 절연 기판 결과물 상부에 소오스, 드레인용 금속막을 증착하는 단계(S16), 상기 소오스, 드레인용 금속막을 제 3 사진 식각 공정에 의하여 비정질 실리콘층의 양측에 배치되도록 패터닝하여, 소오스, 드레인 전극을 형성하는 단계(S18), 상기 소오스, 드레인 전극을 마스크로 하여, 노출된 도핑된 반도체층을 식각하는 단계(S20), 상기 노출된 비정질 실리콘층을 1차 어닐링하는 단계(S22), 상기 소오스, 드레인 전극이 형성된 절연 기판 상부에 패시베이션막을 증착하는 단계(S24), 상기 드레인 전극의 소정 부분이 노출되도록 제 4 사진 식각 공정에 의하여 패시베이션막을 식각하여, 비어홀을 형성하는 단계(S26), 상기 노출된 드레인 전극과 콘택되도록 투명 도전 물질을 증착하는 단계(S28), 상기 투명 도전 물질을 제 5 사진 식각 공정을 통하여 패터닝하여, 화소 전극을 형성하는 단계(S30), 상기 절연 기판 결과물을 2차 어닐링하는 단계(S32)를 포함한다.

상기한 바와 같이, 기판이 고정세화, 대형화함에 따라 신호선(SD 선)으로 알루미늄 합금 금속(Al based metal)이 사용되며, 액정표시장치(이하, LCD 라함)의 제조에 있어 화소 전극으로는 대부분의 업체에서 인듐 주석 산화막(Indium Tin Ox -ide, 이하, ITO 라함) 막을 사용하고 있다.

정상 ITO 막의 경우에는 강산으로 에칭을 진행하고, 또한, 에칭율이 상당히 느리기 때문에 잔사(remain)등을 완전히 제거하기 위해서는 과도한 에칭을 수행해 줘야 한다.

따라서, 하부 층인 SD(알루미늄 합금 금속)에 충격(attack)을 주게 된다. 이러한 정상 ITO 막의 문제점을 해결하기 위해 ITO 막을 비정질로 제조하는데(일반적으로, 실내 온도에서 증착을 통하여 이루어짐), 여기에도 다음과 같은 몇가지 문제점들을 가지고 있다.

그 첫번째로, 에칭율이 유리 기판상의 점들마다 차이가 너무 심하여 제어가 불가능하다. 이는 에칭후 육안으로도 구별할 정도로 그 현상이 심하다.

또한, 비정질이므로 Rs 값 자체가 정상 ITO 막에 비하여 약 4∼5배 정도 높은 값을 나타내므로 TFT 구동에 문제가 발생할 수도 있다.

이러한 문제점으로 인하여, 단순히 실내 온도만으로 증착을 진행하여 비정질을 제조한다 하여도 공정상에 적용하기는 역시 어렵게 된다.

즉, 현재의 정상 ITO 막으로는 하부 층에 충격을 주지 않는다는 것은 불가능하고, 택트 시간(tact time)의 증가로 인하여 가능 출력의 감소를 유발한다. 또한, 비정질 ITO 막(증착 상태)은 에칭율이 유리 기판상의 점들마다 차이가 너무 심하여 제어가 불가능함에 따라 공정에 적용하는 것이 불가능하다.

먼저, 실내 온도에서 ITO 막을 성막하였을때의 막의 구조를 보면, 막의 두께에 따라 약간의 차이는 발생하겠지만 유리 기판에 근접한 부분에서는 비정질 상(相)을 나타내고, 그 위에 결정이 형성된다. 이러한 이유로, 에칭율이 처음에는 어느 정도를 유지하다가 갑자기 빨라지게 된다.

증착 상태(as-deposition)(실내 온도에서의)의 ITO 막을 어닐링하였을 때는 하부 층의 비정질 상(相)이 결정화되어 에칭율의 제어가 가능하여지고, 정상 ITO 막에 비하여 훨씬 빠른 에칭율을 가지게 된다.

정상 ITO 막(고온)의 경우와 결정화된 비정질 막 사이에 에칭율의 차이가 상당히 발생하는 이유는 정상 ITO 막(고온)의 경우에는 입자 크기가 크고(이에 따라, 입계의 면적이 작음), 결정화된 비정질 막의 경우에는 입자 크기가 작아서(이에 따라, 입계의 면적이 큼), 그만큼 부식액이 침투할 면적이 상대적으로 크기 때문이다.

한편, 기판이 대형화함에 따라 게이트와 SD 로 알루미늄 합금 금속의 사용이 불가피한 상황에서 ITO 부식액과 같은 강산에 노출될 시간이 많으면 많을수록 그만큼 게이트의 개방이나 데이터의 개방이 발생할 확률이 많아진다.

이러한 문제점을 해결하기 위해 비정질 ITO 막을 형성하여 기존보다도 몇배빠르게 에칭을 진행하는데, 이때, 비정질 ITO 막의 균일도가 상당히 불량하여 공정에 적용하는 것이 불가능하다.

본 발명은 상기 문제점을 해소하기 위해 안출된 것으로, 에칭율이 현저히 빠르고 균일성을 가지는 비정질 ITO 막을 갖는 박막 트랜지스터 액정표시장치의 제조방법을 제공함에 그 목적이 있다.

또한, 본 발명은 불량 발생을 최소화하여 양품율이 개선되는 박막 트랜지스터 액정표시장치의 제조방법을 제공함에 그 다른 목적이 있다.

도 1은 종래의 박막 트랜지스터 액정표시장치의 제조방법의 공정 순서를 나타낸 흐름도.

도 2(a)는 본 발명에 따른 박막 트랜지스터 액정표시장치가 실내 온도에서 증착된 후의 상태를 나타낸 도면.

도 2(b)는 도 2(a)상의 박막 트랜지스터 액정표시장치가 어닐링된 후의 상태를 나타낸 도면.

도 3은 본 발명에 따른 박막 트랜지스터 액정표시장치의 제조방법의 흐름을 나타낸 흐름도.

도 4는 도 3상의 비정질 인듐 주석 산화막을 결정화하는 단계의 흐름을 나타낸 흐름도.

< 도면의 주요 부분에 대한 부호의 설명 >

100, 101 : 유리 기판 200 : 비결정

201 : 제1 결정 300 : 결정

301 : 제2 결정

상기 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 액정표시장치의 제조방법은 절연 기판 상부에 금속막을 증착하고, 제 1 사진 식각 공정으로 게이트 전극 및 스토리지 전극을 형성하는 단계, 상기 게이트 전극 배선이 형성된 절연 기판 상부에 게이트 절연막, 채널용 비정질 실리콘층, 도핑된 반도체층을 적층하는 단계, 상기 도핑된 반도체층과 비정질 실리콘층을 제 2 사진 식각 공정으로 패터닝하여, 박막 트랜지스터 영역을 한정하는 단계, 상기 절연 기판 결과물 상부에 소오스, 드레인용 금속막을 증착하는 단계, 상기 소오스, 드레인용 금속막을 제 3 사진 식각 공정에 의하여 비정질 실리콘층의 양측에 배치되도록 패터닝하여, 소오스, 드레인 전극을 형성하는 단계, 상기 소오스, 드레인 전극을 마스크로 하여, 노출된 도핑된 반도체층을 식각하는 단계, 상기 노출된 비정질 실리콘층을 1차 어닐링하는 단계, 상기 소오스, 드레인 전극이 형성된 절연 기판 상부에 패시베이션막을 증착하는 단계, 상기 드레인 전극의 소정 부분이 노출되도록 제 4 사진 식각 공정에 의하여 패시베이션막을 식각하여, 비어홀을 형성하는 단계, 상기 노출된 드레인 전극과 콘택되도록 투명 도전 물질을 증착하는 단계, 상기 투명 도전 물질을 제 5 사진 식각 공정을 통하여 패터닝하여, 화소 전극을 형성하는 단계, 상기 절연 기판 결과물을 2차 어닐링하는 단계를 포함하는 박막 트랜지스터 액정표시장치의 제조방법에 있어서,

상기 투명 도전 물질의 증착 단계에서, 실내 온도에서 증착을 진행하여 비정질막을 형성한 다음, 어닐링을 진행하여 비정질 인듐 주석 산화막을 결정화하는 단계를 포함한다.

이하, 본 발명을 첨부 도면들을 참조하여 상세히 설명한다.

상기한 바와 같이 구성되는 본 발명의 작용을 상세히 설명하면 다음과 같다.

도 2(a)는 본 발명에 따른 박막 트랜지스터 액정표시장치가 실내 온도에서 증착된 후의 상태를 나타낸 도면이다.

도 2(b)는 도 2(a)상의 박막 트랜지스터 액정표시장치가 어닐링된 후의 상태를 나타낸 도면이다.

도 2(a)에 도시된 바대로, 박막 트랜지스터 액정표시장치가 실내 온도에서 증착되면, 유리 기판(100)상에 비결정층(200)이 형성되고, 그 위에 결정층(300)이 형성되어 있음을 알 수 있다.

이렇게 형성된 박막 트랜지스터 액정표시장치가 어닐링을 거치면, 유리 기판(101)상에 제1 결정층(201)이 형성되고, 그 위에 제2 결정층(301)이 형성된다(도 2(b) 참조).

도 3은 본 발명에 따른 박막 트랜지스터 액정표시장치의 제조방법의 흐름을 나타낸 흐름도이다.

도 4는 도 3상의 비정질 인듐 주석 산화막을 결정화하는 단계의 흐름을 나타낸 흐름도이다.

도 3에 도시된 바대로, 먼저, 절연 기판 상부에 금속막을 증착하고, 제 1 사진 식각 공정으로 게이트 전극 및 스토리지 전극을 형성하며(S50), 상기 게이트 전극 배선이 형성된 절연 기판 상부에 게이트 절연막, 채널용 비정질 실리콘층, 도핑된 반도체층을 적층한다(S52).

그 다음으로, 상기 도핑된 반도체층과 비정질 실리콘층을 제 2 사진 식각 공정으로 패터닝하여, 박막 트랜지스터 영역을 한정하고(S54), 상기 절연 기판 결과물 상부에 소오스, 드레인용 금속막을 증착한 다음(S56), 상기 소오스, 드레인용 금속막을 제 3 사진 식각 공정에 의하여 비정질 실리콘층의 양측에 배치되도록 패터닝하여, 소오스, 드레인 전극을 형성한다(S58).

그런 다음에는, 상기 소오스, 드레인 전극을 마스크로 하여, 노출된 도핑된 반도체층을 식각하고(S60), 상기 노출된 비정질 실리콘층을 1차 어닐링한 다음(S62 ), 상기 소오스, 드레인 전극이 형성된 절연 기판 상부에 패시베이션막을 증착하며 (S64), 상기 드레인 전극의 소정 부분이 노출되도록 제 4 사진 식각 공정에 의하여 패시베이션막을 식각하여, 비어홀을 형성한다(S66).

그후, 실내 온도에서 증착을 진행하여 비정질막을 형성한 다음, 어닐링을 진행하여 비정질 인듐 주석 산화막을 결정화한 후(S68), 상기 비정질 인듐 주석 산화막을 제 5 사진 식각 공정을 통하여 패터닝하여, 화소 전극을 형성한다(S70).

상기한 바와 같이, 상기 비정질 인듐 주석 산화막을 결정화 단계(S68)에서 비정질막을 형성한 다음, 어닐링을 진행하여 비정질 인듐 주석 산화막을 결정화함으로써, 종래의 박막 트랜지스터 액정표시장치의 제조방법에서 수행되던 최종 어닐링 공정은 생략될 수 있다.

그리고, 상기 어닐링은 100∼450 ℃ 에서 수행되며, 상기 비정질 인듐 주석 산화막의 두께는 100∼1500 Å 이다.

또한, 상기 비정질 인듐 주석 산화막을 결정화하는 단계는 저온 성막을 통한 비정질 인듐 주석 산화막을 성막하는 단계(S80), 유리 기판에 인접한 곳은 비정질층을 형성하고, 상부는 결정질층을 형성하는 단계(S82), 상기 비정질 인듐 주석 산화막의 증착후, 어닐링을 수행하는 단계(S84), 상기 비정질 인듐 주석 산화막의 임계적인 두께를 제어하는 단계(S86)를 포함한다(도 4 참조).

상기한 바와 같이, 본 발명은 다음과 같은 공정 진행상의 효과가 있다.

첫번째로, 상기 어닐링 과정을 통해 비정질 막을 결정화시켜 정상 ITO 막에 비하여 에칭율을 증가시키는 것이다. 이에 따라, 불량 발생을 최소화하여 양품율이 개선되는 효과를 얻을 수 있다.

두번째로는, 추가의 공정 진행 없이도 상기 효과를 얻을 수 있다.

세번째로는, 현재의 ITO 막의 에칭율이 약 100∼200Å/분 인데 비하여 상기한 바와 같이 결정화된 비정질 막의 에칭율은 약 1000∼1200Å/분 정도로 약 6배 정도 빠른 결과를 나타냄에 따라 가능 출력의 막대한 증가를 가져오는 효과가 있다.

네번째로는, 균일성의 향상도 초래하므로 안정된 TFT 의 제조가 가능한 효과가 있다.

Claims (5)

1. 절연 기판 상부에 금속막을 증착하고, 제 1 사진 식각 공정으로 게이트 전극 및 스토리지 전극을 형성하는 단계, 상기 게이트 전극 배선이 형성된 절연 기판 상부에 게이트 절연막, 채널용 비정질 실리콘층, 도핑된 반도체층을 적층하는 단계, 상기 도핑된 반도체층과 비정질 실리콘층을 제 2 사진 식각 공정으로 패터닝하여, 박막 트랜지스터 영역을 한정하는 단계, 상기 절연 기판 결과물 상부에 소오스, 드레인용 금속막을 증착하는 단계, 상기 소오스, 드레인용 금속막을 제 3 사진 식각 공정에 의하여 비정질 실리콘층의 양측에 배치되도록 패터닝하여, 소오스, 드레인 전극을 형성하는 단계, 상기 소오스, 드레인 전극을 마스크로 하여, 노출된 도핑된 반도체층을 식각하는 단계, 상기 노출된 비정질 실리콘층을 1차 어닐링하는 단계, 상기 소오스, 드레인 전극이 형성된 절연 기판 상부에 패시베이션막을 증착하는 단계, 상기 드레인 전극의 소정 부분이 노출되도록 제 4 사진 식각 공정에 의하여 패시베이션막을 식각하여, 비어홀을 형성하는 단계, 상기 노출된 드레인 전극과 콘택되도록 투명 도전 물질을 증착하는 단계, 상기 투명 도전 물질을 제 5 사진 식각 공정을 통하여 패터닝하여, 화소 전극을 형성하는 단계, 상기 절연 기판 결과물을 2차 어닐링하는 단계를 포함하는 박막 트랜지스터 액정표시장치의 제조방법에 있어서,

   상기 투명 도전 물질의 증착 단계에서, 실내 온도에서 증착을 진행하여 비정질막을 형성한 다음, 어닐링을 진행하여 비정질 인듐 주석 산화막을 결정화하는 단계;

   를 포함하는 박막 트랜지스터 액정표시장치의 제조방법.
2. 제1항에 있어서, 상기 어닐링은 100∼450 ℃ 에서 수행되는 박막 트랜지스터 액정표시장치의 제조방법.
3. 제1항에 있어서, 상기 비정질 인듐 주석 산화막의 두께는 100∼1500 Å 인 액정표시장치의 제조방법.
4. 제1항에 있어서, 상기 비정질 인듐 주석 산화막을 결정화하는 단계는

   저온 성막을 통한 비정질 인듐 주석 산화막을 성막하는 단계;

   유리 기판에 인접한 곳은 비정질층을 형성하고, 상부는 결정질층을 형성하는 단계;

   상기 비정질 인듐 주석 산화막의 증착후, 어닐링을 수행하는 단계;

   상기 비정질 인듐 주석 산화막의 임계적인 두께를 제어하는 단계;

   를 포함하는 박막 트랜지스터 액정표시장치의 제조방법.
5. 제1항에 있어서, 상기 결정화된 비정질 막의 에칭율은 약 1000∼1200Å/분 인 박막 트랜지스터 액정표시장치의 제조방법.