JPH0992840A - 液晶表示装置及びその製造方法 - Google Patents
液晶表示装置及びその製造方法Info
- Publication number
- JPH0992840A JPH0992840A JP25060595A JP25060595A JPH0992840A JP H0992840 A JPH0992840 A JP H0992840A JP 25060595 A JP25060595 A JP 25060595A JP 25060595 A JP25060595 A JP 25060595A JP H0992840 A JPH0992840 A JP H0992840A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor layer
- silicide
- liquid crystal
- crystal display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【課題】薄膜トランジスタの特性の劣化、液晶表示の際
の表示ムラの低減、信号線の断線の防止。 【解決手段】絶縁性基板１１上に設けられた逆スタガ型
薄膜トランジスタにおいて、そのソース・ドレイン電極
１８，１９及び信号線２０が、少なくともその最下層が
高融点金属もしくは高融点金属よりなる合金のシリサイ
ド膜１６であり、このシリサイドに隣接する上層が前記
高融点金属（１７）もしくは高融点金属よりなる合金も
しくはこれらの窒化物である多層膜となっている。また
シリサイド膜１６をスパッタリング法により形成し、上
層の金属膜１７をフッ素系ガスもしくはこれを含む混合
ガスでシリサイド膜途中まで行い、次にウェットエッチ
ングした後、ｎ型半導体層１５をドライエッチングす
る。
の表示ムラの低減、信号線の断線の防止。 【解決手段】絶縁性基板１１上に設けられた逆スタガ型
薄膜トランジスタにおいて、そのソース・ドレイン電極
１８，１９及び信号線２０が、少なくともその最下層が
高融点金属もしくは高融点金属よりなる合金のシリサイ
ド膜１６であり、このシリサイドに隣接する上層が前記
高融点金属（１７）もしくは高融点金属よりなる合金も
しくはこれらの窒化物である多層膜となっている。また
シリサイド膜１６をスパッタリング法により形成し、上
層の金属膜１７をフッ素系ガスもしくはこれを含む混合
ガスでシリサイド膜途中まで行い、次にウェットエッチ
ングした後、ｎ型半導体層１５をドライエッチングす
る。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置及びそ
の製造方法に関し、特にスイッチング素子として逆スタ
ガ型薄膜トランジスタを使用したアクティブマトリクス
型の液晶表示装置及びその製造方法に関する。
の製造方法に関し、特にスイッチング素子として逆スタ
ガ型薄膜トランジスタを使用したアクティブマトリクス
型の液晶表示装置及びその製造方法に関する。
【０００２】
【従来の技術】薄膜トランジスタをスイッチング素子と
した液晶表示装置は、平面表示装置において、大画面、
高画素密度で良質な映像を得ることができ、近年広く用
いられている。
した液晶表示装置は、平面表示装置において、大画面、
高画素密度で良質な映像を得ることができ、近年広く用
いられている。
【０００３】従来の薄膜トランジスタの一例をあげる
と、例えば図８のように、透明の絶縁性基板１１上に、
ゲート電極１２、ゲート絶縁膜１３、アンドープ半導体
層１４（非晶質シリコン層）を形成した後、ソース・ド
レイン電極１８、１９を形成した逆スタガ構造のものが
多く用いられている。ここで、アンドープ半導体層１４
（意図的に不純物をドーピングしていない、高純度半導
体層。以下同様。）とソース・ドレイン電極１８，１９
のオーミック接続を得る為にｎ型半導体層１５が設けら
れている。
と、例えば図８のように、透明の絶縁性基板１１上に、
ゲート電極１２、ゲート絶縁膜１３、アンドープ半導体
層１４（非晶質シリコン層）を形成した後、ソース・ド
レイン電極１８、１９を形成した逆スタガ構造のものが
多く用いられている。ここで、アンドープ半導体層１４
（意図的に不純物をドーピングしていない、高純度半導
体層。以下同様。）とソース・ドレイン電極１８，１９
のオーミック接続を得る為にｎ型半導体層１５が設けら
れている。
【０００４】さて、一対のソース・ドレイン電極間にチ
ャネル部を形成する際にｎ型半導体層のエッチングの均
一性を改善したり、アンドープ半導体層とソース・ドレ
イン電極のオーミック接続をさらに良くする為にｎ型半
導体層上にシリサイド層を形成する技術が知られてい
る。例えば、特開昭６１−２４８５６４号公報や特開平
２−２００６１３１号公報では、ソース・ドレイン電極
にチタンやクロム、タンタル等を用いた場合に、ｎ型半
導体層またはアンドープ半導体層との界面にそれらのシ
リサイドを成膜時の熱履歴により、両者を反応（相互拡
散）させて形成する技術が開示されている。この場合の
シリサイド層の厚さは５ｎｍ〜１０ｎｍ程度またはそれ
以下になっている。また、特開平５−２３５０３４号公
報や特開昭６２−１７２７６１号公報では、ソース・ド
レイン電極またはその拡散防止層にチタンやクロム、モ
リブデン、白金等を用いた場合に、ｎ型半導体層との界
面にそれらのシリサイドを２５０〜３００℃程度のアニ
ールにより、両者を反応させて形成する技術が開示され
ている。この場合のシリサイド層の厚さは両公報には明
確な記述はないが、少なくとも１０ｎｍより厚い膜厚に
なっていると考えられる。
ャネル部を形成する際にｎ型半導体層のエッチングの均
一性を改善したり、アンドープ半導体層とソース・ドレ
イン電極のオーミック接続をさらに良くする為にｎ型半
導体層上にシリサイド層を形成する技術が知られてい
る。例えば、特開昭６１−２４８５６４号公報や特開平
２−２００６１３１号公報では、ソース・ドレイン電極
にチタンやクロム、タンタル等を用いた場合に、ｎ型半
導体層またはアンドープ半導体層との界面にそれらのシ
リサイドを成膜時の熱履歴により、両者を反応（相互拡
散）させて形成する技術が開示されている。この場合の
シリサイド層の厚さは５ｎｍ〜１０ｎｍ程度またはそれ
以下になっている。また、特開平５−２３５０３４号公
報や特開昭６２−１７２７６１号公報では、ソース・ド
レイン電極またはその拡散防止層にチタンやクロム、モ
リブデン、白金等を用いた場合に、ｎ型半導体層との界
面にそれらのシリサイドを２５０〜３００℃程度のアニ
ールにより、両者を反応させて形成する技術が開示され
ている。この場合のシリサイド層の厚さは両公報には明
確な記述はないが、少なくとも１０ｎｍより厚い膜厚に
なっていると考えられる。
【０００５】次に構造的には、特開平５−２３５０３４
号公報と特開平２−２０６１３１号公報にはシリサイド
層と実質上ソース・ドレイン電極として作用させるセル
フラインプロセスを特徴とした技術が開示されている
が、チャネル部でのシリサイド層とその上の金属層の端
面は一致せず、金属層の端面をシリサイド層の端面より
後退させており、ゲート電極との重なりを少なくしてそ
の間の寄生容量を低減させている。また、特開昭６２−
１７２７６１号公報に開示されたものにおいても、チャ
ネル部でのシリサイド層と拡散防止層及びその上の金属
層との端面とは、後者のエッチングが、独立したリソグ
ラフィー工程で行なわれる為、一般に一致していない、
さらに、前述の４公報では、シリサイド層はソース・ド
レイン電極部分にのみ形成され、信号線部分や端子部分
には形成されていない。
号公報と特開平２−２０６１３１号公報にはシリサイド
層と実質上ソース・ドレイン電極として作用させるセル
フラインプロセスを特徴とした技術が開示されている
が、チャネル部でのシリサイド層とその上の金属層の端
面は一致せず、金属層の端面をシリサイド層の端面より
後退させており、ゲート電極との重なりを少なくしてそ
の間の寄生容量を低減させている。また、特開昭６２−
１７２７６１号公報に開示されたものにおいても、チャ
ネル部でのシリサイド層と拡散防止層及びその上の金属
層との端面とは、後者のエッチングが、独立したリソグ
ラフィー工程で行なわれる為、一般に一致していない、
さらに、前述の４公報では、シリサイド層はソース・ド
レイン電極部分にのみ形成され、信号線部分や端子部分
には形成されていない。
【０００６】次に、製法的には、特開昭６１−２４８５
６４号公報、特開平５−２３５０３４号公報、特開平２
−２０６１３１号公報では、ソース、ドレイン電極の金
属層のエッチングはウェットエッチングにより行なわれ
ている。特開昭６２−１７２７６１号公報では特に明記
されていない。
６４号公報、特開平５−２３５０３４号公報、特開平２
−２０６１３１号公報では、ソース、ドレイン電極の金
属層のエッチングはウェットエッチングにより行なわれ
ている。特開昭６２−１７２７６１号公報では特に明記
されていない。
【０００７】特に図９に示すように、特開昭６１−２４
８５６４号公報ではソース・ドレイン電極１８，１９と
透明導電膜２２と金属層１７のエッチング及びシリサイ
ド層１６のエッチング及びｎ型半導体層１５のエッチン
グをそれぞれ異なるエッチャントでウェットエッチング
（但し最後のｎ型半導体層のエッチングはドライエッチ
ングでも可）により形成している。
８５６４号公報ではソース・ドレイン電極１８，１９と
透明導電膜２２と金属層１７のエッチング及びシリサイ
ド層１６のエッチング及びｎ型半導体層１５のエッチン
グをそれぞれ異なるエッチャントでウェットエッチング
（但し最後のｎ型半導体層のエッチングはドライエッチ
ングでも可）により形成している。
【０００８】一般的には、ソース・ドレイン電極の金属
のエッチングをウェットエッチングで行なう場合、薄膜
トランジスタ製造プロセスに適合したエッチャントの選
択が難かしい場合が多く、また、残渣等の問題も生じや
すいので、制御の容易なドライエッチングが用いられる
ことが多い。金属がタンタルやモリブデン、クロム、チ
タン、タングステン、ニオブ等の高融点金属である場
合、フッ素系ガスもしくはフッ素系ガスを含む混合ガス
を用いてエッチングが通常行なわれている。
のエッチングをウェットエッチングで行なう場合、薄膜
トランジスタ製造プロセスに適合したエッチャントの選
択が難かしい場合が多く、また、残渣等の問題も生じや
すいので、制御の容易なドライエッチングが用いられる
ことが多い。金属がタンタルやモリブデン、クロム、チ
タン、タングステン、ニオブ等の高融点金属である場
合、フッ素系ガスもしくはフッ素系ガスを含む混合ガス
を用いてエッチングが通常行なわれている。
【０００９】
【発明が解決しようとする課題】しかしながら、ソース
・ドレイン電極形成の際、例えば特開昭６１−２４８５
６４号公報のようにウェットエッチングの手法を用いる
と、従来の信号線の構造では、走査線（ゲート線）等と
交差する段差部で信号線が断線しやすいという問題があ
る。この理由は、例えば走査線との段差部上でゲート絶
縁膜と信号線金属膜の密着性が悪くなり、ウェットエッ
チングの際のオーバーエッチング時に信号線の側面から
この部分にエッチャントがしみ込んで、部分的に信号線
がエッチングされる為と推察される。この現象は特に走
査線の断面形状が逆テーパー状になったような場合に顕
著に見られる。
・ドレイン電極形成の際、例えば特開昭６１−２４８５
６４号公報のようにウェットエッチングの手法を用いる
と、従来の信号線の構造では、走査線（ゲート線）等と
交差する段差部で信号線が断線しやすいという問題があ
る。この理由は、例えば走査線との段差部上でゲート絶
縁膜と信号線金属膜の密着性が悪くなり、ウェットエッ
チングの際のオーバーエッチング時に信号線の側面から
この部分にエッチャントがしみ込んで、部分的に信号線
がエッチングされる為と推察される。この現象は特に走
査線の断面形状が逆テーパー状になったような場合に顕
著に見られる。
【００１０】また、液晶表示装置を大画面化、軽量化す
る為に、薄膜トランジスタ基板を大型化、薄型化してい
く必要があるが、それにつれ基板の反りが大きくなり、
従来の信号線の構造では、ストレスマイグレーションの
問題が無視できなくなってくる。一般に金属配線のスト
レスマイグレーションは、下地の段差部分で結晶粒界が
できやすく、それに沿って発生する。従って、走査線よ
りも信号線で発生しやすいと考えられる。
る為に、薄膜トランジスタ基板を大型化、薄型化してい
く必要があるが、それにつれ基板の反りが大きくなり、
従来の信号線の構造では、ストレスマイグレーションの
問題が無視できなくなってくる。一般に金属配線のスト
レスマイグレーションは、下地の段差部分で結晶粒界が
できやすく、それに沿って発生する。従って、走査線よ
りも信号線で発生しやすいと考えられる。
【００１１】一方、ソース・ドレイン電極形成をドライ
エッチングで行なう場合は、従来のシリサイド層形成の
技術では、その厚さが５〜１０ｎｍ程度以下と非常に薄
く、またアニールによる場合でも、温度の制約から２０
〜３０ｎｍ程度と推定され、かつ膜厚の制御が難かしい
為、ドライエッチングの際のオーバーエッチングの制御
が難かしいという問題がある。即ち、従来のようにソー
ス・ドレイン電極またはその一部に拡散防止層としてタ
ンタルやモリブデン、クロム、チタン等の高融点金属を
用いる場合、これを４フッ化炭素（ＣＦ4 ）や６フッ化
硫黄（ＳＦ6 ）等のフッ素系のガスもしくは、これらを
含む混合ガス（例えば、ＣＦ4 ＋Ｏ2 、ＳＦ6 ＋Ｃ
ｌ2 ）で反応性イオンエッチングすると、その下層のシ
リサイド層が薄い為、オーバーエッチングの際このシリ
サイド層でエッチングを止めることが難かしく、その下
層のｎ型半導体層までエッチングが進んでしまう。一般
に上述のようなフッ素系のガスではアモルファスシリコ
ンに対する金属のエッチング選択比が１程度であり大き
くできない。従って、このような状況では、オーバーエ
ッチングの制御が非常に困難になり、金属層やｎ型半導
体層のエッチングに過不足を生じやすく、かつ特にチャ
ネルエッチ型の薄膜トランジスタではチャネル部のエッ
チング量を均一にできない。この為薄膜トランジスタの
特性を劣化させたり、また液晶表示の際表示ムラが発生
するという問題があった。
エッチングで行なう場合は、従来のシリサイド層形成の
技術では、その厚さが５〜１０ｎｍ程度以下と非常に薄
く、またアニールによる場合でも、温度の制約から２０
〜３０ｎｍ程度と推定され、かつ膜厚の制御が難かしい
為、ドライエッチングの際のオーバーエッチングの制御
が難かしいという問題がある。即ち、従来のようにソー
ス・ドレイン電極またはその一部に拡散防止層としてタ
ンタルやモリブデン、クロム、チタン等の高融点金属を
用いる場合、これを４フッ化炭素（ＣＦ4 ）や６フッ化
硫黄（ＳＦ6 ）等のフッ素系のガスもしくは、これらを
含む混合ガス（例えば、ＣＦ4 ＋Ｏ2 、ＳＦ6 ＋Ｃ
ｌ2 ）で反応性イオンエッチングすると、その下層のシ
リサイド層が薄い為、オーバーエッチングの際このシリ
サイド層でエッチングを止めることが難かしく、その下
層のｎ型半導体層までエッチングが進んでしまう。一般
に上述のようなフッ素系のガスではアモルファスシリコ
ンに対する金属のエッチング選択比が１程度であり大き
くできない。従って、このような状況では、オーバーエ
ッチングの制御が非常に困難になり、金属層やｎ型半導
体層のエッチングに過不足を生じやすく、かつ特にチャ
ネルエッチ型の薄膜トランジスタではチャネル部のエッ
チング量を均一にできない。この為薄膜トランジスタの
特性を劣化させたり、また液晶表示の際表示ムラが発生
するという問題があった。
【００１２】本発明の目的は、このような従来技術の問
題点を解決して、トランジスタ特性が良好で、液晶表示
の際の表示ムラが低減でき、かつ信号線の断線やストレ
スマイグレーションの少ない液晶表示装置及びその製造
方法を提供することである。
題点を解決して、トランジスタ特性が良好で、液晶表示
の際の表示ムラが低減でき、かつ信号線の断線やストレ
スマイグレーションの少ない液晶表示装置及びその製造
方法を提供することである。
【００１３】
【課題を解決するための手段】本発明の液晶表示装置
は、絶縁性基板の表面を選択的に被覆するゲート電極、
前記ゲート電極とゲート絶縁膜を介して交差する島状の
アンドープ半導体層及び前記アンドープ半導体層とそれ
ぞれｎ型半導体層を介して接続された一対のソース・ド
レイン電極を有する逆スタガ型薄膜トランジスタと、前
記絶縁性基板の表面を選択的に被覆し前記ゲート電極に
接続された走査線と、前記逆スタガ型薄膜トランジスタ
の一対のソース・ドレイン電極の一方に接続され前記走
査線と前記ゲート絶縁膜と同時に形成された層間絶縁膜
を介して交差する信号線と、前記逆スタガ型薄膜トラン
ジスタの一対のソース・ドレイン電極の他方に接続され
た画素電極とを有する液晶表示装置において、前記一対
のソース・ドレイン電極及び信号線が高融点金属又は高
融点金属合金のシリサイド膜及び前記シリサイド膜上に
形成され前記高融点金属又は高融点金属合金でなる金属
膜を含む多層膜であるというものである。
は、絶縁性基板の表面を選択的に被覆するゲート電極、
前記ゲート電極とゲート絶縁膜を介して交差する島状の
アンドープ半導体層及び前記アンドープ半導体層とそれ
ぞれｎ型半導体層を介して接続された一対のソース・ド
レイン電極を有する逆スタガ型薄膜トランジスタと、前
記絶縁性基板の表面を選択的に被覆し前記ゲート電極に
接続された走査線と、前記逆スタガ型薄膜トランジスタ
の一対のソース・ドレイン電極の一方に接続され前記走
査線と前記ゲート絶縁膜と同時に形成された層間絶縁膜
を介して交差する信号線と、前記逆スタガ型薄膜トラン
ジスタの一対のソース・ドレイン電極の他方に接続され
た画素電極とを有する液晶表示装置において、前記一対
のソース・ドレイン電極及び信号線が高融点金属又は高
融点金属合金のシリサイド膜及び前記シリサイド膜上に
形成され前記高融点金属又は高融点金属合金でなる金属
膜を含む多層膜であるというものである。
【００１４】ここで、島状のアンドープ半導体層とｎ型
半導体層との間にゲート電極に対応して選択的にエッチ
ング保護膜を設けることができる。
半導体層との間にゲート電極に対応して選択的にエッチ
ング保護膜を設けることができる。
【００１５】又、シリサイド膜に金属膜が直接被着され
ていてもよい。あるいは、タンタル膜が窒化タンタル膜
を介してタンタルシリサイド膜に被着されていてもよ
い。
ていてもよい。あるいは、タンタル膜が窒化タンタル膜
を介してタンタルシリサイド膜に被着されていてもよ
い。
【００１６】本発明の液晶表示装置の製造方法は、絶縁
性基板の表面を選択的に被覆するゲート電極及びこれに
連結する走査線を形成し、全面にゲート絶縁膜を堆積
し、前記ゲート電極と交差し表面にｎ型半導体層を有す
る島状のアンドープ半導体層を形成する工程と、高融点
金属又は高融点金属合金のシリサイド膜を形成し、前記
高融点金属又は高融点合金でなる金属膜を形成して多層
膜を形成する工程と、前記金属膜の表面から前記シリサ
イド膜の中途まで反応性イオンエッチングを行ない、残
りの前記シリサイド膜及び前記ｎ型半導体層との界面の
反応層を前記ｎ型半導体層と選択性のあるエッチング液
でウェットエッチングし、前記ｎ型半導体層を反応性イ
オンエッチングすることにより前記多層膜をパターニン
グして一対のソース・ドレイン電極及びこれらのいずれ
か一方に連結する信号線を形成する工程とを有するとい
うものである。
性基板の表面を選択的に被覆するゲート電極及びこれに
連結する走査線を形成し、全面にゲート絶縁膜を堆積
し、前記ゲート電極と交差し表面にｎ型半導体層を有す
る島状のアンドープ半導体層を形成する工程と、高融点
金属又は高融点金属合金のシリサイド膜を形成し、前記
高融点金属又は高融点合金でなる金属膜を形成して多層
膜を形成する工程と、前記金属膜の表面から前記シリサ
イド膜の中途まで反応性イオンエッチングを行ない、残
りの前記シリサイド膜及び前記ｎ型半導体層との界面の
反応層を前記ｎ型半導体層と選択性のあるエッチング液
でウェットエッチングし、前記ｎ型半導体層を反応性イ
オンエッチングすることにより前記多層膜をパターニン
グして一対のソース・ドレイン電極及びこれらのいずれ
か一方に連結する信号線を形成する工程とを有するとい
うものである。
【００１７】この場合、アンドープ半導体層を形成しエ
ッチング保護膜を形成しパターニングすることにより表
面にゲート電極に対応する前記エッチング保護膜を選択
的に設けられた島状の前記アンドープ半導体層を形成し
ｎ型半導体層を形成することができる。
ッチング保護膜を形成しパターニングすることにより表
面にゲート電極に対応する前記エッチング保護膜を選択
的に設けられた島状の前記アンドープ半導体層を形成し
ｎ型半導体層を形成することができる。
【００１８】又、シリサイド膜としてタンタルシリサイ
ド膜を形成し窒化タンタル膜を形成し金属膜としてタン
タル膜を形成することができる。
ド膜を形成し窒化タンタル膜を形成し金属膜としてタン
タル膜を形成することができる。
【００１９】更に、フッ素ガス又はフッ素ガスを含む混
合ガスを使用する反応性イオンエッチングによりシリサ
イド膜をエッチングし、フッ素ガス、塩素系ガス又はこ
れらの混合ガスを使用する反応性イオンエッチングによ
りｎ型半導体層をエッチングすることができる。この場
合、シリサイド膜の厚さが３０ｎｍ以上１００ｎｍ以下
とすることができる。
合ガスを使用する反応性イオンエッチングによりシリサ
イド膜をエッチングし、フッ素ガス、塩素系ガス又はこ
れらの混合ガスを使用する反応性イオンエッチングによ
りｎ型半導体層をエッチングすることができる。この場
合、シリサイド膜の厚さが３０ｎｍ以上１００ｎｍ以下
とすることができる。
【００２０】本発明の液晶表示装置は、信号線がシリサ
イド膜と金属膜との多層膜になっているので層間絶縁膜
との密着性がよい。
イド膜と金属膜との多層膜になっているので層間絶縁膜
との密着性がよい。
【００２１】又本発明の液晶表示装置の製造方法は、ｎ
型半導体層を被覆するシリサイド膜を最下層とする多層
膜をパターニングしてソース・ドレイン電極を形成する
際に、反応性イオンエッチングでシリサイド膜の途中ま
でエッチングし、残りのシリサイド膜と反応層をウェッ
トエッチで除去するのでｎ型半導体層のエッチングの制
御が容易である。
型半導体層を被覆するシリサイド膜を最下層とする多層
膜をパターニングしてソース・ドレイン電極を形成する
際に、反応性イオンエッチングでシリサイド膜の途中ま
でエッチングし、残りのシリサイド膜と反応層をウェッ
トエッチで除去するのでｎ型半導体層のエッチングの制
御が容易である。
【００２２】
【発明の実施の形態】図１（ａ）は本発明の液晶表示装
置第１の実施の形態を示す回路図、図１（ｂ）は図１
（ａ）に示した液晶表示装置の一画素部を示す平面図で
ある。又、図２（ａ），（ｂ）はそれぞれ図１（ｂ）の
Ａ−Ａ線断面図、Ｂ−Ｂ線断面図である。
置第１の実施の形態を示す回路図、図１（ｂ）は図１
（ａ）に示した液晶表示装置の一画素部を示す平面図で
ある。又、図２（ａ），（ｂ）はそれぞれ図１（ｂ）の
Ａ−Ａ線断面図、Ｂ−Ｂ線断面図である。
【００２３】この実施の形態はガラスなどの絶縁性基板
１１の表面を選択的に被覆するゲート電極１２、ゲート
電極１２とゲート絶縁膜１３（窒化シリコン膜）を介し
て交差する島状のアンドープ半導体層１４（アンドープ
非晶質シリコン層）及びアンドープ半導体層１４とそれ
ぞれｎ型半導体層１５（ｎ型非晶質シリコン層）を介し
て接続された一対のソース・ドレイン電極１８，１９を
有する逆スタガ型薄膜トランジスタ２８と、絶縁性基板
１１の表面を選択的に被覆しゲート電極１２に接続され
た走査線２４と、逆スタガ型薄膜トランジスタ２８の一
対のソース・ドレイン電極の一方１８に接続され走査線
２４とゲート絶縁膜１３と同時に形成された層間絶縁膜
を介して交差する信号線２０と、逆スタガ型薄膜トラン
ジスタ２８の一対のソース・ドレイン電極の他方１９に
接続された画素電極２７（透明導電膜２２）とを有する
液晶表示装置において、一対のソース・ドレイン電極１
８，１９及び信号線２０がタングステンのシリサイド膜
１６及びシリサイド膜１６上に形成されてなる金属膜１
７（タングステン膜）を含む多層膜であるというもので
ある。なお、信号線２０は透明導電膜２２／タングステ
ン膜（１７）／シリサイド膜１６の３層膜である。又、
チャネル部２３において、シリサイド膜１６と金属膜１
７の端面がほぼ一致している。つまり、ソース・ドレイ
ン電極は全域で多層構造を有している。
１１の表面を選択的に被覆するゲート電極１２、ゲート
電極１２とゲート絶縁膜１３（窒化シリコン膜）を介し
て交差する島状のアンドープ半導体層１４（アンドープ
非晶質シリコン層）及びアンドープ半導体層１４とそれ
ぞれｎ型半導体層１５（ｎ型非晶質シリコン層）を介し
て接続された一対のソース・ドレイン電極１８，１９を
有する逆スタガ型薄膜トランジスタ２８と、絶縁性基板
１１の表面を選択的に被覆しゲート電極１２に接続され
た走査線２４と、逆スタガ型薄膜トランジスタ２８の一
対のソース・ドレイン電極の一方１８に接続され走査線
２４とゲート絶縁膜１３と同時に形成された層間絶縁膜
を介して交差する信号線２０と、逆スタガ型薄膜トラン
ジスタ２８の一対のソース・ドレイン電極の他方１９に
接続された画素電極２７（透明導電膜２２）とを有する
液晶表示装置において、一対のソース・ドレイン電極１
８，１９及び信号線２０がタングステンのシリサイド膜
１６及びシリサイド膜１６上に形成されてなる金属膜１
７（タングステン膜）を含む多層膜であるというもので
ある。なお、信号線２０は透明導電膜２２／タングステ
ン膜（１７）／シリサイド膜１６の３層膜である。又、
チャネル部２３において、シリサイド膜１６と金属膜１
７の端面がほぼ一致している。つまり、ソース・ドレイ
ン電極は全域で多層構造を有している。
【００２４】次に、この実施の形態の製造方法について
説明する。
説明する。
【００２５】まず、図３（ａ）に示すように、ガラス等
の透明な絶縁性基板１１上に、タンタル、クロム、モリ
ブデン、タングステン等の金属膜を成膜し、フォトリソ
グラフィー工程を通してゲート電極１２や走査線（図１
の２４）を形成した後、プラズマ化学気相成長により窒
化シリコン膜（ゲート絶縁膜１３）、アンドープ非晶質
シリコン層（１５）、リンがドープされたｎ型非晶質シ
リコン層（１５）を連続成膜し、フォトリソグラフィー
工程を通して、ゲート電極と交差する島状のアンドープ
の半導体層１４とｎ型半導体層１５と形成する。ゲート
絶縁膜１３はあらかじめスパッタリングにより成膜した
酸化シリコン膜に窒化シリコン膜を積層して用いてもよ
いし、ゲート電極１２や走査線２４をタンタルやモリブ
デンのように陽極酸化可能な金属膜で形成するときは、
これらの表面を陽極酸化して絶縁膜にし、ゲート絶縁膜
１３の一部として用いてもよい。
の透明な絶縁性基板１１上に、タンタル、クロム、モリ
ブデン、タングステン等の金属膜を成膜し、フォトリソ
グラフィー工程を通してゲート電極１２や走査線（図１
の２４）を形成した後、プラズマ化学気相成長により窒
化シリコン膜（ゲート絶縁膜１３）、アンドープ非晶質
シリコン層（１５）、リンがドープされたｎ型非晶質シ
リコン層（１５）を連続成膜し、フォトリソグラフィー
工程を通して、ゲート電極と交差する島状のアンドープ
の半導体層１４とｎ型半導体層１５と形成する。ゲート
絶縁膜１３はあらかじめスパッタリングにより成膜した
酸化シリコン膜に窒化シリコン膜を積層して用いてもよ
いし、ゲート電極１２や走査線２４をタンタルやモリブ
デンのように陽極酸化可能な金属膜で形成するときは、
これらの表面を陽極酸化して絶縁膜にし、ゲート絶縁膜
１３の一部として用いてもよい。
【００２６】次に、フォトリソグラフィー工程を通して
ゲート絶縁膜１３に端子をとる為のコンタクトホール
（図示せず）を開孔した後、例えばタングステンシリサ
イド膜とタングステン膜をそれぞれ厚さ５０ｎｍ，１５
０ｎｍ程度スパッタリング法により連続成膜する。この
とき基板の温度は２００℃程度に設定する。するとｎ型
半導体層１５の上面及び側面と島状のアンドープ半導体
層１４の側面で、シリコンとタングステンシリサイドが
反応し、厚さ５〜１０ｎｍ程度の反応層２５が形成され
る。ここで、タングステンシリサイド（ＷＳｉx ）膜の
組成比はｘ＝２〜３程度が適当であり、従って、反応層
２５（ここではＷＳｉy ）の組成比はこれよりも少しシ
リコンが高濃度になる（ｙ＞ｘかつｙ≒ｘ）。しかし、
全体として見てみると、タングステン膜の下層にタング
ステンシリサイド膜が６０ｎｍ程度形成されているとみ
なされる。スパッタリングにより成膜されるタングステ
ンシリサイド膜の膜厚は、後述するように、ドライエッ
チング時にこのシリサイド膜でエッチングを止められる
ように、ドライエッチング装置のエッチングレートの基
板面内均一性性能及び金属膜とシリサイド膜のエッチン
グ選択比とを考慮して、３０ｎｍ〜１００ｎｍの範囲で
適切な値を選ぶ。例えば、金属膜の膜厚が１５０ｎｍ、
金属膜の膜厚分布も含めたエッチングレートの基板面内
均一性が３０％、金属膜とシリサイド膜のエッチング選
択比が２の標準的な場合を考えると、金属膜のジャスト
エッチング時にシリサイド膜は既に最高約２３ｎｍエッ
チングされており、従ってシリサイド膜の膜厚は最低で
も３０ｎｍ程度必要になることがわかる。同様に、金属
膜の膜厚分布も含めたエッチングレートの基板面内均一
性が５０％と最悪の場合を考えると、金属膜のエッチン
グをジャストエッチング＋３０％で止めたとして、この
ときシリサイド膜は最高約７１ｎｍエッチングされてお
り、従ってシリサイド膜の膜厚は８０ｎｍ程度にすれば
十分であることがわかる。金属膜の膜厚が２００ｎｍの
場合は、上述の後者のような条件で、同様に計算する
と、シリサイド膜は最高９５ｎｍエッチングされること
になり、従ってシリサイド膜は１００ｎｍ程度にすれば
十分であることがわかる。しかし、シリサイドが前記の
ような組成の場合、その比抵抗は金属より一般に一桁以
上高い為、シリサイド膜の厚さは、上述のドライエッチ
ングの制御の可能な範囲で薄い方が信号線の比抵抗が下
がり望ましい。また、シリサイド膜の厚さの薄い方が、
後で述べるウェットエッチングの処理時間が短かくで
き、プロセス上も好都合である。このようにして、シリ
サイド膜１６と金属膜１７の積層膜が形成される。
ゲート絶縁膜１３に端子をとる為のコンタクトホール
（図示せず）を開孔した後、例えばタングステンシリサ
イド膜とタングステン膜をそれぞれ厚さ５０ｎｍ，１５
０ｎｍ程度スパッタリング法により連続成膜する。この
とき基板の温度は２００℃程度に設定する。するとｎ型
半導体層１５の上面及び側面と島状のアンドープ半導体
層１４の側面で、シリコンとタングステンシリサイドが
反応し、厚さ５〜１０ｎｍ程度の反応層２５が形成され
る。ここで、タングステンシリサイド（ＷＳｉx ）膜の
組成比はｘ＝２〜３程度が適当であり、従って、反応層
２５（ここではＷＳｉy ）の組成比はこれよりも少しシ
リコンが高濃度になる（ｙ＞ｘかつｙ≒ｘ）。しかし、
全体として見てみると、タングステン膜の下層にタング
ステンシリサイド膜が６０ｎｍ程度形成されているとみ
なされる。スパッタリングにより成膜されるタングステ
ンシリサイド膜の膜厚は、後述するように、ドライエッ
チング時にこのシリサイド膜でエッチングを止められる
ように、ドライエッチング装置のエッチングレートの基
板面内均一性性能及び金属膜とシリサイド膜のエッチン
グ選択比とを考慮して、３０ｎｍ〜１００ｎｍの範囲で
適切な値を選ぶ。例えば、金属膜の膜厚が１５０ｎｍ、
金属膜の膜厚分布も含めたエッチングレートの基板面内
均一性が３０％、金属膜とシリサイド膜のエッチング選
択比が２の標準的な場合を考えると、金属膜のジャスト
エッチング時にシリサイド膜は既に最高約２３ｎｍエッ
チングされており、従ってシリサイド膜の膜厚は最低で
も３０ｎｍ程度必要になることがわかる。同様に、金属
膜の膜厚分布も含めたエッチングレートの基板面内均一
性が５０％と最悪の場合を考えると、金属膜のエッチン
グをジャストエッチング＋３０％で止めたとして、この
ときシリサイド膜は最高約７１ｎｍエッチングされてお
り、従ってシリサイド膜の膜厚は８０ｎｍ程度にすれば
十分であることがわかる。金属膜の膜厚が２００ｎｍの
場合は、上述の後者のような条件で、同様に計算する
と、シリサイド膜は最高９５ｎｍエッチングされること
になり、従ってシリサイド膜は１００ｎｍ程度にすれば
十分であることがわかる。しかし、シリサイドが前記の
ような組成の場合、その比抵抗は金属より一般に一桁以
上高い為、シリサイド膜の厚さは、上述のドライエッチ
ングの制御の可能な範囲で薄い方が信号線の比抵抗が下
がり望ましい。また、シリサイド膜の厚さの薄い方が、
後で述べるウェットエッチングの処理時間が短かくで
き、プロセス上も好都合である。このようにして、シリ
サイド膜１６と金属膜１７の積層膜が形成される。
【００２７】次に、フォトリソグラフィー工程を通し
て、ソース・ドレイン電極及び信号線となる部分に図３
（ｂ）に示すように、フォトレジスト膜２６を形成し、
これをマスクとしてフッ素系ガスもしくはフッ素系ガス
を含む混合ガス、例えば４フッ化炭素（ＣＦ4 ）と酸素
（Ｏ2 ）の混合ガスで金属膜１７をドライエッチングす
る。引き続いて、シリサイド膜１６をエッチングする
が、ｎ型半導体層１５に達する前にこのエッチングを止
める。例えば金属膜１７がタングステンの場合、このガ
ス系ではタングステンのタングステンシリサイドに対す
るエッチング選択比を２以上にできるので、前述したよ
うに基板全面にわたりシリサイド膜１６内でエッチング
を止めることが容易にできる。続いて希弗酸もしくは希
バッファード弗酸を用いて、残りのシリサイド膜をウェ
ットエッチングする。液の濃度は希弗酸の場合は０．１
〜１％程度、希バッファード弗酸の場合は１６バッファ
ード弗酸で５〜１０％程度が適当である。これらの液で
はシリコンはエッチングされないので、前段のドライエ
ッチングで残したシリサイド膜の膜厚ばらつきが大きく
ても、このウェットエッチングで前述した反応層２５も
含めてシリサイド膜１６を完全にエッチング除去し、し
かもこのエッチングを基板全面にわたり、ｎ型半導体層
１５の表面で止めることができる。このようにして、ソ
ース・ドレイン電極１８，１９が形成される。
て、ソース・ドレイン電極及び信号線となる部分に図３
（ｂ）に示すように、フォトレジスト膜２６を形成し、
これをマスクとしてフッ素系ガスもしくはフッ素系ガス
を含む混合ガス、例えば４フッ化炭素（ＣＦ4 ）と酸素
（Ｏ2 ）の混合ガスで金属膜１７をドライエッチングす
る。引き続いて、シリサイド膜１６をエッチングする
が、ｎ型半導体層１５に達する前にこのエッチングを止
める。例えば金属膜１７がタングステンの場合、このガ
ス系ではタングステンのタングステンシリサイドに対す
るエッチング選択比を２以上にできるので、前述したよ
うに基板全面にわたりシリサイド膜１６内でエッチング
を止めることが容易にできる。続いて希弗酸もしくは希
バッファード弗酸を用いて、残りのシリサイド膜をウェ
ットエッチングする。液の濃度は希弗酸の場合は０．１
〜１％程度、希バッファード弗酸の場合は１６バッファ
ード弗酸で５〜１０％程度が適当である。これらの液で
はシリコンはエッチングされないので、前段のドライエ
ッチングで残したシリサイド膜の膜厚ばらつきが大きく
ても、このウェットエッチングで前述した反応層２５も
含めてシリサイド膜１６を完全にエッチング除去し、し
かもこのエッチングを基板全面にわたり、ｎ型半導体層
１５の表面で止めることができる。このようにして、ソ
ース・ドレイン電極１８，１９が形成される。
【００２８】次に、フォトレジスト３２を剥離除去した
後、図４（ａ）に示すように、ＩＴＯ等の透明導電膜２
２を成膜し、フォトリソグラフィー工程を通して画素電
極２７を形成する。また同時に透明導電膜を信号線上部
にも残し、シリサイド膜１６と金属膜１７と透明導電膜
２２を積層した信号線２０を形成する。
後、図４（ａ）に示すように、ＩＴＯ等の透明導電膜２
２を成膜し、フォトリソグラフィー工程を通して画素電
極２７を形成する。また同時に透明導電膜を信号線上部
にも残し、シリサイド膜１６と金属膜１７と透明導電膜
２２を積層した信号線２０を形成する。
【００２９】最後に、ソース・ドレイン電極１８，１９
をマスクとして、フッ素系ガスもしくは塩素系ガスもし
くはこれらの混合ガス例えば４フッ化炭素（ＣＦ4 ）と
酸素（Ｏ2 ）や６フッ化硫黄（ＳＦ6 ）と塩素（Ｃ
ｌ2 ）または塩酸（ＨＣｌ）の混合ガスで、図４（ｂ）
に示すように、ｎ型半導体層１５をドライエッチングす
る。このようにして、ｎ型半導体層１５を基板全面にわ
たりほぼ均一にエッチングすることができる。
をマスクとして、フッ素系ガスもしくは塩素系ガスもし
くはこれらの混合ガス例えば４フッ化炭素（ＣＦ4 ）と
酸素（Ｏ2 ）や６フッ化硫黄（ＳＦ6 ）と塩素（Ｃ
ｌ2 ）または塩酸（ＨＣｌ）の混合ガスで、図４（ｂ）
に示すように、ｎ型半導体層１５をドライエッチングす
る。このようにして、ｎ型半導体層１５を基板全面にわ
たりほぼ均一にエッチングすることができる。
【００３０】また、金属膜１７がタングステンの場合、
前述した希弗酸もしくは希バッファード弗酸にはエッチ
ングされないので、仮に、走査線２４の段差上で信号線
２０の最下層のシリサイド膜が異常エッチングされて
も、上層の金属膜でつながっており、この部分での信号
線の断線を防止できる。一方金属膜１７が例えばタンタ
ルやクロムのように弗酸でエッチングされる金属で形成
されている場合でもエッチングレートはシリサイド膜の
方が圧倒的に速く、かつ、エッチング液の濃度が低くて
処理時間も短かくできるので、金属膜のエッチングによ
る膜減りは事実上問題がなく、やはり、信号線の断線を
防止することができる。このようにして図２のチャネル
エッチ型薄膜トランジスタが得られる。
前述した希弗酸もしくは希バッファード弗酸にはエッチ
ングされないので、仮に、走査線２４の段差上で信号線
２０の最下層のシリサイド膜が異常エッチングされて
も、上層の金属膜でつながっており、この部分での信号
線の断線を防止できる。一方金属膜１７が例えばタンタ
ルやクロムのように弗酸でエッチングされる金属で形成
されている場合でもエッチングレートはシリサイド膜の
方が圧倒的に速く、かつ、エッチング液の濃度が低くて
処理時間も短かくできるので、金属膜のエッチングによ
る膜減りは事実上問題がなく、やはり、信号線の断線を
防止することができる。このようにして図２のチャネル
エッチ型薄膜トランジスタが得られる。
【００３１】図５は本発明の液晶表示装置の第２の実施
の形態を示す断面図で、図５（ａ），図５（ｂ）はそれ
ぞれ図２のＡ−Ａ線断面図、Ｂ−Ｂ線断面図に相当す
る。
の形態を示す断面図で、図５（ａ），図５（ｂ）はそれ
ぞれ図２のＡ−Ａ線断面図、Ｂ−Ｂ線断面図に相当す
る。
【００３２】この実施の形態では、チャネル保護型の薄
膜トランジスタを使用している。すなわち、島状のアン
ドープ半導体層１４とｎ型半導体層１５との間にゲート
電極１２に対応してエッチング保護膜２１が設けられて
いる点で第１の実施の形態と相違している。
膜トランジスタを使用している。すなわち、島状のアン
ドープ半導体層１４とｎ型半導体層１５との間にゲート
電極１２に対応してエッチング保護膜２１が設けられて
いる点で第１の実施の形態と相違している。
【００３３】また、金属膜が窒化タンタル膜１７−１と
タンタル膜１７−２との２層膜で構成され、更に、シリ
サイド膜１６ａはタンタルシリサイド膜であるが、これ
はチャネル保護型に限らずチャネルエッチ型にも適用で
きる。タンタルシリサイド膜に直接タンタル膜を被着す
るとタンタル膜が比抵抗の大きいβ−タンタルになるの
でそれを避けて比抵抗の小さいα−タンタルとするため
窒化タンタル膜１７−１を設けてある。
タンタル膜１７−２との２層膜で構成され、更に、シリ
サイド膜１６ａはタンタルシリサイド膜であるが、これ
はチャネル保護型に限らずチャネルエッチ型にも適用で
きる。タンタルシリサイド膜に直接タンタル膜を被着す
るとタンタル膜が比抵抗の大きいβ−タンタルになるの
でそれを避けて比抵抗の小さいα−タンタルとするため
窒化タンタル膜１７−１を設けてある。
【００３４】次に、この実施の形態の製造方法について
説明する。
説明する。
【００３５】まず、図６（ａ）に示すように、第１の実
施の形態の製造方法と同様に、まず透明な絶縁性基板１
１上にゲート電極１２及び走査線（図１の２４）を形成
した後、プラズマ化学気相成長により第１の窒化シリコ
ン膜（ゲート絶縁膜１３）、アンドープ非晶質シリコン
膜及びエッチング保護膜となる第２の窒化シリコン膜を
連続成膜し、次にフォトリソグラフィー工程を通してゲ
ート電極１２と対応する形状に第２の窒化シリコン膜を
パターニング形成した後、プラズマ化学成長によりリン
をトープしたｎ型非晶質シリコン膜（１５）を成膜す
る。次にフォトリソグラフィー工程を通して（ｎ型非晶
質シリコン膜、第２の窒化シリコン膜及びアンドープ非
晶質シリコン膜をパターニングして）、ゲート電極１２
と交差する島状の真性半導体層１４とｎ型半導体層１５
を形成する。次にフォトリソグラフィー工程を通してゲ
ート絶縁膜１３に端子をとる為のコンタクトホール（図
示せず）を開孔した後、例えばタンタルシリサイド膜と
窒化タンタル膜とタンタル膜をこの順にそれぞれ厚さ５
０ｎｍ，３０ｎｍ，１５０ｎｍ程度スパッタリング法よ
り連続成膜する。このときｎ型半導体層１５の上面及び
側面とアンドープ半導体層１４の側面で、シリコンとタ
ンタルシリサイドが反応し、タンタルシリサイド（Ｔａ
Ｓｉx ）のシリコン濃度ｘ＝２〜３より少しシリコンが
高濃度の反応層２５ａ（ここではＴａＳｉy 、ｙ＞ｘか
つｙ≒ｘ）が５ｎｍ〜１０ｎｍ程度形成されるが、全体
としてみると窒化タンタル膜の下層にタンタルシリサイ
ド膜が６０ｎｍ程度形成されているとみなされる。スパ
ッタリングにより成膜されるタンタルシリサイド膜の膜
厚を３０ｎｍ〜１００ｎｍにするのは、第２の実施の形
態の場合と同様である。このようにしてシリサイド膜１
６ａと金属層１７−１，１７−２の積層膜が形成され
る。
施の形態の製造方法と同様に、まず透明な絶縁性基板１
１上にゲート電極１２及び走査線（図１の２４）を形成
した後、プラズマ化学気相成長により第１の窒化シリコ
ン膜（ゲート絶縁膜１３）、アンドープ非晶質シリコン
膜及びエッチング保護膜となる第２の窒化シリコン膜を
連続成膜し、次にフォトリソグラフィー工程を通してゲ
ート電極１２と対応する形状に第２の窒化シリコン膜を
パターニング形成した後、プラズマ化学成長によりリン
をトープしたｎ型非晶質シリコン膜（１５）を成膜す
る。次にフォトリソグラフィー工程を通して（ｎ型非晶
質シリコン膜、第２の窒化シリコン膜及びアンドープ非
晶質シリコン膜をパターニングして）、ゲート電極１２
と交差する島状の真性半導体層１４とｎ型半導体層１５
を形成する。次にフォトリソグラフィー工程を通してゲ
ート絶縁膜１３に端子をとる為のコンタクトホール（図
示せず）を開孔した後、例えばタンタルシリサイド膜と
窒化タンタル膜とタンタル膜をこの順にそれぞれ厚さ５
０ｎｍ，３０ｎｍ，１５０ｎｍ程度スパッタリング法よ
り連続成膜する。このときｎ型半導体層１５の上面及び
側面とアンドープ半導体層１４の側面で、シリコンとタ
ンタルシリサイドが反応し、タンタルシリサイド（Ｔａ
Ｓｉx ）のシリコン濃度ｘ＝２〜３より少しシリコンが
高濃度の反応層２５ａ（ここではＴａＳｉy 、ｙ＞ｘか
つｙ≒ｘ）が５ｎｍ〜１０ｎｍ程度形成されるが、全体
としてみると窒化タンタル膜の下層にタンタルシリサイ
ド膜が６０ｎｍ程度形成されているとみなされる。スパ
ッタリングにより成膜されるタンタルシリサイド膜の膜
厚を３０ｎｍ〜１００ｎｍにするのは、第２の実施の形
態の場合と同様である。このようにしてシリサイド膜１
６ａと金属層１７−１，１７−２の積層膜が形成され
る。
【００３６】以下、第１実施例と全く同様にして、図７
（ａ）に示すように、シリサイド膜１６ａと金属層（こ
こではタンタル膜１７−２／窒化タンタル膜１７−２層
膜）が積層してなるソース・ドレイン電極１８，１９、
透明導電膜２２からなる画素電極２７、シリサイド膜１
６ａと金属膜（１７−１，１７−２）と透明導電膜２２
が積層してなる信号線２０を形成し、最後に、図７
（ｂ）に示すように、ｎ型半導体層１５をエッチングし
てチャネル部２３を形成する。一連のエッチングの手法
は第１の実施の形態と全く同じである。このようにして
図５のチャネル保護型薄膜トランジスタが得られる。
（ａ）に示すように、シリサイド膜１６ａと金属層（こ
こではタンタル膜１７−２／窒化タンタル膜１７−２層
膜）が積層してなるソース・ドレイン電極１８，１９、
透明導電膜２２からなる画素電極２７、シリサイド膜１
６ａと金属膜（１７−１，１７−２）と透明導電膜２２
が積層してなる信号線２０を形成し、最後に、図７
（ｂ）に示すように、ｎ型半導体層１５をエッチングし
てチャネル部２３を形成する。一連のエッチングの手法
は第１の実施の形態と全く同じである。このようにして
図５のチャネル保護型薄膜トランジスタが得られる。
【００３７】以上説明した第１，第２の実施の形態では
金属膜がそれぞれタングステン膜及びタンタル膜／窒化
タンタル膜よりなる例について説明したが、この金属は
シリサイド膜に隣接する最下層の部分が高融点金属もし
くは高融点金属よりなる合金であれば何でもよい。例え
ば金属膜が単層の場合は、タングステン以外にタンタ
ル、モリブデン、クロム、チタン、ニオブ等やこれらの
合金例えばモリブデン−タンタル、ニオブ−タンタル、
タングステン−タンタル、タングステン−モリブデン等
がある。また金属膜が二層の場合は、タンタル膜／窒化
タンタル膜以外に例えばタンタル膜／タングステン膜、
タンタル膜／モリブデン膜、タンタル膜／クロム膜、タ
ンタル膜／ニオブ膜、タンタル膜／バナジウム膜、タン
タル膜／ニオブ−タンタル膜、タンタル膜／窒化ニオブ
膜、モリブデン−タンタル膜／モリブデン膜等がある。
タンタル膜は薬品耐性が強いので配線材として魅力的で
あるが、下地がシリサイド膜だとβ−タンタル膜になる
のでそれを避けるため、上述の組合せを用いることがで
きる。この場合、最下層のシリサイド膜の成分金属とこ
れに接触する膜の成分金属は同じにする。シリサイド膜
の途中でエッチングを中断し易くするためである。
金属膜がそれぞれタングステン膜及びタンタル膜／窒化
タンタル膜よりなる例について説明したが、この金属は
シリサイド膜に隣接する最下層の部分が高融点金属もし
くは高融点金属よりなる合金であれば何でもよい。例え
ば金属膜が単層の場合は、タングステン以外にタンタ
ル、モリブデン、クロム、チタン、ニオブ等やこれらの
合金例えばモリブデン−タンタル、ニオブ−タンタル、
タングステン−タンタル、タングステン−モリブデン等
がある。また金属膜が二層の場合は、タンタル膜／窒化
タンタル膜以外に例えばタンタル膜／タングステン膜、
タンタル膜／モリブデン膜、タンタル膜／クロム膜、タ
ンタル膜／ニオブ膜、タンタル膜／バナジウム膜、タン
タル膜／ニオブ−タンタル膜、タンタル膜／窒化ニオブ
膜、モリブデン−タンタル膜／モリブデン膜等がある。
タンタル膜は薬品耐性が強いので配線材として魅力的で
あるが、下地がシリサイド膜だとβ−タンタル膜になる
のでそれを避けるため、上述の組合せを用いることがで
きる。この場合、最下層のシリサイド膜の成分金属とこ
れに接触する膜の成分金属は同じにする。シリサイド膜
の途中でエッチングを中断し易くするためである。
【００３８】さらに、高融点金属膜または高融点金属合
金膜の上層にアルミニウムやアルミニウム合金、銅、銅
合金等の高融点金属以外の金属膜を積層させてもよく、
例えばアルミニウム（合金）／クロム、アルミニウム
（合金）／チタン、アルミニウム（合金）／モリブデ
ン、アルミニウム（合金）／タングステン、アルミニウ
ム（合金）／チタン−タングステン、アルミニウム（合
金）／窒化チタン、銅／タンタル等の組合せを選ぶこと
ができる。
金膜の上層にアルミニウムやアルミニウム合金、銅、銅
合金等の高融点金属以外の金属膜を積層させてもよく、
例えばアルミニウム（合金）／クロム、アルミニウム
（合金）／チタン、アルミニウム（合金）／モリブデ
ン、アルミニウム（合金）／タングステン、アルミニウ
ム（合金）／チタン−タングステン、アルミニウム（合
金）／窒化チタン、銅／タンタル等の組合せを選ぶこと
ができる。
【００３９】また金属層は３層以上の積層構造であって
もよく、例えばアルミニウム合金／窒化チタン／チタン
やタンタル／銅／タンタルのような組合せを用いること
も可能である。薄膜トランジスタの構造（チャネルエッ
チ型のチャネル保護型）と前述した多層膜の構造及び材
料とは、どのような組合せであってもよい。
もよく、例えばアルミニウム合金／窒化チタン／チタン
やタンタル／銅／タンタルのような組合せを用いること
も可能である。薄膜トランジスタの構造（チャネルエッ
チ型のチャネル保護型）と前述した多層膜の構造及び材
料とは、どのような組合せであってもよい。
【００４０】
【発明の効果】以上説明したように、本発明の液晶表示
装置は逆スタガ型薄膜トランジスタのソース・ドレイン
電極及び信号線が、少なくともその最下層が高融点金属
もしくは高融点金属よりなる合金のシリサイド膜であ
り、このシリサイド膜に隣接する上層が前記高融点金属
もしくは高融点金属よりなる合金もしくは、これらの窒
化物である多層膜になっているので、走査線の段差上等
での信号線の断線を低減でき、また大型、薄型基板での
信号線のストレスマイグレーション耐性を強くすること
ができる。またソース・ドレイン電極及び信号線を形成
するためシリサイド膜と金属膜を反応性イオンエッチン
グする時に、このエッチングをシリサイド膜で止め、残
りのシリサイド膜をｎ型半導体層と選択性のあるエッチ
ング液でウェットエッチングすることによりソース・ド
レイン電極形成の際のオーバーエッチングの制御が容易
になり、ｎ型半導体層のエッチングの過不足に起因する
薄膜トランジスタの特性の劣化を防止でき、かつ液晶表
示の際の表示ムラが低減できる。
装置は逆スタガ型薄膜トランジスタのソース・ドレイン
電極及び信号線が、少なくともその最下層が高融点金属
もしくは高融点金属よりなる合金のシリサイド膜であ
り、このシリサイド膜に隣接する上層が前記高融点金属
もしくは高融点金属よりなる合金もしくは、これらの窒
化物である多層膜になっているので、走査線の段差上等
での信号線の断線を低減でき、また大型、薄型基板での
信号線のストレスマイグレーション耐性を強くすること
ができる。またソース・ドレイン電極及び信号線を形成
するためシリサイド膜と金属膜を反応性イオンエッチン
グする時に、このエッチングをシリサイド膜で止め、残
りのシリサイド膜をｎ型半導体層と選択性のあるエッチ
ング液でウェットエッチングすることによりソース・ド
レイン電極形成の際のオーバーエッチングの制御が容易
になり、ｎ型半導体層のエッチングの過不足に起因する
薄膜トランジスタの特性の劣化を防止でき、かつ液晶表
示の際の表示ムラが低減できる。
【００４１】従って、高歩留で品質、信頼性の高い液晶
表示装置が提供できるという効果がある。
表示装置が提供できるという効果がある。
【図１】本発明の液晶表示装置の第１の実施の形態を示
す回路図（図１（ａ））及び一画素部を示す平面図（図
１（ｂ））である。
す回路図（図１（ａ））及び一画素部を示す平面図（図
１（ｂ））である。
【図２】図１（ｂ）のＡ−Ａ線断面図（図２（ａ））及
びＢ−Ｂ線断面図（図２（ｂ））である。
びＢ−Ｂ線断面図（図２（ｂ））である。
【図３】第１の実施の形態の製造方法について説明する
ための（ａ），（ｂ）に分図して示す工程順断面図であ
る。
ための（ａ），（ｂ）に分図して示す工程順断面図であ
る。
【図４】図３に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。
程順断面図である。
【図５】本発明の液晶表示装置の第２の実施の形態を示
す断面図で、図５（ａ），（ｂ）は図１（ｂ）のＡ−Ａ
線断面図、Ｂ−Ｂ線断面図に相当する。
す断面図で、図５（ａ），（ｂ）は図１（ｂ）のＡ−Ａ
線断面図、Ｂ−Ｂ線断面図に相当する。
【図６】第２の実施の形態の製造方法について説明する
ための（ａ），（ｂ）に分図して示す工程順断面図であ
る。
ための（ａ），（ｂ）に分図して示す工程順断面図であ
る。
【図７】図６に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。
程順断面図である。
【図８】従来の薄膜トランジスタの１例を示す断面図で
ある。
ある。
【図９】従来の薄膜トランジスタの他の例を示す断面図
である。
である。
１１ 絶縁性基板 １２ ゲート電極 １３ ゲート絶縁膜 １４ アンドープ半導体層 １５ ｎ型半導体層 １６，１６ａ シリサイド膜 １７ 金属膜 １８ ソース・ドレイン電極 １９ ソース・ドレイン電極 ２０ 信号線 ２１ エッチング保護膜 ２２ 透明導電膜 ２３ チャネル部 ２４ 走査線 ２５，２５ａ 反応層 ２６ フォトレジスト膜 ２７ 画素電極 ２８ 逆スタガ薄膜トランジスタ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１６Ｋ
Claims (9)
- 【請求項１】 絶縁性基板の表面を選択的に被覆するゲ
ート電極、前記ゲート電極とゲート絶縁膜を介して交差
する島状のアンドープ半導体層及び前記アンドープ半導
体層とそれぞれｎ型半導体層を介して接続された一対の
ソース・ドレイン電極を有する逆スタガ型薄膜トランジ
スタと、前記絶縁性基板の表面を選択的に被覆し前記ゲ
ート電極に接続された走査線と、前記逆スタガ型薄膜ト
ランジスタの一対のソース・ドレイン電極の一方に接続
され前記走査線と前記ゲート絶縁膜と同時に形成された
層間絶縁膜を介して交差する信号線と、前記逆スタガ型
薄膜トランジスタの一対のソース・ドレイン電極の他方
に接続された画素電極とを有する液晶表示装置におい
て、前記一対のソース・ドレイン電極及び信号線が高融
点金属又は高融点金属合金のシリサイド膜及び前記シリ
サイド膜上に形成され前記高融点金属又は高融点金属合
金でなる金属膜を含む多層膜であるとを特徴とする液晶
表示装置。 - 【請求項２】 島状のアンドープ半導体層とｎ型半導体
層との間にゲート電極に対応して選択的にエッチング保
護膜が設けられている請求項１記載の液晶表示装置。 - 【請求項３】 シリサイド膜に金属膜が直接被着されて
いる請求項１又は２記載の液晶表示装置。 - 【請求項４】 タンタル膜が窒化タンタル膜を介してタ
ンタルシリサイド膜に被着されている請求項１又は２記
載の液晶表示装置。 - 【請求項５】 絶縁性基板の表面を選択的に被覆するゲ
ート電極及びこれに連結する走査線を形成し、全面にゲ
ート絶縁膜を堆積し、前記ゲート電極と交差し表面にｎ
型半導体層を有する島状のアンドープ半導体層を形成す
る工程と、高融点金属又は高融点金属合金のシリサイド
膜を形成し、前記高融点金属又は高融点合金でなる金属
膜を形成して多層膜を形成する工程と、前記金属膜の表
面から前記シリサイド膜の中途まで反応性イオンエッチ
ングを行ない、残りの前記シリサイド膜及び前記ｎ型半
導体層との界面の反応層を前記ｎ型半導体層と選択性の
あるエッチング液でウェットエッチングし、前記ｎ型半
導体層を反応性イオンエッチングすることにより前記多
層膜をパターニングして一対のソース・ドレイン電極及
びこれらのいずれか一方に連結する信号線を形成する工
程とを有することを特徴とする液晶表示装置の製造方
法。 - 【請求項６】 アンドープ半導体層を形成しエッチング
保護膜を形成しパターニングすることにより表面にゲー
ト電極に対応する前記エッチング保護膜を選択的に設け
られた島状の前記アンドープ半導体層を形成しｎ型半導
体層を形成する請求項５記載の液晶表示装置の製造方
法。 - 【請求項７】 シリサイド膜としてタンタルシリサイド
膜を形成し窒化タンタル膜を形成し金属膜としてタンタ
ル膜を形成する請求項５又は６記載の液晶表示装置の製
造方法。 - 【請求項８】 フッ素ガス又はフッ素ガスを含む混合ガ
スを使用する反応性イオンエッチングによりシリサイド
膜をエッチングし、フッ素ガス、塩素系ガス又はこれら
の混合ガスを使用する反応性イオンエッチングによりｎ
型半導体層をエッチングする請求項５，６又は７記載の
液晶表示装置の製造方法。 - 【請求項９】 シリサイド膜の厚さが３０ｎｍ以上１０
０ｎｍ以下である請求項８記載の液晶表示装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25060595A JP2809153B2 (ja) | 1995-09-28 | 1995-09-28 | 液晶表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25060595A JP2809153B2 (ja) | 1995-09-28 | 1995-09-28 | 液晶表示装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992840A true JPH0992840A (ja) | 1997-04-04 |
| JP2809153B2 JP2809153B2 (ja) | 1998-10-08 |
Family
ID=17210360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25060595A Expired - Fee Related JP2809153B2 (ja) | 1995-09-28 | 1995-09-28 | 液晶表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809153B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1140814A (ja) * | 1997-07-18 | 1999-02-12 | Furontetsuku:Kk | 薄膜トランジスタ基板と液晶表示装置および薄膜トランジスタ基板の製造方法 |
| JP2002302780A (ja) * | 2000-12-20 | 2002-10-18 | Lg Phillips Lcd Co Ltd | エッチング溶液及びエッチング溶液でパターン形成された銅配線を有する電子機器用アレー基板 |
| GB2396743A (en) * | 1999-03-10 | 2004-06-30 | Matsushita Electric Ind Co Ltd | Ldd tft |
| KR100495797B1 (ko) * | 1997-05-30 | 2005-09-28 | 삼성전자주식회사 | 버퍼층을 이용한 액정 표시 장치용 박막 트랜지스터 기판 및그 제조 방법 |
| JP2007123906A (ja) * | 2005-10-28 | 2007-05-17 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板とその製造方法、並びにこれを有する液晶表示パネル及び電界発光表示パネル |
| US8436355B2 (en) | 2007-11-14 | 2013-05-07 | Panasonic Corporation | Thin-film transistor, manufacturing method therefor, and electronic device using a thin-film transistor |
| US8791460B2 (en) | 2012-08-22 | 2014-07-29 | Samsung Display Co., Ltd. | Thin film transistor substrate including a fluorine layer in an active pattern |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206131A (ja) * | 1989-02-06 | 1990-08-15 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
-
1995
- 1995-09-28 JP JP25060595A patent/JP2809153B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206131A (ja) * | 1989-02-06 | 1990-08-15 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495797B1 (ko) * | 1997-05-30 | 2005-09-28 | 삼성전자주식회사 | 버퍼층을 이용한 액정 표시 장치용 박막 트랜지스터 기판 및그 제조 방법 |
| JPH1140814A (ja) * | 1997-07-18 | 1999-02-12 | Furontetsuku:Kk | 薄膜トランジスタ基板と液晶表示装置および薄膜トランジスタ基板の製造方法 |
| GB2396743A (en) * | 1999-03-10 | 2004-06-30 | Matsushita Electric Ind Co Ltd | Ldd tft |
| GB2396743B (en) * | 1999-03-10 | 2004-08-18 | Matsushita Electric Ind Co Ltd | Thin film transistor |
| JP2002302780A (ja) * | 2000-12-20 | 2002-10-18 | Lg Phillips Lcd Co Ltd | エッチング溶液及びエッチング溶液でパターン形成された銅配線を有する電子機器用アレー基板 |
| US7850866B2 (en) | 2000-12-20 | 2010-12-14 | Lg Display Co., Ltd. | Etchant and array substrate having copper lines etched by the etchant |
| US8236704B2 (en) | 2000-12-20 | 2012-08-07 | Lg Display Co., Ltd. | Etchant and array substrate having copper lines etched by the etchant |
| JP2007123906A (ja) * | 2005-10-28 | 2007-05-17 | Samsung Electronics Co Ltd | 薄膜トランジスタ基板とその製造方法、並びにこれを有する液晶表示パネル及び電界発光表示パネル |
| US8436355B2 (en) | 2007-11-14 | 2013-05-07 | Panasonic Corporation | Thin-film transistor, manufacturing method therefor, and electronic device using a thin-film transistor |
| JP5284978B2 (ja) * | 2007-11-14 | 2013-09-11 | パナソニック株式会社 | 薄膜トランジスタの製造方法 |
| US8791460B2 (en) | 2012-08-22 | 2014-07-29 | Samsung Display Co., Ltd. | Thin film transistor substrate including a fluorine layer in an active pattern |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2809153B2 (ja) | 1998-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6081308A (en) | Method for manufacturing liquid crystal display | |
| JP4903667B2 (ja) | 表示装置用薄膜トランジスタ基板の製造方法 | |
| US7943519B2 (en) | Etchant, method for fabricating interconnection line using the etchant, and method for fabricating thin film transistor substrate using the etchant | |
| US6486494B2 (en) | Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof | |
| US6337520B1 (en) | Composition for a wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and manufacturing method thereof | |
| US5943559A (en) | Method for manufacturing liquid crystal display apparatus with drain/source silicide electrodes made by sputtering process | |
| US6872603B2 (en) | Method for forming interconnections including multi-layer metal film stack for improving corrosion and heat resistances | |
| JP2002341367A (ja) | 液晶表示装置及びその製造方法 | |
| US5968850A (en) | Wiring using chromium nitride and methods of fabrication therefor, liquid crystal display panels using the same wiring and methods of fabrication therefor | |
| JP2809153B2 (ja) | 液晶表示装置及びその製造方法 | |
| JP3199404B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH06188422A (ja) | 薄膜トランジスタ | |
| JP2001183639A (ja) | 薄膜トランジスタアレイ基板の製造方法 | |
| KR100552283B1 (ko) | 몰리브덴및몰리브덴합금을이용한박막트랜지스터기판및그제조방법 | |
| KR100472175B1 (ko) | 몰리브덴또는몰리브덴합금을이용한반도체장치의제조방법 | |
| KR19990075407A (ko) | 박막 트랜지스터 기판의 제조 방법 | |
| KR100495807B1 (ko) | 배선용조성물,이조성물을이용한금속배선및그제조방법,이배선을이용한표시장치및그제조방법 | |
| JPH0587029B2 (ja) | ||
| JPH06104241A (ja) | アルミニウム電極のパターニング方法 | |
| JPH07235678A (ja) | 薄膜半導体装置及びその製造方法 | |
| JP3291069B2 (ja) | 半導体装置とその作製方法 | |
| KR20020045020A (ko) | 박막트랜지스터 제조방법 | |
| JPH06265933A (ja) | 液晶表示装置及びその製造方法 | |
| JPH0756894B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH01265233A (ja) | アクティブマトリクス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980630 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070731 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080731 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090731 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100731 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100731 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100731 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110731 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110731 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130731 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130731 Year of fee payment: 15 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130731 Year of fee payment: 15 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |