KR20010098728A - 반도체장치의 제조방법 및 그것에 이용되는 트레이 - Google Patents

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KR20010098728A
KR20010098728A KR1020010021013A KR20010021013A KR20010098728A KR 20010098728 A KR20010098728 A KR 20010098728A KR 1020010021013 A KR1020010021013 A KR 1020010021013A KR 20010021013 A KR20010021013 A KR 20010021013A KR 20010098728 A KR20010098728 A KR 20010098728A
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누마자키마사토
엔오모토우스케
스즈키히로미치
카자마히토시
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
스즈키 진이치로
가부시기가이샤 히다치초엘에스아이시스템즈
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Abstract

본 발명은 반도체장치의 제조방법 및 그것에 이용되는 트레이에 관한 것으로서 복수의 포켓(1a)을 연결하는 트레이본체부(1d)와 포켓(1a)에 있어서 CSP(2)를 수납할 때에 이 CSP(2)의 접촉개소인 포켓(1a)의 바닥부(1c)에 설치되고 또한, 트레이본체부(1d)보다 경도가 낮은 유연한 재료에 의해 형성된 완화부(1g)로 이루어지고 트레이의 낙하시등의 CSP(2)로의 위격력을 완화하여 CSP(2)의 파괴와 파손을 방지하여 반도체장치의 보호성을 향상하여 반도체칩의 파괴를 방지하면서 트레이의 변형을 감소하는 기술이 제시된다.

Description

반도체장치의 제조방법 및 그것에 이용되는 트레이{SEMICONDUCTOR DEVICES MANUFACTURING METHOD AND TRAY USING METHOD}
본 발명은 반도체제조기술에 관하여 특히 적층형의 트레이에 의한 반도체장치수납시의 반도체장치의 보호성향상에 적용하기에 유효한 기술에 관한 것이다.
이하에 설명하는 기술은 본 발명을 연구, 완성할때에 본 발명자에 의해 검토된 것이고 개요는 다음과 같다.
반도체제조공정의 각 공정간에서 반도체장치(반도체패키지라고 칭함)를 반송할 때와 혹은 출하할 때등에 이용되는 반도체장치수납용의 용기로서 트레이라고 칭하는 판형의 용기가 있다.
이 트레이는 각 반도체장치를 수납하는 복수의 오목형의 포켓(수납부)이 그 앞뒤면에 매트릭스형으로 정열하여 형성되어 있고 각각의 반도체장치가 각 포켓에 수납되면서 트레이를 적층하는 것에 의해 복수의 반도체장치를 수납하는 것이 가능하다.
상기 반도체장치 가운데 몰드에 의해 형성된 본체부의 뒷면에 있는 외부단자 취부면(실장측면)에 외부단자인 복수의 볼전극이 매트릭스형으로 배치(영역배열배치)된 반도체장치로서 CSP(Chip Scale Package 또는 Chip Size Package)와 BGA(Ball Grid Array) 혹은 웨이퍼 프로세스 패키지(이후, WPP로 개략하고 웨이퍼상의 패드를 영역배열형으로 배치한 후 몰드하고 그 후 다이밍하여 취득한 칩사이즈의 반도체패키지)와 플립플롭제품등이 있고, 이들의 반도체장치를 수납 및 반송할 때에도 적층형의 트레이가 이용되는 경우가 있다.
또한, 적층형의 트레이는 반도체장치의 반송이외에 반도체장치를 수납한 상태에서 트레이를 앞뒤반전시켜서 하측으로 배치된 트레이에 의해 반도체장치를 지지하면서 상측에 배치된 트레이를 취출하여 CSP와 BGA 뒷면볼전극의 외관검사를 실행할 때의 치구로서 이용되는 경우도 있다.
또한, 반도체장치의 베이크처리를 트레이별로 실행할 때의 치구로서도 이용되는 경우도 있다.
또한, 반도체장치등의 전자부품과 미세부품을 수납하는 적층형의 트레이에대해서는 예를들면 일본국특개평11-208764호 공보 일본국 특개평11-145315호공보 혹은 일본국특개평7-277389호 공보에 그 기술이 기재되어 있다.
그런데, 상기 기술의 트레이에서는 반도체장치의 반송시에 트레이가 낙하등으로 위격을 받으면 트레이내의 반도체장치도 포켓내에서 위격을 받고 그 결과 반도체장치가 CSP와 WPP 혹은 플립플롭제품등과 같이 칩 노출타입인 경우에는 반도체 칩에 크랙이 형성되거나 또한 깨어짐으로서 반도체 칩의 파손의 문제가 된다.
또한, 몰드타입의 BGA등과 같이 비교적 크고 무거운 타입의 반도체장치에서는 트레이의 낙하시등의 위격에 의해 BGA의 외부단자인 볼전극이 변형하거나 혹은 볼 전극이 탈락하거나 하는 문제가 된다.
여기에서 트레이 전체를 경도가 낮은 비교적 연질재료에 의해 형성하는 것을 생각할 수 있지만, 트레이는 그 기본구조가 1매판구조이기 때문에 베이크처리(예를들면 150℃이상의 고온)등에 의해 트레이에 되돌림이 발생하고 그 결과 트레이의 적층시에 트레이가 이탈불가능해지고 이것에 의해 핸들링불량을 일으키는 문제가 된다.
따라서, 트레이를 부분적으로 트레이본체와 별도의 재료에 의해 형성하는 기술을 생각할 수 있지만 일본국특개평11-208764호공보, 일본국특개평11-145315호공보 및 일본국특개평7-277389호공보에는 그와 같은 기술은 기재되어 있지 않다.
본 발명의 목적은 반도체장치의 보호성을 향상하여 반도체칩의 파손을 방지하는 반도체장치의 제조방법 및 상기에 이용되는 트레이를 제공하는 것이다.
또한, 본 발명의 그 외의 목적은 트레이의 변형을 저감하는 반도체장치의 제조방법 및 상기에 이용되는 트레이를 제공하는 것이다.
본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부도면에서 명확해질 것이다.
본원에 있어서 개시되는 발명가운데 대표적인 것의 개요를 간단하게 설명하면 이하와 같다.
본 발명은 복수의 수납부를 연결하는 트레이본체부와 이것에 의해 연질의 재료에 의해 형성된 완화부를 가지는 복수의 트레이를 준비하고 상기 수납부에서 반도체장치를 완화부에 의해 지지한 트레이와 이것에 적층이 가능한 다른 트레이를 적층하여 반도체장치의 앞뒤양면측에 상기 트레이와 상기 다른 트레이에 각각의 완화부를 배치하여 반도체장치를 수납하는 것이다.
또한, 본원의 그외의 발명의 개요를 항별로 간단하게 나타낸다.
1. 복수의 수납부를 연결하는 트레이본체부와 상기수납부의 반도체장치와의 접촉개소인 바닥부에 설치되고 또한 상기 트레이본체부 보다 연질의 재료에 의해 형성된 완화부를 가지는 복수의 상기 트레이를 준비하는 공정과,
상기 트레이의 상기 수납부에 사이 반도체장치를 배치하여 상기 완화부에 의해 상기 반도체장치의 본체부의 실장측면을 지지하는 공정과,
상기 트레이와 여기에 적층이 가능한 다른 트레이를 적층하여 상기 트레이의 상기 수납부에 있어서 상기 반도체장치의 앞뒤양면측에 상기 트레이 및 상기 다른 트레이의 상기 완화부를 배치하여 상기 반도체장치를 수납하는 공정을 가지는것을 특징으로 하는 반도체장치의 제조방법.
2. 복수의 상기 수납부를 연결하는 트레이본체부와 상기 수납부의 상기 반도체장치와 접촉개소인 바닥부 및 내벽에 설치되고 또한 상기 트레이본체부보다 연질의 재료에 의해 형성된 완화부를 구비하는 상기 트레이를 준비하는 공정과,
상기 트레이의 상기 수납부에 상기 반도체장치를 배치하여 상기 완화부에 의해 상기 반도체장치의 본체부의 실장측면을 지지하는 공정과,
상기 트레이와 여기에 적층가능한 다른 트레이를 적층하여 상기 트레이의 상기 수납부에 있어서 상기 반도체장치의 앞뒤양면측에 상기 트레이 및 상기 다른 트레이의 상기 완화부를 배치하여 상기 반도체장치를 수납하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
3. 복수의 수납부를 연결하는 트레이본체부와 상기 수납부의 상기 반도체장치와 접촉개소인 설치되고 또한 상기 트레이본체부보다 연질의 재료에 의해 형성된 완화부를 구비하는 복수의 상기 트레이를 준비하는 공정과,
상기 트레이의 상기 수납부에 상기 반도체장치를 배치하여 상기 완화부에 의해 상기 반도체장치를 지지하는 공정과,
상기 트레이와 여기에 적층가능한 다른 트레이를 적층하여 상기 트레이의 상기 수납부에 있어서 상기 반도체장치의 앞뒤양면측에 상기 트레이 및 상기 다른 트레이의 상기 완화부를 배치하여 상기 반도체장치를 수납하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
4. 복수의 수납부를 연결하는 트레이본체부와 상기 수납부의 반도체장치와의 접촉개소에 설치되고 또한 상기 트레이본체부보다 연질의 재료에 의해 형성된 완화부를 구비하는 복수의 상기 트레이를 준비하는 공정과,
상기 트레이의 상기 수납부에 상기 반도체장치를 배치하여 상기 완화부에 의해 상기 반도체장치를 지지하는 공정과,
상기 트레이와 여기에 적층가능한 다른 트레이를 적층하여 상기 트레이의 상기 수납부에 있어서 상기 반도체장치의 앞뒤양면측에 상기 트레이 및 상기 다른 트레이의 상기 완화부를 배치하여 상기 반도체장치를 수납하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
5. 복수의 수납부를 연결하는 트레이본체부와 상기 수납부에 있어서 반도체장치를 위치결정하도록 설치되고 또한 상기 트레이본체부보다 연질의 재료에 의해 형성된 완화부를 가지는 복수의 상기 트레이를 준비하는 공정과,
상기 반도체장치의 걸윙형의 상기 외부리드의 내측에 상기 완화부를 배치하여 상기 완화부에 의해 상기 반도체장치를 위치결정하여 상기트레이의 상기 수납부에 상기 반도체장치를 수납하는 공정과,
상기 트레이와 여기에 적층가능한 다른 트레이를 적층하여 상기 트레이의 상기 수납부에 상기 반도체장치를 수납하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
6. 복수의 수납부는 측벽 및 여기에 연결되는 바닥면을 가지면서 상기 바닥면은 트레이본체부보다 연질의 재료에 의해 형성된 완화부인 트레이를 복수준비하는 공정과,
상기 복수의 트레이의 제 1의 트레이와 상기 복수의 트레이의 제 2의 트레이를 적층하여 상기 제 1 의 상기 수납부에 있어서 상기 반도체장치의 앞뒤양면측에 상기 제 1의 트레이 및 상기 제 2의 트레이의 상기 완화부가 배치되도록 상기 반도체장치를 수납하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
7. 반도체장치를 수납하는 복수의 오목형의 수납부를 연결하는 트레이본체부와,
상기 수납부에 설치되고 상기 트레이본체부보다 연질의 재료에 의해 형성된 완화부를 가지고,
상기 트레이의 상기 수납부에 상기 반도체장치를 수납한 상태로 상기 트레이와 여기에 적층이 가능한 다른 트레이를 적층할 때에 상기 반도체장치의 앞뒤 양면측에상기 완화부가 배치되고 상기 앞뒤양면측의 적어도 한쪽의 상기 완화부가 상기 반도체장치와 접촉하고 있는 것을 특징으로 하는 트레이.
도 1의 (a), (b), (c) 는 본 발명의 실시형태(1)의 반도체장치의 제조방법에서 이용되는 트레이의 표면측의 구조의 일례를 나타내는 도이고 (a)는 평면도이고 (b)는 트레이길이 방향의 측면도이고 (c)는 트레이폭방향의 측면도이다.
도 2의 (a), (b), (c) 는 도 1(a)에 나타나는 A부의 상세 구조를 나타내는 확대도이고 (a)는 평면도이고 (b)는 (a)의 B-B단면을 나타내는 단면도이고는 (c)는 (a)의 C-C단면을 나타내는 단면도이다.
도 3 은 도 1에 나타나는 트레이의 뒷면측의 구조를 나타내는 바닥면도이다.
도 4 는 도 3에 나타나는 D부의 상세구조를 나타내는 확대부분 평면도이다.
도 5 는 도 1에 나타나는 트레이에 있어서의 트레이본체부의 형성에 이용되는 재료의 특성의 일례를 나타내는 특성데이터도이다.
도 6 은 도 1에 나타나는 트레이에 있어서의 완화부의 형성에 이용되는 재료의 일례를 나타내는 특성데이터도이다.
도 7 은 도 1에 나타나는 트레이를 이용한 반도체장치의 수납상태의 일례를 나타내는 확대부분단면도이다.
도 8 은 도 1에 나타나는 트레이를 이용한 반도체장치의 제조방법에 있어서의 공정간반송시의 트레이의 상태의 일례를 나타내는 사시도이다.
도 9 는 도 1에 나타나는 트레이를 이용한 반도체장치의 제조방법에 있어서의 반도체장치의 뒷면검사시의 트레이의 상태의 일례를 나타내는 확대부부단면도이다.
도 10 은 도 1에 나타나는 트레이를 이용한 반도체장치의 제조방법에 있어서 반도체장치의 포장방법의 일례를 나타내는 포장프로세스플로챠트도와 포장순서에 대응한 사시도이다.
도 11 은 본 발명의 반도체장치의 제조방법에 있어서 변형예의 트레이를 이용할 때의 반도체장치의 수납상태를 나타내는 확대부분단면도이다.
도 12 는 본 발명의 반도체장치의 제조방법에 있어서 변형예의 트레이를 이용할 때의 반도체장치의 수납상태를 나타내는 확대부분단면도이다.
도 13 은 본 발명의 반도체장치의 제조방법에 있어서 변형예의 트레이를 이용할 때의 반도체장치의 수납상태를 나타내는 확대부분단면도이다.
도 14 는 본 발명의 반도체장치의 제조방법에 있어서 변형예의 트레이를 이용할 때의 반도체장치의 수납상태를 나타내는 확대부분단면도이다.
도 15 는 본 발명의 반도체장치의 제조방법에 있어서 변형예의 트레이를 이용할 때의 수납상태를 나타내는 확대부분단면도이다.
도 16 은 본 발명의 반도체장치의 제조방법에 있어서 변형예의 트레이를 이용할 때의 반도체장치의 수납상태를 나타내는 확대부분단면도이다.
도 17 은 본 발명의 반도체장치의 제조방법에 있어서 이용되는 변형예의 트레이에 있어서의 반도체장치의 수납상태를 나타내는 확대부분단면도이다.
도 18의 (a),(b),(c) 는 본 발명의 반도체장치의 제조방법에서 이용되는 변형예의 배열의 표면측의 구조를 나타내는 도이고 (a)는 평면도이고 (b)는 트레이길이방향의 측면도이고 (c)는 트레이폭방향의 측면도이다.
도 19 는 도 18에 나타나는 트레이의 뒷면측의 구조를 나타내는 바닥면도이다.
도 20 은 도 18에 나타나는 트레이에 있어서의 반도체장치 수납시의 수납부의 길이방향의 절단구조를 나타내는 확대부분단면도이다.
도 21 은 도 18에 나타나는 트레이에 있어서 반도체장치 수납시의 폭방향의 절단구조를 나타내는 확대부분단면도이다.
도 22 는 본 발명의 반도체장치의 제조방법에서 이용되는 변형예의 트레이에 있어서 반도체장치의 수납상태를 나타내는 확대부분단면도이다.
도 23 은 본 발명의 실시형태 4의 트레이구조의 일례를 나타내는 확대부분평면도이다.
도 24 는 도 23에 나타나는 트레이를 적층할 때의 구조를 도 23의 E-E선에 따라 절단하여 나타나는 부분단면도이다.
<주요부분에 대한 도면부호의 설명>
1 : 트레이 1a : 포켓(수납부)
1b : 돌기부 1c : 바닥부(접촉개소)
1d : 트레이본체부 1e : 표면(한쪽면)
1f : 뒷면(다른면) 1g : 완화부(접촉개소)
1h : 표면측가이드 1i : 뒷면측가이드
1j : 흡착용리브 1k : 내벽(접촉개소)
1l : 평탄면 1m : 리브
1n : 지지부 1p : 결합부
1q : 접속부 1r : 결합구
1s : 구획벽(측벽) 1t : 바닥판
1u : 가장자리 1v : 절단부
1w : 각부 2 : CSP(반도체장치)
2a : 본체부 2b : 볼전극(외부단자)
2c : 외부단자취부면(실장측면) 2d : 테이프기판
3 : 반도체집 3a : 표면
이하 실시형태에서는 특별하게 필요할때 이외에는 동일하거나 또는 동일한 형태인 부분의 설명은 원칙으로서 반복하지 않는다.
또한, 이하의 실시형태에서는 편의상 그 필요가 있을 때에는 복수의 섹션 또는 실시형태로 분할하여 설명하지만 특히 명시한 경우를 제외하고 그들은 서로가 무관계가 아니라 한쪽은 다른쪽의 일부 또는 전부의 변형예, 상세, 보충설명등과 관계가 있다.
또한, 이하의 실시형태에 있어서, 요소의 수등 (개수, 수치, 양, 범위등을포함함)으로 언급하는 경우, 특히 명시한 경우 및 원리적으로 명확하게 특정수에 한정되는 경우등을 제외하고 그 특정수에 한정되는 것은 아니고 특정수 이상도 이하도 좋은 것으로 한다.
이하 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위하여 전도면에 있어서 동일한 기능을 가지는 부재에는 동일한 부호를 부여하고 그 반복의 설명은 생략한다.
(실시형태 1)
도 1은 본 발명의 실시형태 1의 반도체장치의 제조방법에서 이용되는 트레이의 표면측의 구조의 일례를 나타내는 도이고 (a)는 평면도이고, (b)는 트레이길이 방향의 측면도이고 (c)는 트레이 폭방향의 측면도이고, 도 2는 도1(a)에 나타나는 A부의 상세한 구조를 나타내는 확대도이고 (a)는 평면도이고, (b)는 (a)의 B-B단면을 나타내는 단면도이고 (c)는 (a)의 C-C단면을 나타내는 단면도이고, 도3은 도 1에 나타나는 트레이의 뒤면측의 구조를 나타내는 바닥면도이고,도 4는 도 3에 나타나는 D부의 상세한 구조를 나타내는 확대부분 평면도이고, 도 5는 도 1에 나타나는 트레이에 있어서의 트레이본체부의 형성에 이용되는 재료의 특성의 일례를 나타내는 특성 데이터도이고, 도 6은 도 1에 나타나는 트레이에 있어서의 완화부의 형성에 이용되는 재료의 특성의 일례를 나타내는 특성데이터도이고, 도 7은 도 1에 나타나는 트레이를 이용한 반도체장치의 수납상태의 일례를 나타내는 확대부분단면도이고 도 8은 도 1에 나타나는 트레이를 이용한 반도체장치의 제조방법에 있어서의 공정간 반송시의 트레이의 상태의 일례를 나타내는 사시도이고, 도 9는 도 1에 나타나는 트레이를 이용한 반도체장치의 제조방법에 있어서의 반도체장치의 뒷면검사시의 트레이 상태의 일례를 나타내는 확대부분단면도이고, 도 10은 도 1에 나타나는 트레이를 이용한 반도체장치의 제조방법에 있어서의 반도체장치의 포장방법의 일례를 나타내는 포장프로세스 플로챠트도와 포장순서에 대응한 사시도이다.
본 실시형태 1의 반도체장치(반도체패키지)의 제조방법에서 이용되는 트레이(1)는 상기 반도체장치를 매트릭수형으로 정열시켜서 수납하는 적층형의 판형의 것이고 여기에서는 도 1에 나타나는 바와 같이 12 × 17 = 204 개의 반도체장치를 수납가능한 트레이(1)를 설명한다. 그러나, 수납이 가능한 반도체장치의 수는 204개로 한정되는 것은 아니고, 204개 이하이어도 204개 이상이어도 관계없다.
또한, 본 실시형태 1에서 설명하는 트레이(1)에 수용되는 상기 반도체장치는 도 7에 나타나는 바와 같이그 본체부(2a)의 표면측과 반대측의 뒷면인 외부단자 취부면(실장측면)(2c)에 영역배열형으로 복수의 볼전극(외부단자)(2b)이 배치된 것이고 그 일례로서 소형의 CSP(2) 를 예로들어 설명한다.
우선 도 1 ~ 도4에 나타나는 트레이(1)에 대해서 설명하면 CSP(2)를 수납하면서 매트릭스형으로 배치된 복수의 포켓(수납부)(1a)를 앞뒤양면에 구비한 적층형의 것이고 각각의 포켓(1a)에 CSP(2)를 수납하여 복수의 CSP(2)의 보관, 반송, 특성선별, 베이크처리 또는 출하등의 소망의 처리를 실행할 때 이용되는 것이다.
트레이(1)의 구성은 복수의 포켓(1a)을 연결하는 트레이본체부(1a)와 포켓(1a)에 있어서 CSP(2)를 수납할 때에 이 CSP(2)와의 접촉개소에 설치되고 또한 트레이본체부(1d)보다 연질의 재료에 의해 형성된 완화부(1g)로 이루어진다.
즉, 트레이(1)는 포켓(1a)의 CSP(2)에 접촉하는 개소에 트레이본체부(1d)보다 연질의 재료로 형성된 완화부(1g)를 설치하는 것에 의해 트레이낙하시등에 CSP(2)로의 위격력을 완화하여 CSP(2)의 파괴와 파손을 방지하는 것이다.
또한, 트레이(1)의 각 포켓(1a)은 도 1 및 도 3에 나타나는 바와 같이 트레이본체부(1d)의 표면(1e)(한쪽면)과 그 반대측의 뒷면(1f)(다른 쪽면)과의 양면의 각각 같은 개소에 형성되어 있다. 즉, 표면(1e)의 포켓(1a)의 뒷면측의 뒷면(1f) 의 포켓(1a)으로 되어 있고, 각 완화부(1g)를 끼워서 그 표면(1e)측과 뒷면(1f)측에 각각 포켓(1a)이 형성되어 있다.
또한, 본 실시형태(1)에서는 완화부(1g)가 도 2(a), (b), (c)에 나타나는 바와 같이 포켓(1a)의 바닥부(1c)에 설치되어 있고, 또한, 완화부(1g)의 앞뒤양면에 복수의 돌기부(1b)가 형성되어 있다.
그 때 도 7에 나타나는 바와 같이 앞면(1e)측의 포켓(1a)에 있어서는 CSP(2)를 포켓(1a)에 수납할 때에 CSP(2)의 본체부(2a)의 테이프기판(2d)의 외부단자 취부면(2c)의 볼전극(2b)과 완화부(1g)의 돌기부(1b)가 접촉하지 않도록 완화부(1g)에 돌기부(1b)가 형성되어 있다.
즉, 테이프기판(2d)의 외부단자 취부면(2c)에 대해서 돌기부(1b)가 외부단자 취부면(2c)의 길이방향의 단부와 접촉하여 CSP(2)를 지지하도록 도 2(a)와 같이 포켓(1a)의 바닥부(1c)의 길이방향의 양단부에 5개씩 설치되어 있다.
한편, 뒷면(1f)측의 포켓(1a)에 있어서는 적층한 다단의 트레이(1)를 앞뒤반전시킬때에 반전전의 하측의 트레이(1)의 포켓(1a)에 수납되어 있던 CSP(2)에 있어서의 반도체칩(3)의 표면(3a)(본딩전극이 형성되는 면과 반대측면)을 반전 후에 지지하도록 도 4에 나타나는 바와 같이 포켓(1a)의 바닥부(1c) 전체에 거의 균일하게 분산하여 18개 설치되어 있다.
그러나, 완화부(1g)에 있어서 그 앞뒤면에 설치되는 돌기부(1b)의 수는 특별하게 한정되는 것은 아니다.
또한, 돌기부(1b)는 트레이(1)이 낙하등에 의해 CSP(2)에 전하는 위격력을 총합하는 것이 가능하여 그 선단을 향하여 서서히 수평방향의 단면적이 작아지는 형태로 되어 있다.
즉, 트레이(1)에 있어서의 완화부(1g)의 돌기부(1b)는 도 2(b), (c)에 나타나는 바와 같이 원추형으로 형성되어 있다. 그러나 원추 이외의 각추형등이어도 좋고 그 이외의 형태이어도 좋다.
또한, 트레이(1)의 제조에 대해서는 트레이본체부(1d)와 완화부(1g)는 각각이 서로 다른 몰드재료에 의해 동시에 몰드를 실행하는 방법인 이중몰드방법에 의해 제조한다.
따라서, 트레이(1)에 있어서의 트레이본체부(1d)와 완화부(1g)는 트랜지스터 몰드를 실행하기 쉬운 수지재료에 의해 형성되어 있는 것이 바람직하다.
그러나, 상기 이중몰드방법뿐아니라 각각의 별도의 몰드를 실행한 후 양자를 접합하여도 좋다.
또한, 트레이(1)에서는 완화부(1g)는 트레이본체부(1d)보다 연질의 재료에 의해 형성되어 있다. 예를들면 완화부(1g)를 형성하는 수지재료의 경도가 트레이본체부(1d)를 형성하는 수지재료의 경도보다 낮으면 좋다(작으면 좋다).
또한, 트레이(1)는 CSP(2)의 베이크처리등을 실행할 때에 그 수납치구로서도 이용되기 때문에 트레이본체부(1d) 및 완화부(1g)가 내열성이 높은 수지재료에 의해 형성되어 있는 것이 바람직하고 예를들면 상기 베이크처리의 온도인 150℃ 혹은 그 이상의 내열성을 갖는 수지재료에 의해 형성되어 있는 것이 바람직하다.
또한, 트레이본체부(1d) 및 완화부(1g)를 각각 형성하는 수지재료의 일례로서는 예를들면 트레이본체부(1d)는 폴리페닐린 에텔(PPE)이고 한편 트레이본체부(1d)보다 연질의 재료로 이루어지는 완화부(1g)는 예를들면 폴리에스텔계 에라스토마이고 양자의 주요한 재료특성 데이터를 각각 도 15(PPE) 및 도 6(폴리에스텔계 에라스토마)에 나타낸다.
또한, 트레이(1)는 적층형이다.
즉, 도 7에 나타나는 바와 같이 트레이(1)는 복수단으로 적층하는 것이 가능한 형태로 형성되어 있고 최상단을 제외하고 각단의 트레이(1)의 포켓(1a)에 각각 CSP(2)를 수납하는 것이 가능하다. 트레이(1)의 표면(1e)측의 포켓(1a)은 도 2(a)에 나타나는 바와 같이 그 각부가 십자형의 표면측 가이드(1h)에 의해 포위되어 있다. (그러나 트레이(1)에 있어서의 제일 바깥의 포켓(1a)은 십자형과 T자형의 표면측가이드(1h) 혹은 십자형과 T자형과 L자형의 표면측가이드(1h)에 의해 포위되어 있다).
따라서, 트레이(1h)가 적층형이기 위해서는 그 뒷면(1f)측에 있어서의 표면(1e)측과 가까이 한 표면측가이드(1h)간에 대응한 개소에 도 4에 나타나는 바와 같은 뒷면측가이드(1i)가 설치되어 있고 상기에 의해 트레이(1)를 적층할 때에는 표면(1e)측의 표면측가이드(1h)와 뒷면(1f)측의 뒷면측 가이드(1i)가 간섭하는 일 없이 끼워져서 트레이적층시의 트레이간의 위치결정이 된다.
또한, 표면(1e)측의 포켓(1a)은 십자형과 T자형과 L자형의 표면측가이드(1h)에 의해 포위된 영역으로 이루어지고 이 표면(1e)측의 포켓(1a)에 CSP(2)를 수납할 때에는 상기 십자형과 T자형과 L자형의 표면측가이드(1h)의 각각의 내벽(1k)에 의해 CSP(2)의 사각형의 본체부(2a)(여기에서는 테이프기판(2d)의 경우)의 4개의 각부를 위치결정하여 이것에 의해 CSP(2)가 위치결정된다.
한편, 뒷면(1f)측의 포켓(1a)은 도 4에 나타나는 바와 같이 사각형의 2조가 대향하는 변의 위치에 각각 설치된 한조 및 2조의 합계 6개의 뒷면측가이드(1i)로 이루어지는 영역이고 이 뒷면(1f)측의 포켓(1a)에 CSP(2)를 수납할 때에는 대향 하여 배치된 한조 및 2조의 뒷면측가이드(1i)의 각각의 내벽(1k)에 의해 CSP(2)의 사각형의 본체부(2a)(테이프기판(2d)의 경우)의 4변을 위치결정하여 이것에 의해 CSP(2)가 위치결정된다.
또한, 트레이(1)의 표면(1e)측의 중앙부근에는 도 1(a)에 나타나는 바와 같이 십자형의 표면측가이드(1h)와 연결하여 닫혀진 영역을 형성하는 흡착용리브(1j)가 형성되어 있다.
이것은 십자형의 표면측가이드(1h)와 흡착용리브(1j)에 의해 닫혀진 영역을 형성하는 것에 의해 적층상태의 트레이(1)를 그 최상단의 트레이(1)로부터 이탈시킬때등에 상기 닫혀진 영역을 진공흡착할 때의 진공누수를 방지하기 위한 것이다.
그러나, 트레이(1)의 핸들링은 진공흡착에 한정되는 것은 아니며 따라서 흡착용리브(1j)는 필히 설치되지 않아도 좋다.
여기에서 트레이(1)에 수납되는 도 7에 나타나는 CSP(2)의 구조에 대해서 설명하면 반도체칩(3)과 거의 동일한 사이즈의 사각형의 테이프기판(2d)상에 반도체칩(3)이 배치되고 또한 테이프기판(2d)의 칩배치측과 반대측의 외단자취부면(2c)의 안쪽영역(일부)에 복수의 볼전극(2b)이 영역배열배치로 설치되고 있는 것이고 따라서 CSP(2)는 Fan-In형이다.
또한, 반도체칩(3)과 테이프기판(2d)에서는 테이프기판(2d)이 약간 크기 때문에 CSP(2)에 있어서의 본체부(2a)는 테이프기판(2d)의 경우로 한다.
다음으로 본 실시형태(1)의 반도체장치의 제조방법에 대해서 설명한다.
본 실시형태(1)에서 상기 반도체장치의 제조방법으로서 트레이(1)를 이용 한 CSP(2)의 보관, 반송, 특성선별, 검사(외관검사), 베이크처리 및 출하등의 소망의 처리에 대해서 설명한다.
우선, CSP(2)를 트레이(1)에 의해 보관할 때에는 매트릭스형으로 배치된 복수의 포켓(1a)이 앞뒤양면에 형성되면서 복수의 포켓(1a)을 연결하는 트레이본체부(1d)와 포켓(1a)에 있어서의 CSP(2)와의 접촉개소인 바닥부(1c)에 설치되고 또한 트레이본체부(1d)보다 경도가 낮고 연질의 수지재료에 의해 형성된 완화부(1g)를 가지는 도 1 ~ 도 4에 나타나는 적층형의 복수의 트레이(1)를 준비한다.
이어서, 트레이(1)(제 1의 트레이)의 표면(1e)측의 포켓(1a)에 CSP(2)를 배치하여 도 7에 나타나는 바와 같이 CSP(2)의 본체부(2a)인 테이프기판(2d)의 외부단자취부면(2c)의 양단부 근방을 완화부(1g)의 돌기부(1b)에 의해 지지한다.
상기에 의해 CSP(2)를 포켓(1a)에 수납한다.
또한, 트레이(1)상에 이것과 적층이 가능한 다른 트레이(1)(제 2의 트레이)를 적층한다.
이 때 하측의 트레이(1)의 표면측가이드(1h)간에 상측의 트레이(1)의 뒷면측가이드(1i)를 끼워서 양자를 적층한다.
이것에 의해 하측의 트레이(1)의 포켓(1a)에 있어서 CSP(2)의 앞뒤양면측에 하측의 트레이(1) 및 상측의 트레이(1)(다른 트레이(1))의 완화부(1g)를 배치한 상태에서 CSP(2)를 수납가능 하다.
또한, 트레이(1)를 3단이상에 걸쳐서 적층할 때에는 상측의 트레이(1)(2단째)의 표면(1e)측의 포켓(1a)에 동일한 형태의 방법으로 CSP(2)를 배치하고 또한 그 위에 3단째의 트레이(1)를 적층한다.
이와같이 하여 도 8에 나타나는 바와 같이 트레이(1)를 복수단으로 적층하여 복수의 CSP(2)를 보관한다. 그러나, 최상단의 트레이(1)는 덮개로서 이용하고 있기 때문에 그 포켓(1a)에는 CSP(2)는 수용하지 않는다.
또한, 도 8에 나타나는 바와 같이 적층상태에서는 밴드(6)에 의해 복수의 적층상태의 트레이(1)를 결속하고 있지만 CSP(2)의 단순히 보관만하는 것이라면 필히 밴드(6)에 의한 결속은 실행하지 않아도 좋다.
다음으로 트레이(1)를 이용한 CSP(2)(반도체장치)의 반송과 베이크처리등에대해서 설명한다.
예를들면, 반도체제조공정의 소망의 공정간 등에서 트레이(1)를 이용 하여 CSP(2)를 반송할 때에는 우선 상기 수납방법에 의해 최하단의 트레이 1, 2단째와 트레이 1,3단째의 트레이(1)에 대해서 각각의 표면(1e)측의 포켓(1a)에 CSP(2)를 수납하고 또한 이들 복수의 트레이(1)를 다단으로 적층한다. 또한, 최상단의 트레이(1)는 덮개 대신이기 때문에 여기에서는 CSP(2)는 수용하지 않는다.
그 후 이 적층상태의 복수의 트레이(1)를 도 8에 나타나는 바와 같이 밴트(6)에 의해 결속하여 적층한 트레이(1)를 용이하게 하여 분산되지 않도록 한다.
또한, 이 적층상태의 복수의 트레이(1)를 반도체제조공정간에서 자동반송차등에 의해 반송한다.
또한, CSP(2)의 베이크처리를 실행할 때에는 CSP(2)를 수납한 적층상태의 복수의 트레이(1)를 트레이별로 베이크로등을 통하여 복수의 CSP(2)를 트레이별로 베이크처리한다.
그 때 본 실시형태(1)의 트레이(1)(트레이본체부(1d)와 완화부(1g))는 내열성이 높은 수지재료 예를 들면 베이크처리온도인 150℃의 내열성을 가진 수지재료에 의해 형성되어 있기 때문에 트레이(1)별로 베이크처리하는 것이 가능하다.
또한, 상기 베이크처리에서는 CSP(2)를 수납한 트레이(1)에 있어서의 CSP(2)의 흡습처리로서 포장전에 실행하는 것과 CSP(2)를 실장기판등에 실장하기 전에 CSP(2)의 흡습처리로서 출하후(출하처)로 실행하는 것이 있다.
다음으로 적층상태의 트레이(1)에 수납된 CSP(2)를 볼전극(2b)의 외관검사방법과 CSP(2)의 특성선별방법에 대해서 설명한다.
예를들면 표면(1e)(한쪽면)의 포켓(1a)에 CSP(2)를 각각 수납하여 적층한 도 8에 나타나는 바와 같이 다단의 트레이(1)를 준비한다.
그리고, 이 적층상태의 트레이(1)를 그 상태로 앞뒤반전시켜서 상기 반전에 의해 하측에 배치된 다른 트레이(1)(반전전에 상측에 배치되어 있던 다른 트레이(1))의 뒷면(1f)(다른면)의 포켓(1a)의 완화부(1g)의 돌기부(1b)에 의해 CSP(2)의 반도체칩(3)의 표면(3a)을 지지한다.
그 후 도 9에 나타나는 바와 같이 상기 반전에 의해 상측으로 배치된 트레이(1)(반전전에 하측에 배치된어 있던 트레이(1))를 순차로 떼어내어 CSP(2)를 그 외부단자 취부면(2c)을 상측으로 향하여 노출 시키고 이것에 의해 CSP(2)의 외부단자인 볼전극(2b)의 외관검사 혹은 CSP(2)의 전기적 특성선별검사를 실행한다.
즉, 트레이(1)는 그 적층상태에 있어서 앞뒤면을 반전시켜도 CSP(2)의 앞뒤를 바꿔버린 상태로 CSP(2)를 지지하는 것이 가능하고 이것에 의해 트레이(1)를 CSP(2) 지지용의 치구로서 이용하여 CSP(2)의 본체부(2a)의 외부단자 취부면(2c)에 설치된 볼 전극(2b)의 외관검사와 CSP(2)의 전기적 특성선별검사를 실행하는 것이 가능 하다.
다음으로 트레이(1)를 이용한 CSP(2)(반도체장치)의 포장 출하방법에 대해서 설명한다.
우선, 도 10의 스텝(S1)에 나타나는 바와 같이 도 7에 나타나는 각각의포켓(1a)에 CSP(2)를 수납하여 적층된 복수의 트레이(1)를 준비한다.
즉, 최상단의 트레이(1)를 제외하고 각 트레이(1)의 포켓(1a)에 CSP(2)를 수납하여 적층상태로 한 트레이(1)를 준비한다.
다음으로 스텝(S2)에 나타나는 바와 같이 적층상태의 트레이(1)를 밴드(6)에 의해 결속한다.
그 때 트레이(1)과 함께 흡습제인 실리카켈(7)과 습도레벨을 확인하기 위한 인지게이터 카드(8)를 밴드(6)에 의해 결속한다.
그 후 스텝(S3)에 나타나는 방습포장을 실행한다.
여기에서는 밴드(6)에 의해 결속한 적층상태의 트레이(1)를 알루미늄은박 내장 필름씨트등으로 이루어지는 방습포장봉투(9)에 넣어 이 방습포장봉투(9)를 열실에 의해 밀봉하면서 제품의 정보가 기재된 바코드라벨(11)을 방습포장봉투(9)의 표면(9a)에 취부한다.
그 후 스텝(S4)에 나타나는 내장박스 포장을 실행한다.
여기에서는 적층상태의 트레이(1)가 삽입된 방습포장봉투(9)를 완화재인 에어캡(12)과 함께 내장박스(수납함)(4)에 넣어서 포장한다.
이어서, 스텝(S5)에 나타나는 라벨표시를 실행한다.
즉, 내장박스(4)의 표면(4a)에 바코드라벨(11)를 붙인다.
그 후 스텝(S6)에 나타나는 외장박스 포장을 실행한다.
여기에서는 예를들면 복수의 내장박스(4)를 외장박스(5)에 밀어넣어 테이핑하여 외장박스(5)를 포장하면서 외장박스(5)의 표면(5a)에 바코드 라벨(11)을 붙인다.
이것에 의해 방습포장봉투(9) 내장박스(4) 및 외장박스(5)를 이용한 트레이(1)의 포장을 종료하고 이 외장박스(5)를 출하한다.
본 실시형태(1)의 반도체장치의 제조방법에서는 CSP(2)를 수납하는 트레이(1)의 포켓(1a)의 CSP(2)와의 접촉개소에 트레이본체부(1d)보다 연질의 재료에 의해 형성된 완화부(1g)를 설치한 것에 의해 CSP(2) 반송시등에 트레이(1)가 낙하하여 CSP(2)가 위격을 받을 때에도 완화부(1g)에 의해 위격을 완화하는 것이 가능 하고 따라서 반도체칩(3)에 있어서의 위격력을 감소할 수 있다.
그 결과 칩크랙등의 반도체칩(3)의 파손을 방지하는 것이 가능하고 이것에 의해 트레이(1)를 이용한 CSP(2)의 반송등에 있어서의 CSP(2)의 보호성을 향상가능하다.
또한, 완화부(1g)에 의해 위격을 완화하는 것이 가능하기 때문에 위격시의 CSP(2)에 있어서의 위격력을 감소할 수 있다.
상기에 의해 CSP(2)의 볼전극(2B)의 변형과 파손을 방지하는 것이 가능 하고 그 결과 상기와 같은 형태의 트레이(1)를 CSP(2)의 반송등에 있어서 CSP(2)의 보호성을 향상 가능 하다.
또한, 트레이(1)가 트레이본체부(1d)와 이것의 전역에 걸쳐서 거의 균등하게 배치된 포켓(1a)에 있어서의 완화부(1g)로 1종류(동일)의 재료가 아니라 별도의 재료에 의해 구성되는 것에 의하여 트레이(1) 형성시의 성형재료의 트레이본체부(1d) 전체에 대한 회전 삽입이 균등하게 이루어지기 때문에 그 결과 트레이(1)의 반환등의 변형을 저감할 수 있다.
또한, 이것과 병행하여 트레이본체부(1d) 및 완화부(1g)가 내열성이 높은 수지재료에 의해 형성되어 있는 것에 의해 고온분위기에 있어서도 트레이(1)의 반환등의 변형을 저감할 수 있고 따라서 트레이(1)를 베이크처리에 이용하는 것이 가능해진다.
또한, 본 실시형태(1)에 의하면 트레이(1) 적층시 CSP(2)의 표면측에 빈공간부가 형성되기 때문에 예를들면 트레이(1)에 반환등의 변형이 발생하여도 CSP(2)에 부분적인 집중하중이 부가되는 경우를 방지가능하다.
그 결과 CSP(2)를 트레이(1)에 수납한 상태에서 트레이(1)별 CSP(2)의 상기 베이크처리를 실행하는 것이 가능하다.
또한, 상기 베이크처리를 실행할 때의 트레이(1)의 반환등의 변형을 저감할 수 있기 때문에 트레이(1)의 재이용(류우즈)에 대해서도 유효하다.
또한, 본 실시형태(1)의 트레이(1)에서는 그 포켓(1a)에 있어서 완화부(1g)가 포켓(1a)의 측벽인 내벽(1k)에 이어지는 바닥면을 구비하고 있고 포켓(1a)의 바닥면을 구비한 CSP지지부가 연질의 재료의 완화부(1g)만으로 구성되어 있다.
이것에 의해 포켓(1a)의 상기 CSP지지부가 트레이본체부(1d)를 형성하는 경질의 재료와 완화부(1g)를 형성하는 연질의 재료와의 이중구조가 아니라 연질의 재료만의 구조이기 때문에 트레이(1)의 제조를 용이하게 할 수 있고 트레이(1)의 제조코스트의 저감화를 도모하는 것이 가능하다.
또한, 본 실시형태(1)의 트레이(1)에서는 포켓(1a)에 CSP(2)를 수납하여 트레이(1)를 적층할 때에 CSP(2)의 표면측(볼전극(2b)와 반대측)에 빈공간부가 형성된다.
이것에 의해 예를들면 트레이(1)의 반환등이 발생하여도 포켓(1a)내의 CSP(2)에 집충하중에 있는 경우를 방지가능 하다.
또한, 본 실시형태(1)의 트레이(1)에서는 트레이적층시에 CSP(2)의 앞뒤양면측에 상하 각각으로 트레이(1)의 완화부(1g)만을 배치한 상태가 되기 때문에 트레이(1)의 반환과 트레이반송시의 진동등에 의해 CSP(2)가 표면측의 연질의 완화부(1g)에 접촉하여도 CSP(2)가 손상을 받지 않고 CSP(2)의 손상을 방지가능하다.
(실시형태 2)
도 11 ~ 도 17 은 본 발명의 반도체장치의 제조방법에 있어서 변형예의 트레이를 이용할 때의 반도체장치의 수납상태를 나타내는 확대부분 단면도이다.
본 실시형태(2)에서는 실시형태(1)의 반도체장치의 제조방법에 이용된 트레이(1)에 대한 각종의 변형예에 대해서 그 구조와 효과에 대해서 설명한다.
우선 도 11에 나타나는 트레이(1)는 포켓(1a)의 바닥부(1c)에 설치된 완화부(1g)에 있어서 포켓(1a)의 표면(1e)측에 대응하는 면을 평탄면(11)로 하고 뒷면(1f)측에 대응하는 면에 복수의 돌기부(1b)를 분산시켜서 설치한 것이다.
즉, 완화부(1g)에 있어서 CSP(2)의 볼전극(2b)을 지지하는 측면을 평탄면(11)으로 하고 이것에 의해 CSP(2)의 볼전극(2b)이 접촉하는 면이 평탄면(11)이기 때문에 볼전극(2b)과 완화부(1g)의 접촉이 볼전극(2b)의 배열형태와 무관계가 되고 따라서 CSP(2)의 외부단자 취부면(2c)의 거의 전체에 걸쳐서 영역배열배치로 볼전극(2b)이 설치된 CSP(2)를 수납하는 것이 가능해지고 그 결과 볼전극(2b)이 풀 매트릭스배열의 CSP(2)등의 수납에 유효해진다.
또한, 도 12에 나타나는 트레이(1)는 포켓(1a)의 바닥부(1c)에 설치된 완화부(1g)에 있어서 그 양면에 CSP(2)의 볼전극(2b)의 취부 피치와 배열로 대응시켜서 볼전극(2b)에 접촉하지 않는 개소에 복수의 돌기부(1b)를 분산시켜서 설치한 것이다.
즉, 완화부(1g)의 양면에 있어서 CSP(2)의 볼전극(2b)과 접촉하지 않는 위치에 복수의 돌기부(1b)를 설치한 것이고 이것에 의해 CSP(2)의 볼전극(2b)가 돌기부(1b)에 의해 위치결정되기 때문에 CSP(2) 수납시의 완화부(1g)와 평행한 방향에 대해서 CSP(2)의 흔들림을 방지하는 것이 가능해진다.
이것에 의해 위격에 의한 CSP(2)의 반도체칩(3)의 파괴를 저감할 수 있다.
또한, 도 13에 나타나는 트레이(1)는 도 11에 나타나는 트레이(1)의 완화부(1g)와 반대로 완화부(1g)에 있어서의 포켓(1a)의 표면(1e)측에 대응하는 면에 복수의 돌기부 (1b)를 분산시켜서 설치하고 이것과 반대측면을 평탄면(11)으로 한 것이다.
이 경우 도 12에 나타나는 트레이(1)과 동일한 형태로 CSP(2)의 완화부(1g)와 평행한 방향에 대해서 CSP(2)의 흔들림을 방지하는 것이 가능 해지고 따라서 위격에 의한 CSP(2)의 반도체칩(3)의 파손을 저감할 수 있다.
또한, 도 14에 나타나는 트레이(1)은 그 완화부(1g)에 설치된 복수의돌기부(1b)의 배열을 실시형태(1)에서 설명한 도 7에 나타나는 트레이(1)의 완화부(1g)의 포켓(1a)의 표면(1e)측에 대응한 돌기부(1b)의 배열과 동일하게 한 것이다.
즉, 포켓(1a)에 CSP(2)를 수용할 때에 CSP(2)의 볼전극(2b)과 확실하게 접촉하지 않는 위치에 복수의 돌기부(1b)를 완화부(1g)의 앞뒤양면에 설치한 것이고, 이 경우 CSP(2)의 볼전극(2b)의 설치피치와 배열과 무관계로 돌기부(1b)를 설치하는 것이 가능 하기 때문에 완화부(1g)에 있어서 돌기부(1b)의 형성개소를 용이하게 하는 것이 가능하다.
또한, 도 15에 나타나는 트레이(1)는 도 14에 나타나는 돌기부(1b)와 동일한 배열의 돌기부(1b)를 완화부(1g)에 있어서의 포켓(1a)의 표면(1e)측에 대응한 측만으로 설치한 것이고 그 반대측면은 평탄면(11)으로 하는 것이다. 여기에 있어서도 도 14에 나타나는 트레이(1)과 동일한 형태의 효과를 구하는 것이 가능하다.
또한, 도 16에 나타나는 트레이(1)는 그 완화부(1g)의 앞뒤면이 평탄면(11)으로 형성된 것이고 이것에 의해 CSP(2)의 볼전극(2b)을 완화부(1g)의 평탄면(11)에 의해 직접지지하는 구조가 되기 때문에 CSP(2)의 볼전극(2b)과 완화부(1g)와의 접촉위치조건이 볼전극(2b)의 위치피치와 배열과는 무관계가 되고 따라서 도 11에 나타나는 트레이(1)에 의해 얻어지는 효과와 동일하게 볼전극(2b)이 풀매트릭스배열의 CSP(2)등의 수납에 유효한 트레이(1)로 하는 것이 가능하다.
또한, 도 17에 나타나는 트레이(1)는 포켓(1a)의 바닥부(1c)의 완화부(1g)에 부가하여 포켓(1a)의 내벽(1k)을 완화부(1g)와 동일한 재료에 의해 형성한 것이다.
이것에 의해 CSP(2)등과 같이 반도체칩(3)이 노출한 반도체장치에 있어서 반도체칩(3)의 측면 혹은 테이프기판(2d)의 단부가 내벽(1k)에 위격할 때에도 그 위격을 완화하는 것이 가능하고 그 결과 반도체칩(3)에 있어서 위격력을 또한 감소할 수 있다.
따라서, 포켓(1a)의 바닥부(1c)의 완화부(1g)에 의한 위격력완화효과와 통합하여 또한 CSP(2)의 보호성을 향상가능하다.
또한, 트레이(1)의 반환등의 변형의 저감, 혹은 트레이(1)를 베이크처리에 사용이 가능하고 또한 트레이(1)의 적층시에 CSP(2) 표면측의 빈공간부에 의한 CSP(2)로 집중하중방지등의 효과에 대해서는 실시형태 1과 동일하다.
또한, 도 11 ~ 도 17에 나타나는 트레이(1)에 있어서의 트레이본체부(1d)와 완화부(1g)를 형성하는 각각의 수지재료와 이 트레이(1)에 있어서의 그 외의 구조와 실시형태(2)에 있어서의 반도체장치의 제조방법, 즉 도 11 ~ 도 17에 나타나는 트레이(1)를 이용한 CSP(2)의 보관, 반송, 특성선별, 검사(외관검사), 베이크처리 및 출하방법에 대해서는 실시형태(1)로 설명한 것과 동일하기 때문에 그 중복설명은 생략한다.
(실시형태 3)
도 18은 본 발명의 반도체장치의 제조방법으로 이용되는 변형예의 트레이의 표면측의 구조를 나타내는 도이고 (a)는 평면도, (b)는 트레이 길이방향의 측면도, (c)는 트레이 폭방향의 측면도이고, 도 19는 도 18에 나타나는 트레이의 뒷면측의 구조를 나타내는 바닥면도이고, 도 20은 도 18에 나타나는 트레이에 있어서의 반도체장치 수납시의 수납부의 길이방향의 절단구조를 나타내는 확대 부분단면도이고, 도 21은 도 18에 나타나는 트레이에 있어서의 반도체장치수납시의 수납부의 폭방향의 절단구조를 나타내는 확대부분 단면도이고, 도 22는 본 발명의 반도체장치의 제조방법으로 이용되는 변형예의 트레이에 있어서의 반도체장치의 수납상태를 나타내는 확대부분 단면도이다.
본 실시형태 3에서는 트레이(1)에 수납되는 반도체장치가 도 20에 나타나는 바와같이 걸윙형의 복수의 외부리드(외부단자)(10b)를 갖고 또한 외부리드(10b)가 좁은피치(예를들면 피치 0.4mm~ 0.5mm)로 설치되어 있으면서 리드 두께가 0.1mm정도로 얇은 외부리드(10b)의 경우이고 이 반도체장치를 수납하는 트레이(1)에 대해서 설명한다.
따라서, 본 실시형태 3에서는 상기 반도체장치의 일례로서 도 20에 나타나는 QFP(Thin Quad Flat Package)(10)의 경우를 설명하지만 상기 반도체장치는 TQFP(10)이외의 SOP(Small Outline Package)등이어도 좋다.
도 18 및 도 19에 나타나는 트레이(1)는 도 20에 나타나는 TQFP(10)을 수납이 가능한 적층형의 것이고 그 구성은 앞뒤양면에 복수의 포켓(1a)을 매트릭스배열로 구비하면서 복수의 포켓(1a)을 연결하는 트레이본체부(1d)와 포켓(1a)에 있어서 TQFP(10)을 위치결정하도록 설치되고 또한 트레이본체부(1d) 보다 연질의 재료에 의해 형성된 리브형의 완화부(1g)로 이루어지고 완화부(1g)가 바닥부(1c)로부터 리브형으로 돌출한 형태로 되어 있다.
즉, 바닥부(1c)에서 돌출한 리브형의 완화부(1g)는 도 18(a),(b),(c), 도 19에 나타나는 바와 같이 포켓(1a)의 바닥부(1c)에 있어서 도 20에 나타나는 TQFP(10)의 몰드부인 사각형의 본체부(10a)의 4변을 따라서 이것을 위치결정하도록 설치되어 있고 이 리브형의 완화부(1g)에 의해 포켓(1a)내에서 TQFP(10)이 위치결정되기 때문에 이 트레이(1)를 이용한 TQFP(10)의 반송시등의 진동과 위격에 의해 외부리드(10b)가 포켓(1a)의 내벽(1k)에 접촉하는 것을 방지가능하다.
또한, 도 22에 나타나는 트레이(1)는 실시형태 1에서 설명한 트레이(1)과 동일하게 리프형으로 돌출한 완화부(1g)와 함께 완화부(1g)가 포켓(1a)의 바닥부(1c) 전체에 걸쳐서 설치되어 있는 것이고 도 18에 나타나는 트레이(1)과 동일하게 리브형으로 돌출한 완화부(1g)에 의해 TQFP(10)의 본체부(10a)를 위치결정하고 있다.
또한, 본 실시형태 3의 도 18 및 도 22에 나타나는 트레이(1)의 포켓(1a)에 TQFP(10)를 수납할 때에는 도 20, 도 21 및 도 22에 나타나는 바와 같이 TQFP(10)의 걸윙형의 외부리드(10b)의 내측에 리브형의 완화부(1g)를 배치하여 이 리브형의 완화부(1g)에 의해 TQFP(10)의 본체부(10a)를 포켓(1a)내에서 위치결정하여 수납한다.
본 실시형태 3에서 설명한 트레이(1)을 이용하는 것에 의해 리브형의 완화부(1g)가 트레이본체부(1d)보다 연질의 수지재료에 의해 형성되어 있기 때문에 위격에 의해 굴절하여 탈락하는 것을 방지가능하다.
따라서, TQFP(10)등과 같은 걸윙형의 외부리드(10b)를 갖는 좁은피치타이프로 또한 리드두께가 0.1mm정도로 얇은 반도체장치를 수납할 때에도 포켓(1a)내에서 TQFP(10)의 위치결정이 확실하게 실행되기 때문에 외부리드(10b)가 포켓(1a)의 내벽(1k)에 위격하는 것을 방지가능 하고 그 결과 TQFP(10)에 있어서의 외부리드(10b)의 변형을 방지가능하다.
또한, 본 실시형태 3에 의하면 트레이(1)의 적층시 TQFP(10)(반도체장치)의 표면측에 빈공간부가 형성되어 있기 때문에 예를들면 트레이(1)에 반환등의 변형이 발행하여도 TQFP(10)(반도체장치)에 부분적으로 집중하중이 부가되는 것을 방지 가능하다.
또한, 도 18, 도 22에 나타나는 트레이(1)에 있어서 트레이본체부(1d)와 완화부(1g)를 형성하는 각각의 수지재료와 이 트레이(1)에 있어서 그 외의 구조와 실시형태 3에 있어서 반도체장치의 제조방법, 즉 도 18, 도 22에 나타나는 트레이(1)를 이용한 TQFP(10)의 보관, 반송, 특성선별, 검사(외관검사), 베이크처리 및 출하방법등에 대해서는 실시형태 1에서 설명한 것과 동일하기 때문에 그 중복설명은 생략한다.
(실시형태 4)
도 23은 본 발명의 실시형태(4)의 트레이의 구조의 일례를 나타내는 확대부분평면도이고 도 24는 도 23에 나타나는 트레이를 적층할 때의 구조를 도 23의 E-E선에 따라서 절단하여 나타나는 부분단면도이다.
본 실시형태 4에서는 트레이(1)에 수납되는 반도체장치가 도 24에 나타나는 바와 같은 배선기판인 BGA기판(13a)를 구비하고 이 배선기판에 반도체칩(30(도 7참조)가 탑재되어 있는 경우이고 상기 반도체장치의 일례로서 외부단자로서 복수의 볼전극(13c)이 영역배열배치로 BGA기판(13a)의 외부단자 취부면(13b)에 설치되고또한 반도체칩(3)이 수지몰드에 의해 수지봉합되어 형성된 몰드부인 봉합본체부(13d)를 구비한 BGA(13)의 경우를 설명한다.
그러나 상기 반도체장치는 배선기판에 상기 반도체칩(3)이 탑재되어 있으면 BGA(13)이외의 LGA(Land Grid Array)등이어도 좋다.
따라서, 본 실시형태 4의 반도체장치(반도체패키지)의 제조방법에서 이용되는 도 23에 나타나는 트레이(1)는 실시형태(1)에서 설며한 트레이(1)과 동일하게 복수의 상기 반도체장치를 매트릭스형으로 정열시켜서 수납하는 적층형의 판형의 것이지만 도 23에서는 트레이(1)의 표면측의 일부(포켓(1a)과 그 주위)의 구조를 확대하여 나타내고 있다.
우선 본 실시형태 4의 트레이(1)의 특징부분에 대해서 설명하면 트레이(1)는 복수의 수납부인 포켓(1a)를 연결하는 트레이본체부(1d)와 포켓(1a)에 설 치되면서 트레이본체부(1d)보다 연질의 재료에 의해 형성된 완화부(1g)를 갖고 있고 GAG(13)을 포켓(1a)에 수납한 트레이(1)와 다른 트레이(1)를 적층할 때에 도 24에 타나는 바와 같이 BGA(13)의 앞뒤양면측에 완화부(1g)에 의해 BGA(13)의 봉입본체부(13d)가 지지되고 다른 쪽(BGA(13)의 뒷측에 배치된다)의 완화부(1g)에 의해 BGA기판(13a)의 외부단자 취부면(13b)의 주변부가 지지되어 있다.
또한, 본 실시형태 4의 트레이(1)에서는 도 24에 나타나는 BGA(13)의 하측(뒤)을 지지하는 완화부(1g)가 도 23에 나타나는 바와 같이 사각형의 각 포켓(1a)의 사각 구석에 L자형으로 설치되어 있고 이 L자형의 완화부(1g)가 BGA(13)의 BGA기판(13a)의 외부단자 취부면(13b)의 주변부의 각부를 지지하고 있다.
즉, BGA(13)를 포켓(1a)에 수납할 때에 L자형의 완화부(1g)는 BGA기판(13a)에 취부된 볼 전극 (13c)에 접촉하지 않도록 BGA기판(13a)의 외부단자 취부면(13b)에 있어서 볼전극배치영역의 외측영역을 지지하도록 배치되어 있다.
따라서, BGA(13)의 하측(뒷)(BGA기판(13a)의 외부단자 취부면(13b)측)을 지지하는 완화부(1g)는 포켓(1a)내의 네구석에 배치되는 것으로 한정되는 것은 아니고 BGA기판(13a)의 외부단자취부면(13b)에 있어서 볼전극 배치영역의 외측영역(주변부)을 지지하도록 배치되어 있으면 포켓(1a)내에 있어서 그 네구석이외로 설치하여도 좋다.
또한, 각 포켓(1a)의 네구석에 설치된 L자형의 완화부(1g)는 트레이본체부(1d)와 일체이고 또한 이것과 동일한 경질의 재료로 형성되어 있어도 좋고 그 경우에는 L자형의 완화부(1g)는 트레이본체부(1d)와 동일한 재질의 패키지 지지부가 된다.
따라서, 본 실시형태(4)의 트레이(1)는 BGA(13)를 수납하여 적층할 때에 BGA(13)의 앞뒤양면측에 배치되는 완화부(1g) 가운데 적어도 BGA(13)의 상측(앞측)에 배치되는 완화부(1g)가 BGA(13)의 몰드부인 봉입본체부(13d)에 접촉하여 지지하고 있으면 좋고 BGA기판(13a)의 하측(뒷측)을 지지하는 완화부(1g)는 트레이본체부(1d)보다 연질의 재료로 형성되어 있어도 좋고 또한 트레이본체부(1d)와 동일한 경질의 재료로 형성되어 있어도 좋다.
그러나, 어느한쪽의 완화부(1g)도 트레이본체부(1d)보다 부드러운 연질의 재료로 형성되어 있는 편이 바람직하다.
여기에서 본 실시형태(4)의 트레이(1)는 그 적층시에 BGA(13)의 앞뒤양면측에 배치되는 완화부(1g)가 앞뒤양면측의 완화부(1g)와 함께 트레이본체부(1d) 보다 부드러운 연질의 재료로 형성되어 있는 경우에는 적어도 BGA(13)의 앞뒤 어느 한쪽의 완화부(1g)가 BGA(13)에 접촉하여 지지하도록 하는 구조로 되어 있으면 좋다.
이어서, 트레이(1)의 상세구조에 대해서 설명한다. 트레이본체부(1d)에서는 측벽인 구획벽(1s)와 바닥판(1t)로 둘러싸여지고 또한 오목형으로 형성된 수납부인 포켓(1a)이 장방형(사각형)으로 형성되고 트레이본체부(1d)의 외측으로 설치된 가장자리(1u)에서 도 24에 나타나는 바와 같이 각부(1w)가 직립되어 있다.
또한, 포켓(1a)의 바닥판(1t)에는 적정수의 도23에 나타나는 결합구(1r)이 설치되고 트레이본체부(1d)의 포켓(1a)의 바닥판(1t)의 상면 및 하면에는 리브형태의 완화부(1g)가 설치되어 있다.
또한, 트레이본체부(1d)는 주로 폴리스틸렌 폴리에틸렌 폴리프포필렌 염화비닐수지등의 열가소성을 갖는 합성수지를 사용하여 형성되는 것이지만 도전성을 갖는 카본, 그래파이트등의 도전성재와 탄력성을 가지는 고무 예를들면 폴리부타젠의 탄력재를 첨가한 것을 사용하여 트레이본체부(1d)에 휴전방지를 위하여 도전성과 탄력성을 일으키는 것은 추천한다.
이들의 조성물의 첨가량으로서는 예를들면 폴리스텔렌 7할 카본 1할 폴리부타젠 2할의 비율로 조정한다. 성형방법으로서 사출성형에 의해 성형하는 것이 편리하지만 이것에 한정되는 것은 아닌것은 물론이다.
또한, 수납부인 포켓(1a)은 BGA(13)등의 반도체장치를 수납하는 장소이고 바닥판(1t)와 여기서 직립된 구획벽(1s)에 의해 오목형으로 형성되어 있다. 그 때 포켓(1a)의 수평방향의 면적 및 높이는 수납하는 BGA(13)의 크기에 의해 적정한 사이즈로 형성하지만 최저한 BGA(13)가 구획벽(1s)에 접촉되지 않고 또한 구획벽(1s)으로부터 돌출하지 않는 평면 및 높이로 할 필요가 있다.
또한, BGA(13)의 외관형태에 맞추어서 구획벽(1s)을 형성하는 것이 추천된다.
또한, 근접하는 포켓(1a)간의 구획벽(1s)에는 절단부(1v)가 형성되어 있다. 절단부(1v)는 바닥판(1t)과 거의 평행한 면이 되도록 구획벽(1s)을 절단하여 형성된 것이고 환형의 완화부(1g)를 접속하는 접속부(1g)를 설치하는 개소로 한다. 또한, 접속부(1g)를 설치하지 않는 경우에는 구회벽(1s)에 절단부(1v)를 설치하지않아도 좋다.
또한, 결합구(1r)는 포켓(1a)에 환형의 완화부(1g)를 성형할 때에 리브 1m와 지지부 1n을 동시에 성형하기 위한 것이거나 지지부 1n을 밀어넣기 위한 구머이고, 포켓(1a)의 환형의 완화부(1g)를 완화부(1g)를 설치하는 개소에 같은 간격으로 적정한 수로 설치한다. 특히 리브 1m와 접속부(1g)의 교차개소를 포함하는 4개소 이상으로 설치하는 것이 바람직하다.
또한, 환형의 완화부(1g)는 포켓(1a)의 바닥판(1t)에서 돌출하는 리브 1m와 트레이(1)을 겹칠때 BGA(13)을 그 상측에서 누르는 지지부(1n)와 리브 1m와 지지부(1n)을 결합하는 결합부(1p)와 근접한 리브 1m를 접속하는 접속부(1g)로 구성된다.
여기에서 리브 1m는 포켓(1a)의 바닥면부에 환형으로 형 성되고 근저하는 다른 리브 1m와 접속부(1g)에 의해 접속되어 있다. 지지부(1n)는 포켓(1a)의 바닥판(1t)의 하면(뒷면측)에 환형으로 형성되어 있다. 리브 1m도 지지부 1n은 바닥판(1t)에 적정한 수로 설치한 결합구(1r)을 매개로 결합부(1p) 에 의해 결합되어 있다.
또한, 리브 1m의 설치폭 및 높이는 특히 한정은 없지만 수납하는 BGA(13)의 사이즈로 적층시켜 BGA(13)를 포켓(1a)에 수납할 때에 BGA(13)의 볼전극(13c)에 접촉하지 않는 정도의 높이로 할 필요가 있다.
한편, 지지부(1n)의 설치폭 및 높이에 대해서도 특히 한정은 없지만 수납하는 BGA(13)의 사이즈로 적응시켜 트레이(1)를 겹칠때에 하단의 트레이(1)에 수납된 BGA(13)의 봉입본체부(13d)에 접하지만 큰 압력은 부가되지 않는 정도의 높이로 하는 것이 바람직하다.
또한, L자형 및 환형의 완화부(1g)에는 트레이(1)로 위격이 BGA(13)에 전달되지 않도록 흡수하는 유연성을 가지고 또한 트레이(1)를 열세정할때에 변형사지않는 내열성을 갖는 소재(구체적으로는 열변형온도가 150℃이상인 것을 추천한다)를 사용하고 예를들면 폴리에스텔 에라스토마, 실리콘수지, 폴리우레탄등을 사용한다.
또한, 환형의 완화부(1g)의 형성방법은 완화부(1g)의 성형용의 금형을 트레이(1)의 상면 및 하면에 취부하여 적정수지를 사출성형방법등에 의해 주입하여 성형한다. 주입된 수지는 리브 1m 및 접속부(1g)를 형성하면서 결합구(1r)에 주입되고 또한 결합구(1r)에서 유출하여 지지부(1n) 및 결합부(1p)를 형성하고 이것에 의해 완화부(1g)는 일체성형된다.
그러나, 완화부(1g)의 성형방법은 이것에 한정되는 것이 아니고 리브 1m 지지부(1n) 및 결합부(1p)로 구성되는 완화부(1g)를 트레이(1)와 개별로 형성하고 완화부(1g)를 결합구(1r)에 삽입하여도 좋고, 또한, 결합구(1r) 및 결합부(1p)를 형성시키지 않고 트레이본체부(1d)의 상면 및 하면에 각각 금형을 취부하여 리브1m와 지지부(1n)을 개별로 독립하여 사출성형하여도 좋다.
여기에서 L자형의 완화부(1g)에 대해서도 동일하게 트레이본체부(1d)와는 별개로 독립하여 사출성형하여 형성한다.
또한, 리브 1m 및 지지부(1n)는 필히 환형으로 형성하지 않아도 좋고 적정폭을 가지는 점형 혹은 선형으로 돌기형으로 형성하여도 좋고 혹은 포켓(1a)의 바닥판(1t)의 전체 또는 네구석등의 일부에 면형태로 형성하여도 좋다.
여기에서 점형으로 형성하는 경우는 접속부(1g)는 형성할 필요없고 또한, 점형 선형 혹은 면형으로 형성하는 경우에는 결합구(1r) 및 결합부(1p)를 형성하여도 좋다.
또한, 리브 1m 및 지지부(1n)는 미리 환형 또는 그외의 형태로 형성된 실리콘수지, 폴리우레탄, 염화비닐수지등 혹은 발포프라스틱 스폰지등을 접착하는 것으로 형성하여도 좋다(포켓(1a)내의 네구석의 L자형의 완화부(1g)에 대해서도 동일).
또한, 환형의 완화부(1g)는 결합구(1r)를 포켓(1a)의 바닥판(1t)상의 전체 또는 적정한 형태로 형성하고 그 결합구(1r)와 횡단면을 같은형으로 형성하면서 세로단면에 있어서 리브 1m 및 지지부(1n)가 바닥판(1t)의 상면 및 하면보다 돌출하도록 형성하여 그 결합구(1r) 에 삽입하여 끼워져도 좋다. 이 경우 완화부(1g)의 바닥판(1t)에서 돌출하는 리브 1m 및 지지부(1n)는 점형, 선형 혹은 면형등으로 형성하여 리브 1m 및 지지부(1n)를 구성시킨다.
또한, 트레이본체부(1d)의 가장자리(1u)는 트레이본체부(1d)의 사방의 가장자리로 적정한 폭으로 설치하고 이 가장자리(1u)에서 각부(1w)를 하측으로 직립시키고 있다. 각부(1w)는 트레이(1)를 겹칠때에 하단의트레이(1)의 가장자리(1u)상에 재치한다. 각부(1w)는 수납하는 BGA(13) 및 리브 1m와 지지부(1n)의 사이즈로 적응시켜서 BGA(13)에 불필요한 압력을 부가하지 않는 적정 높이로 형성한다. 또한, 가장자리(1u)를 설치하지 않고 각부(1w)를 바닥판(1t)에서 직접 직립하여도 좋고 또한 각부(1w)를 특별하게 설치하지 않아도 좋다.
다음으로 본 실시형태(4)의 트레이(1)의 사용순서에 대해서 설명하면 우선 BGA(13)을 트레이(1)의 포켓(1a)내에 재치하여 네구성으로 설치된 L자형의 완화부(1g)에 의해 BGA(13)를 지지한다.
상기에 의해 BGA(13)은 포켓(1a)내네서 그 BGA기판(13a)의 외부단자 취부면(13b)의 주변부가 네구석으로 설치된 L자형의 완화부(1g)에 의해 지지된다.
이와 같이하여 BGA(13)이 수납된 트레이(1)를 하단의 트레이(1)의 가장자리(1u)상에 상단의 트레이(1)의 각부(1w)를 재치하여 적층한다. 이때에 상단의 트레이(1)에 설치된 지지부(1n)이 하단의 트레이(1)에 수납된 BGA(13)의 봉입본체부(13d)를 위쪽에서 지지하고 BGA(13)는 그 위쪽에서 완화부(1g)로 지지된다.
즉, BGA(13)는 그 상측에서 상단의 트레이(1)의 지지부(1n)에 의해 봉입본체부(13d)가 지지되고 한편, 하측에서 하단의 트레이(1)의 L자형의 완화부(1g)에 의해 BGA기판(13a)이 지지된다.
그리고 이와같이 하여 적층된 트레이(1)를 박스로 밀봉하여 포장하고 이것을 운반한다.
또한, BGA(13)에 있어서의 영향을 조사하기 위하여 염화비닐수지제의 트레이(1)에 폴리에스텔 에라스토마제의 완화부(1g)를 설치한 것과 설치하지않는 것을 사용하고 BGA(13)를 수납한 트레이(1)를 5단 겹쳐서 포장하고 5cm별로 트레이(1)의 콘크리트 바닥면으로 낙하실험을 실행한 시점에서 완화부(1g)를 설치하지 않는 트레이(1)에 수납한 BGA(13)은 10cm의 높이에서의 낙하에 의해 파손이 발생하지만 완화부(1g)를 설치한 트레이(1)에 수납한 BGA(13)는 60cm의 높이에서 낙하시켜도 파손이 발생되지 않았다.
이상과 같이 본 실시형태(4)에서는 트레이(1)의 각 포켓(1a)의 바닥판(1t)의 하면에 위격부(1g)를 형성하는 지지부(1n)를 설치하는 것에 의해 마찰계수가 작은 트레이(10의 포켓(1a)에 BGA(13)를 수납한 경우에 비하여 BGA(13)가 지지부(1n)과 마찰에 의해 미끄러지기 어렵고 BGA(13) 의 포켓(1a)내에서 횡이동(횡슬라이드)을 방지가능하다.
그 결과 측벽인 구획벽(1s)의 접촉에 의한 손상이 없어지고 트레이(1)의 아래측에서의 위격을 완화부(1g)가 수납하여 BGA(13)에 전달하지 않기 때문에 BGA(13)의 파손을 방지하는 것이 가능 하다.
또한, 본 실시형태 4의 트레이(1)에서는 각 포켓(1a)의 바닥판(1t)의 상면및 하면의 양측에 완화부(1g)를 설치하였기 때문에 트레이(1)를 겹칠때에 BGA(13)을 상하로부터 적정한 압력으로 지지하는 것이 가능하기 때문에 BGA(13)의 포켓(1a)내에서의 이동이 전혀없어지고 트레이(1)에게로의 위격을 완화부(1g)가 흡수하여 BGA(13)에 전달하지 않기 때문에 보다 확실하게 BGA(13)의 파손을 방지하는 것이 가능하다.
또한, 포켓(1a)의 바닥판(1t)의 상면의 리브 1m와 하면의 지지부(1n)을 포켓(1a)의 바닥판(1t)에 설치한 결합구(1r)으로 결합시켜서 일체성형하였기 때문에 완화부(1g)의 성형과정을 단순화하는 것이 가능하면서 완화부(1g)를 두껍게 형성가능 하기 때문에 트레이(1)로의 위격을 더 한층 흡수하여 BGA(13)로 전달하지 않는 것이 가능해지고 또한 BGA(13)의 파손을 방지하는 것이 가능하다.
또한, 트레이(1)의 오목형의 각 포켓(1a)의 바닥판(1t)의 상면의 네구석에 L자형의 완화부(1g)를 설치하고 또한 바닥판(1t)의 하면에 완화부(1g)를 구성하는 지지부(1n)를 설치한 것에 의해 BGA(13)를 포켓(1a)내에 재치하여 L자형의 완화부(1g)로 BGA(13)를 지지한 상태로, 트레이(1)를 상하로 겹칠때에 포켓(1a)의 바닥판(1t)의 상면에 설치한 L자형의 완화부(1g)와 상단의 BGA(13)의 수납용의 트레이(1)의 포켓(1a)의 바닥판(1t)의 하면에 설치된 재치부(1g)인 지지부(1n)에 의해 BGA(13)를 상하로부터 지지하는 것이 가능하다.
따라서, BGA(13)을 수납한 트레이(1)의 운반(반송)시등에 있어서도 BGA(13)가 포켓(1a)내에서 이동하지않고 또한 운반시의 진동이 BGA(13)에 전달되기 어렵고 그 결과 BGA(13)의 파손을 방지하는 것이 가능하다.
이상 본 발명자에 의해 이루어진 발명을 발명의 실시형태에 의거하여 구체적으로 설명하였지만 본 발명은 상기 발명의 실시형태에 한정되는 것은 아니고 그 요지를 일탈하지 않는 범위에서 각종 변경이 가능한 것은 물론이다.
예를들면, 실시형태(1)에 있어서는 반도체장치(반도체패키지)가 CSP(2)의 경우에 대해서 설명하였지만 상기 반도체장치는 본체부(2a)의 외부단자취부면(2c)에 외부단자로서 볼전극(2b)이 설치되어 있다면 CSP(2)에 한정되는 것은 아니고 WPP와 BGA, 혹은 Au의 와이어범프를 가진 플리칩제품등이어도 좋다.
또한, 상기 실시형태 1 ~ 3에서는 트레이(1)를 구성하는 트레이본체부(1d)와 완화부(1g)에 있어서의 각각을 형성하는 재료가 트레이본체부(1d)는 폴리페닐린 에텔(PPE)이고 한편, 완화부(1g)는 폴리에스텔계 에라스토마등의 경우에 대해서 설명하였지만 트레이본체부(1d) 및 완화부(1g)를 형성하는 재료는 완화부(1g)가 트레이본체부(1d)보다 연질의 성형재료에 의해 형성되어 있으면 각각 PPE 또는 포리에스텔계 에라스토마이외의 다른 성형재료이어도 좋다.
또한, 상기 실시형태 1 ~ 4에 나타난 트레이(1)의 적층상태를 나타내는 도에 있어서 트레이(1)의 적층상태가 2단의 경우를 나타냈지만 트레이(1)의 적층수는 특히 한정되는 것은 아니고 몇단이어도 좋다.
본원에 있어서 개시되는 발명가운데 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
(1) 반도체장치의 제조방법에서 이용되는 반도체장치 수납용의 트레이의 수납부의 반도체장치와의 접촉개소에 트레이본체부보다 연질의 재료에 의해 형성된 완화부를 설치하는 것에 의해 반도체장치반송시등에 반도체장치가 위격을 받을 때에도 완화부에 의해 위겨을 완화하는 것이 가능하고 그 결과 반도체칩의 파괴를 방지하는 것이 가능하다. 상기에 의해 트레이를 이용한 반도체장치의 반송등에 있어서의 반도체장치의 보호성을 향상가능하다.
(2) 반도체장치의 제조방법으로 이용되는 트레이에 있어서 완화부에 의해 위격을 완화하는 것이 가능하기 때문에 반도체장치의 외부단자의 변형과 파괴를 방지하는 것이 가능하고 그 결과 트레이를 이용한 반도체장치의 반송등에 있어서의 반도체장치의 보호성을 향상가능하다.
(3) 상기 트레이가 트레이본체부와 이곳의 전역에 걸쳐서 거의 균등하게 배치된 수납부에 있어서의 완화부와의 별도의 재료에 의해 구성되는 것에 의해 트레이형성시의 성형재료의 트레이본체부 전체에 대한 회전삽입이 균등하게 이루어지기 때문에 트레이의 반환등의 변형을 저감할 수 있다.
(4) 트레이본체부 및 완화부가 내열성이 높은 수지재료에 의해 형성되어 있는 것에 의해 상기 (3)에 의해 고온분위기에 있어서도 트레이의 반환등의 변환을 저감할 수 있고 따라서 트레이를 베이크처리에 이용하는 것이 가능해진다. 그 결과 반도체장치를 트레이에 수납한 상태로 트레이별 반도체장치의 베이크처리를 실행하는 것이 가능하다.
(5) 반도체장치의 베이크처리를 실행할 때의 트레이의 반환등의 변형을 저감이 가능하기 때문에 트레이의 재이용에 대해서도 유효하다.

Claims (29)

  1. 앞뒤양면에 복수의 수납부를 구비한 적층형의 트레이의 상기 수납부에 반도체장치를 수납하여 상기 반도체장치의 보관, 반송 또는 검사등의 소망의 처리를 실행하는 반도체장치의 제조방법에 있어서,
    복수의 상기 수납부를 연결하는 트레이본체부와 상기 수납부의 상기 반도체장치와 접촉개소에 설치되고 또한 상기 트레이본체부보다 연질의 재료에 의해 형성된 완화부를 구비하는 복수의 상기 트레이를 준비하는 공정과,
    상기 트레이의 상기 수납부에 상기 반도체장치를 배치하여 상기 완화부에 의해 상기 반도체장치를 지지하는 공정과,
    상기 트레이와 여기에 적층가능한 다른 트레이를 적층하여 상기 트레이의 상기 수납부에 있어서 상기 반도체장치의 앞뒤양면측에 상기 트레이 및 상기 다른 트레이의 상기 완화부를 배치하여 상기 반도체장치를 수납하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 앞뒤양면에 복수의 수납부를 구비한 적층형의 트레이의 상기 수납부에 반도체장치를 수납하여 상기 반도체장치의 보관, 반송, 특성선별, 검사, 베이크처리 또는 출하를 실행하는 반도체장치의 제조방법에 있어서,
    복수의 상기 수납부를 연결하는 트레이본체부와 상기 수납부의 상기 반도체장치와 접촉개소인 바닥부에 설치되고 또한 상기 트레이본체부보다 연질의 재료에의해 형성된 완화부를 구비하는 복수의 상기 트레이를 준비하는 공정과,
    상기 트레이의 상기 수납부에 상기 반도체장치를 배치하여 상기 완화부에 의해 상기 반도체장치의 본체부의 실장측면을 지지하는 공정과,
    상기 트레이와 여기에 적층가능한 다른 트레이를 적층하여 상기 트레이의 상기 수납부에 있어서 상기 반도체장치의 앞뒤양면측에 상기 트레이 및 상기 다른 트레이의 상기 완화부를 배치하여 상기 반도체장치를 수납하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 앞뒤양면에 복수의 수납부를 구비한 적층형의 트레이의 상기 수납부에 반도체장치를 수납하여 상기 반도체장치의 보관, 반송, 특성선별, 검사, 베이크처리 또는 출하를 실행하는 반도체장치의 제조방법에 있어서,
    복수의 상기 수납부를 연결하는 트레이본체부와 상기 수납부의 상기 반도체장치와 접촉개소인 바닥부 및 내벽에 설치되고 또한 상기 트레이본체부보다 연질의재료에 의해 형성된 완화부를 구비하는 복수의 상기 트레이를 준비하는 공정과,
    상기 트레이의 상기 수납부에 상기 반도체장치를 배치하여 상기 완화부에 의해 상기 반도체장치의 본체부의 실장측면 또는 외부단자를 지지하는 공정과,
    상기 트레이와 여기에 적층가능한 다른 트레이를 적층하여 상기 트레이의 상기 수납부에 있어서 상기 반도체장치의 앞뒤양면측에 상기 트레이 및 상기 다른 트레이의 상기 완화부를 배치하여 상기 반도체장치를 수납하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 앞뒤양면에 복수의 수납부를 구비한 적층형의 트레이의 상기 수납부에 반도체장치를 수납하여 상기 반도체장치의 보관, 반송, 특성선별, 검사, 베이크처리 또는 출하를 실행하는 반도체장치의 제조방법에 있어서,
    복수의 상기 수납부를 연결하는 트레이본체부와 상기 수납부의 상기 반도체장치의 접촉개소에 설치되고 또한 상기 트레이본체부보다 경도가 낮은 수지재료에 의해 형성된 완화부를 구비하는 복수의 상기 트레이를 준비하는 공정과,
    상기 트레이의 상기 수납부에 상기 반도체장치를 배치하여 상기 완화부에 의해 상기 반도체장치를 지지하는 공정과,
    상기 트레이와 여기에 적층가능한 다른 트레이를 적층하여 상기 트레이의 상기 수납부에 있어서 상기 반도체장치의 앞뒤양면측에 상기 트레이 및 상기 다른 트레이의 상기 완화부를 배치하여 상기 반도체장치를 수납하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 청구항 1, 청구항 2, 청구항 3 또는 청구항 4에 있어서,
    상기 트레이본체부 및 상기 완화부가 트랜스퍼 몰드를 실행하기 쉬운 수지재료에 의해 형성된 상기 트레이를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 청구항 1, 청구항 2, 청구항 3 또는 청구항 4에 있어서,
    상기 트레이본체부 및 상기 완화부가 내열성이 높은 수지재료에 의해 형성된 상기 트레이를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 청구항 1, 청구항 2, 청구항 3 또는 청구항 4에 있어서,
    상기 수납부의 바닥부에 설치된 상기 완화부의 앞뒤면에 복수의 돌기부가 형성된 상기 트레이를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 청구항 1, 청구항 2, 청구항 3 또는 청구항 4에 있어서,
    상기 수납부의 바닥부에 설치된 상기 완화부의 앞뒤면에 어느 한쪽면에 복수의 돌기부가 형성되고 또한 다른 쪽의 면이 평탄면으로 형성된 상기 트레이를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 청구항 7 또는 청구항 8에 있어서,
    상기 완화부의 상기 돌기부가 상기 완화부의 상기 앞뒤면의 어느 한쪽 혹은 양면에 있어서 분산하여 배치된 상기 트레이를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 청구항 7 또는 청구항 8에 있어서,
    상기 완화부의 상기 돌기부가 상기 완화부의 상기 앞뒤면의 어느 한쪽 혹은 양면에 있어서 상기 반도체 장치의 외부단자와 접촉하지 않는 개소에 배치된 상기트레이를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 청구항 7 ,청구항 8 ,청구항 9 또는 청구항 10에 있어서,
    상기 완화부의 상기 돌기부가 그 선단을 향하여 수평방향의 단면적이 점점 작아지는 형태로 형성된 상기 트레이를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 청구항 1, 청구항 2, 청구항 3 또는 청구항 4에 있어서,
    상기 완화부의 앞뒤면이 평탄면으로 형성된 상기 트레이를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 청구항 1내지 청구항 12중 어느 한항에 있어서,
    상기 수납부의 내벽이 상기 완화부의 재료와 동일한 재료에 의해 형성된 상기 트레이를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 앞뒤양면에 복수의 수납부를 구비한 적층형의 트레이의 상기 수납부에 외부단자로서 볼전극이 설치된 반도체장치를 수납하여 상기 반도체장치의 보관, 반송, 특성선별, 검사, 베이크처리 또는 출하를 실행하는 반도체장치의 제조방법에 있어서,
    복수의 상기 수납부를 연결하는 트레이본체부와, 상기 수납부의 상기 반도체장치와의 접촉개소에 설치되고 또한 상기 트레이본체부보다 연질재료에 의해 형성된 완화부를 갖는 복수의 상기 트레이를 준비하는 공정과,
    상기 트레이의 상기 수납부에 상기 반도체장치를 배치하여 상기 완화부에 의해 상기 반도체장치를 지지하는 공정과,
    상기 트레이와 여기에 적층이 가능한 다른 트레이를 적층하여 상기 트레이의 상기 수납부에 있어서 상기 반도체장치의 앞뒤양면측에 상기 트레이 및 상기 다른 트레이의 상기 완화부를 배치하여 상기 반도체장치를 수납하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 청구항 14에 있어서,
    복수의 상기 볼전극이 외부단자 취부면의 전체에 걸쳐서 영역배열배치로 취부된 상기 반도체장치를 수납하는 상기 트레이를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 청구항 14에 있어서,
    복수의 상기 볼전극이 외부단자 취부면의 일부에 영역배열배치로 취부된 상기 반도체장치를 수납하는 상기 트레이를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 청구항 14, 청구항 15 또는 청구항 16에 있어서,
    상기 수납부의 바닥부에 설치된 상기 완화부의 상기 돌기부가 상기완화부의앞뒤면의 어느 한쪽 혹은 양면에 있어서 상기 반도체장치의 상기 볼전극과 접촉하지 않는 개소에 배치된 상기 트레이를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 청구항 1 내지 청구항 17중 어느 한항에 기재에 있어서,
    복수의 상기 트레이를 다단으로 적층하여 상기 반도체장치를 다단으로 복수개배치하여 수납하고 이 적층상태의 복수의 상기 트레이를 반도체제조공정사이에 반송하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 청구항 1내지 청구항 17중 어느 한항에 기재에 있어서,
    복수의 상기 트레이를 다단으로 적층하여 상기 반도체장치를 다단으로 복수개 배치하여 수납하고 이 적층상태의 복수의 상기 트레이를 수납박스에 수납하여 출하하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 청구항 1 내지 청구항 17중 어느 한항에 있어서,
    앞뒤면 가운데 한쪽면의 상기 수납부에 상기 반도체장치를 각각 수납하여 적층한 다단의 상기 트레이를 적층상태로 반전하고,
    상기 반전에 의해 하측에 배치된 상기 트레이의 다른면의 상기 수납부의 상기 완화부에 의해 상기 반도체장치를 지지하고,
    상기 후 상기 반전에 의해 상측에 배치된 상기 트레이를 순서로 차출하여 상기 반도체장치를 노출시켜서 상기 반도체장치의 외부단자를 외관검사하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 청구항 1 내지 청구항 17중 어느 한항에 있어서,
    복수의 상기 트레이를 다단으로 적층하여 상기 반도체장치를 다단으로 복수개 배치하여 수납하고 이 적층상태의 복수의 상기 트레이에 수납된 상기 반도체장치를 트레이별로 베이크처리하는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 앞뒤양면에 복수의 수납부를 구비한 적층형의 트레이의 상기 수납부에 외부단자로서 걸윙(gull-wing)식의 외부리드가 설치된 반도체장치를 수납하여 상기 반도체장치의 보관, 반송, 특성선별 검사 베이크처리 또는 출하를 실행하는 반도체장치의 제조방법에 있어서,
    복수의 상기 수납부를 연결하는 트레이본체부와 상기 수납부에 있어서 상기 반도체장치를 위치결정하도록 설치되고 또한 상기 트레이본체부보다 연질의 재료에 의해 형성된 완화부를 구비하는 복수의 상기 트레이를 준비하는 공정과,
    상기 반도체장치의 걸윙식의 상기 외부리드의 내측에 상기 완화부를 배치하여 상기 완화부에 의해 상기 반도체장치를 위치결정하여 상기 트레이의 상기 수납부에 상기 반도체장치를 수납하는 공정과,
    상기 트레이와 여기에 적층가능한 다른 트레이를 적층하여 각각 상기 트레이의 상기 수납부에 상기 반도체장치를 수납하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 청구항 22에 있어서,
    복수의 상기 트레이를 다단으로 적층하여 상기 반도체장치를 다단으로 복수개 배치하여 수납하고 이 적층상태의 복수의 상기 트레이를 반도체제조공정사이로 반송하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 청구항 22에 있어서,
    복수의 상기 트레이를 다단으로 적층하여 상기 반도체장치를 다단으로 복수개 배치하여 수납하고 이 적층상태의 복수의 상기 트레이를 수납함에 수납하여 출하하는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 청구항 22에 있어서,
    복수의 상기 트레이를 다단으로 적층하여 상기 반도체장치를 다단으로 복수개 배치하여 수납하고 이 적층상태의 복수의 상기 트레이에 수납된 상기 반도체장치를 트레이별로 베이크처리하는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 복수의 수납부와 상기 복수의 수납부를 연결하는 트레이본체부를 구비한 트레이의 상기 수납부에 반도체장치를 수납하여 상기 반도체장치의 보관, 반송 또는검사등의 소망의 처리를 실행하는 반도체장치의 제조방법에 있어서,
    상기 복수의 수납부는 측벽 및 여기에 연결되는 바닥면을 가지면서 상기 바닥면은 상기 트레이본체부보다 연질의 재료에 의해 형성된 완화부인 상기 트레이를 복수개 준비하는 공정과,
    상기 복수트레이의 제 1의 트레이와 상기 복수트레이의 제 2의 트레이를 적층하여 상기 제 1의 트레이의 상기 수납부에 있어서 상기 반도체장치의 앞뒤양면측에 상기 제 1 트레이 및 상기 제 2 트레이의 상기 완화부가 배치되도록 상기 반도체장치를 수납하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 복수의 오목형의 수납부를 구비한 트레이에 있어서,
    반도체장치를 수납하는 복수의 상기 수납부를 연결하는 트레이본체부와,
    상기 수납부에 설치되고 상기 트레이본체부보다 연질의 재료에 의해 형성된 완화부를 갖고,
    상기 트레이의 상기 수납부에 상기 반도체장치를 수납한 상태에서 상기 트레이와 여기에 적층가능한 다른 트레이를 적층할 때에 상기 반도체장치의 앞뒤양면측에 상기 완화부가 배치되고 상기 앞뒤양면측의 적어도 한쪽의 상기 완화부가 상기 반도체장치와 접촉하고 있는 것을 특징으로 하는 트레이.
  28. 청구항 27에 있어서,
    상기 반도체장치는 반도체칩이 배선기판에 탑재되면서 상기 반도체 칩을 봉입하는 봉입본체부를 구비하고 상기 배선기판에 복수의 외부단자가 영역배열배치로 설치되어 있고,
    상기 반도체장치를 상기 수납부에 수납한 상기 트레이와 상기 다른 트레이를 적층할 때에 상기 반도체장치의 앞뒤양면측에 배치된 상기 완화부 가운데 적어도 한쪽의 상기 완화부가 상기 반도체장치의 상기 봉입본체부와 접촉하고 있는 것을 특징으로 하는 트레이.
  29. 청구항 27에 있어서,
    상기 반도체장치는 반도체 칩이 배선기판에 탑재되면서 상기 반도체 칩을 봉입하는 봉입본체부를 구비하고 상기 배선기판에 복수의 외부단자가 영역배열배치로 설치되어 있고,
    상기 반도체장치를 상기 수납부에 수납한 상기 트레이와 상기 다른 트레이를 적층할 때에 상기 반도체장치의 앞뒤양면측에 배치된 상기 완화부 가운데 한쪽의 상기 완화부에 의해 상기 반도체장치의 상기 봉입본체부가 지지되고 다른쪽의 상기 완화부에 의해 상기 배선기판의 외부단자 취부면의 주변부가 지지되어 있는 것을 특징으로 하는 트레이.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100881034B1 (ko) * 2007-04-23 2009-02-12 원용권 반도체 패키지용 수납 트레이 및 그 제작방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573200B2 (en) * 2001-01-18 2003-06-03 Advanced Micro Devices, Inc. Automatic printing of caution labels for moisture-sensitive devices
US7108899B2 (en) * 2002-09-11 2006-09-19 Entegris, Inc. Chip tray with tacky surface
AU2003270072A1 (en) * 2002-09-11 2004-04-30 Entegris, Inc. Carrier with tacky surfaces
US6926937B2 (en) * 2002-09-11 2005-08-09 Entegris, Inc. Matrix tray with tacky surfaces
JP4391479B2 (ja) 2003-11-06 2009-12-24 シャープ株式会社 基板搬送用トレイ
JP4299721B2 (ja) 2003-12-09 2009-07-22 株式会社ルネサステクノロジ 半導体装置の搬送方法および半導体装置の製造方法
JP2009094538A (ja) * 2003-12-09 2009-04-30 Renesas Technology Corp 半導体装置の搬送方法および半導体装置の製造方法
JP4525117B2 (ja) * 2004-03-12 2010-08-18 ルネサスエレクトロニクス株式会社 トレイ
JP4734993B2 (ja) * 2005-03-28 2011-07-27 ヤマハ株式会社 トレイ及びその吸着構造
JP4506533B2 (ja) * 2005-03-28 2010-07-21 ヤマハ株式会社 トレイ及びその吸着構造
JP4736499B2 (ja) * 2005-03-28 2011-07-27 ヤマハ株式会社 収納容器
WO2008114366A1 (ja) * 2007-03-16 2008-09-25 Fujitsu Microelectronics Limited 電子部品収納容器
JP2008288400A (ja) * 2007-05-18 2008-11-27 Panasonic Corp 回路基板，樹脂封止型半導体装置，樹脂封止型半導体装置の製造方法，トレイおよび検査ソケット
JP2011018771A (ja) * 2009-07-09 2011-01-27 Shin Etsu Polymer Co Ltd 基板収納容器
KR20120018644A (ko) * 2010-08-23 2012-03-05 삼성전자주식회사 반도체 패키지 이송 장치
JP6199724B2 (ja) * 2013-12-13 2017-09-20 東芝メモリ株式会社 半導体装置の製造方法
CN105480597A (zh) * 2015-12-25 2016-04-13 江苏创基新能源有限公司 太阳能光伏组件包装箱
KR20170100353A (ko) * 2016-02-25 2017-09-04 (주)코스탯아이앤씨 반도체 수납 트레이 및 반도체 수납 트레이용 커버
CN106742604B (zh) * 2016-12-07 2019-02-01 中国科学院半导体研究所 半导体单管激光器的存储装置
CN106864933B (zh) * 2017-03-20 2018-10-30 武汉华星光电技术有限公司 多用型面板托盘
JP2019001491A (ja) * 2017-06-14 2019-01-10 住友ベークライト株式会社 梱包体および梱包方法
TWI685457B (zh) * 2018-04-26 2020-02-21 日商矽濃電氣產業股份有限公司 半導體積體電路零件用托盤及其製造方法
JP7361614B2 (ja) * 2020-01-14 2023-10-16 三菱電機株式会社 半導体チップトレイ及び半導体チップの収容方法
CN112265728B (zh) * 2020-11-26 2022-04-26 瑞昌市渝瑞实业有限公司 一种山药防断包装设备

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100881034B1 (ko) * 2007-04-23 2009-02-12 원용권 반도체 패키지용 수납 트레이 및 그 제작방법

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