KR20010095303A - 다상클록신호 발생회로 및 선택회로 - Google Patents

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KR20010095303A
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Abstract

본 발명은 원하는 주파수 및 위상차를 갖는 다상의 클록신호를 얻기 위한 다상클록신호 발생회로 및 선택회로에 관한 것이다. 주요 구성은 PLL 회로(100), 분주회로(200) 및 선택회로(300)를 구비한다. 선택회로(300)는 입력단자 t1a-t10a에 공급된 10상 클록신호 PHA1-PHA10 중 위상차가 2ns인 클록신호를 출력단자 t1b-t1Ob에 공급하도록 입력단자와 출력단자를 접속하고, 분주회로(200)는 D 플립플롭 DFF1-DFF10과 NOR 회로 NR2-NR10을 포함한다. D 플립플롭 DFFi(i = 2 - 10)는 상기 상의 클록을 받는 D 플립플롭 DFF(i-1)가 분주를 시작한 후에 분주한다. 이로 인하여 전압제어 발진회로(VC0)를 조정하지 않고 원하는 주파수 및 위상차의 다상클록신호 PH1-PH10을 얻을 수 있다.

Description

다상클록신호 발생회로 및 선택회로{MULTIPHASE CLOCK GENERATOR AND SELECTOR CIRCUIT}
본 발명은 다상클록신호 발생회로 및 선택회로에 관한 것으로, 더욱 자세하게는 광범위하고 불연속적인 주파수를 취급하는 회로에 알맞는 다상클록신호 발생회로 및 선택회로에 관한 것이다.
IEEE1394.b에 대표되는 고속직렬 데이터 전송회로를 CMOS에서 구성하는 경우에 각 CM0S 소자의 동작주파수를 완화하기 위해 다상클록신호를 발생시키는 경우가 있다. 즉 1GHz의 클록신호 대신 1ns씩 위상을 어긋나게 하는 100MHz의 클록신호를 10상 발생시켜, 이들 10상의 클록신호에 의해 각 CM0S 소자를 병렬로 동작시킨다. 이와 같이 하면 각 CM0S 소자의 동작주파수가 완화되어 고속 데이터 전송회로를 CM0S에서 실현할 수 있다. 통상적으로 이러한 다상클록신호는 PLL회로를 이용하여 생성된다.
도 31에 도시된 바와 같이 PLL회로의 루프 내에는 분주비를 바꿀 수 있는 프로그래머블 분주기 PD가 설치된다. 그리고 프로그래머블 분주기 PD에 의해 분주비를 바꿔 전압제어 발진회로 VCO의 발진주파수를 변화시킨다. 이로 인하여 여러가지 변형의 다상클록신호 PHB1-PHB10을 발생시킬 수 있다.
그러나 IEEE1394.b에 대표되는 고속직렬 데이터 전송회로의 동작주파수는 125M, 250M, 500M, 1G, 2Gbps로 광범위하다. 따라서 도 31에 도시하는 다상클록신호 발생회로를 이러한 고속직렬 데이터 전송회로에 적용하는 경우에는 전압제어 발진회로 VCO를 이것에 따라 광범위하게 동작시켜야 한다. 따라서 전압제어 발진회로 VC0의 튜닝이 어려워진다.
한편 IEEE1394.b에 대표되는 고속직렬 데이터 전송회로의 동작주파수는 광범위하지만 불연속형인 값만 취한다는 특징이 있다. 이 특징을 이용한 다상클록 발생회로를 도 32에 도시한다. 도 32에 도시하는 다상클록 발생회로에서는 전압제어 발진회로 VC0을 일정한 주파수로 발진시켜 외부부착 분주회로 DIV에서 주파수를 바꾼다. 이 다상클록신호 발생회로에서는 전압제어발진회로 VCO에서의 10상 클록신호 PHA1-PHA10의 각각을 분주회로 DIV 내에 설치한 D플립플롭(DFF)에서 분주한다. 따라서 전압제어 발진회로 VCO를 튜닝할 필요는 없고, D플립플롭(DFF)의 분주비를 변경함으로써 원하는 주파수를 갖는 10상 클록신호 PHC1-PHC10을 얻을 수 있다.
도 32에 도시하는 다상클록신호 발생회로에서는 전압제어 발진회로 VCO에서의 10상 클록신호 PHA1-PHA10의 위상차와 분주회로 DIV에서의 10상 클록신호 PHC1-PHC10의 위상차는 같다. 예를 들어 10상 클록신호 PHA1-PHA10의 위상차가 1ns, 주파수가 100MHz인 경우에 있어서 주파수 50MHz의 10상 클록신호 PHC1-PHC10의 파형은 도 33에 도시한다. 10상 클록신호 PHC1-PHC10의 위상차는 1ns이고 10상 클록신호 PHA1-PHA10의 위상차와 같다.
이와 같이 도 32에 도시하는 다상클록신호 발생회로에서는 원하는 위상차를 갖는 다상클록신호 PHC1-PHC10을 얻을 수 없다.
본 발명은 이상과 같은 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 원하는 주파수 및 위상차를 갖는 다상클록신호를 얻을 수 있는 다상클록신호 발생회로를 제공하는 것이다.
도 1은 본 발명의 제 1 실시예에 의한 다상클록신호 발생회로의 전체구성을 도시하는 블록도
도 2는 도 1에 도시한 선택회로에서의 입력단자와 출력단자의 접속관계를 도시하는 도면
도 3은 도 1에 도시한 PLL 회로의 구성을 도시하는 블록도
도 4는 도 3에 도시한 PLL 회로에서 출력되는 10상 클록신호의 파형을 도시하는 타이밍차트
도 5는 도 1에 도시한 분주회로의 구성을 도시하는 블록도
도 6은 도 5에 도시된 분주회로의 동작을 설명하기 위한 타이밍차트
도 7은 도 5에 도시된 분주회로의 동작을 설명하기 위한 타이밍차트
도 8은 도 1에 도시한 선택회로에서의 입력단자와 출력단자의 접속관계를 도시하는 도면으로서, (a)는 위상차가 4ns인 10상 클록신호를 얻는 경우의 접속관계, (b)는 위상차가 3ns인 10상 클록신호를 얻는 경우의 접속관계를 도시함
도 9는 1/4 분주하는 경우의 분주유니트의 구성을 도시하는 블록도
도 10은 본 발명의 제 2 실시예에 의한 다상클록신호 발생회로의 전체구성을도시하는 블록도
도 11은 본 발명의 제 3 실시예에 의한 다상클록신호 발생회로의 전체구성을 도시하는 블록도
도 12는 도 11에 도시한 선택회로의 내부구성을 도시하는 블록도
도 13은 도 12에 도시한 디코더로부터의 선택신호와 선택기로부터의 클록신호의 관계를 도시하는 도면
도 14는 도 12에 도시한 디코더로부터의 선택신호와 선택기로부터의 클록신호의 관계를 도시하는 도면
도 15는 도 12에 도시한 디코더로부터의 선택신호와 선택기로부터의 클록신호의 관계를 도시하는 도면
도 16은 도 12에 도시한 디코더로부터의 선택신호와 선택기로부터의 클록신호의 관계를 도시하는 도면
도 17은 도 12에 도시한 디코더로부터의 선택신호와 선택기로부터의 클록신호의 관계를 도시하는 도면
도 18은 도 12에 도시한 디코더로부터의 선택신호와 선택기로부터의 클록신호의 관계를 도시하는 도면
도 19는 도 12에 도시한 디코더로부터의 선택신호와 선택기로부터의 클록신호의 관계를 도시하는 도면
도 20은 도 12에 도시한 디코더로부터의 선택신호와 선택기로부터의 클록신호의 관계를 도시하는 도면
도 21은 도 12에 도시한 디코더로부터의 선택신호와 선택기로부터의 클록신호의 관계를 도시하는 도면
도 22는 도 12에 도시한 디코더로부터의 선택신호와 선택기로부터의 클록신호의 관계를 도시하는 도면
도 23은 도 11에 도시한 선택회로에 주어지는 선택신호와 상기 선택회로에서 출력되는 클록신호의 관계를 도시하는 도면
도 24는 도 11에 도시한 디코더의 내부구성을 도시하는 블록도
도 25는 도 24에 도시한 디코더에 주어지는 선택신호와 상기 디코더로부터 출력되는 선택신호의 관계를 도시하는 도면
도 26은 본 발명의 제 4 실시예에 의한 다상클록신호 발생회로의 전체구성을 도시하는 블록도
도 27은 도 26에 도시한 다상클록신호 발생회로의 동작을 설명하기 위한 타이밍차트
도 28은 본 발명의 제 5 실시예에 의한 다상클록신호 발생회로의 전체구성을 도시하는 블록도
도 29는 도 28에 도시한 선택회로의 내부구성을 도시하는 블록도
도 30은 도 29에 도시한 디코더로부터의 선택신호와 선택기의 출력과의 관계를 도시하는 도면
도 31은 종래의 다상클록신호 발생회로의 구성을 도시하는 블록도
도 32는 종래의 다상클록신호 발생회로의 구성을 도시하는 블록도
도 33은 도 32에 도시된 다상클록신호 발생회로의 동작을 설명하기 위한 타이밍차트
* 도면의 주요 부분에 대한 부호의 설명 *
100 : PLL 회로 200, 400, 500, 510 : 분주회로
300, 800 : 선택회로 1200, 1300 : 클록합성회로
DFF1-DFF10 : D 플립플롭 NR2-NR10 : NOR 회로
PHSEL[0 : 3], DIVSEL[0 : 1] : 선택신호,
본 발명의 하나인 다상클록신호 발생회로는 오실레이터, 제 1 선택수단 및 분주수단을 구비한다. 오실레이터는 제 1 다상클록신호를 발생한다. 제 1 다상클록신호는 소정의 주파수를 갖고 제 1 위상차씩 위상이 다르다. 제 1 선택수단은 오실레이터로부터의 제 1 다상클록신호를 받고, 상기 제 1 다상클록신호중 제 1 위상차의 소정배의 제 2 위상차씩 위상이 다른 클록신호를 제 2 다상클록신호로서 출력한다. 분주수단은 제 1 선택수단으로부터의 제 2 다상클록신호를 소정배로 분주하여 제 3 다상클록신호로서 출력한다.
상기 다상클록신호 발생회로에서는 제 1 선택수단으로부터의 제 2 다상클록신호의 위상차가 그대로 제 3 다상클록신호의 위상차가 된다. 즉 제 3 다상클록신호의 위상차는 제 1 선택수단에 의해 결정된다. 따라서 제 1 선택수단에 있어서 제1 위상차의 배수를 조정함으로써 원하는 위상차의 제 3 다상클록신호를 얻을 수 있다. 이 때문에 오실레이터에 조금도 조정할 필요가 없다.
또 제 3 다상클록신호의 주파수는 제 1 다상클록신호의 소정의 주파수를 분주수단으로 분주비배한 것이 된다. 따라서 분주수단으로 분주비를 조정함으로써 원하는 주파수의 제 3 다상클록신호를 얻을 수 있다.
바람직하게는 상기 분주수단은 복수의 분주유니트를 포함한다. 복수의 분주유니트의 각각은 제 1 선택수단으로부터의 제 2 다상클록신호중 어느 하나의 상의 클록신호에 대응한다. 또 복수의 분주유니트의 각각은 상기 분주유니트에 대응하는 클록신호보다 제 2 위상차만큼 위상이 진행된 클록신호에 대응하는 다른 분주유니트가 분주를 시작한 후 상기 분주유니트에 대응하는 클록신호를 소정배로 분주한다.
상기 다상클록신호 발생회로에서는 제 1 선택수단으로부터의 제 2 다상클록신호 중 어떤 상의 클록신호가 다른 상의 클록신호와 같은 경우에도 이들 상의 클록신호에 대응하는 분주유니트가 동시에 분주를 시작하는 경우는 없다.
바람직하게는 상기 복수의 분주유니트의 각각은 1 또는 복수단의 플립플롭과 반전수단을 포함한다. 1 또는 복수단의 플립플롭은 상기 분주유니트에 대응하는 클록신호를 클록단자에 입력한다. 반전수단은 상기 플립플롭의 최종단의 출력을 반전하여 상기 플립플롭의 초단의 입력으로 공급한다. 또한 상기 반전수단은 상기 분주유니트에 대응하는 클록신호보다 제 2 위상차만큼 위상이 진행된 클록신호에 대응하는 다른 분주유니트에서의 플립플롭의 최종단의 출력의 변화에 응답하여 활성화된다.
상기 다상클록신호 발생회로에서는 다른 분주유니트에서의 플립플롭의 최종단의 출력이 변화하지 않는 동안 반전수단은 불활성화되어 상기 분주유니트에서의 플립플롭의 초단의 입력의 값은 고정된다. 따라서 상기 분주유니트에서의 플립플롭의 최종단의 출력도 고정된다. 그리고 다른 분주유니트에서의 플립플롭의 최종단의 출력이 변화하여 처음으로 반전수단이 활성화된다. 반전수단이 활성화되면 상기 분주유니트에서의 플립플롭의 최종단의 출력의 반전신호가 상기 분주유니트에서의 플립플롭의 초단의 입력으로 공급된다. 이로 인하여 상기 분주유니트에 의한 분주가 시작된다.
바람직하게는 상기 제 1 선택수단은 외부로부터의 신호에 따라 제 1 위상차의 배수를 바꾼다.
바람직하게는 상기 분주수단은 제 1 선택수단으로부터의 제 2 다상클록신호를 외부에서의 신호에 따른 분주비로 분주한다.
바람직하게는 상기 다상클록신호 발생회로는 클록합성수단을 추가로 구비한다. 클록합성수단은 분주수단으로부터의 제 3 다상클록신호에 기초하여 직렬클록신호를 생성한다.
바람직하게는 상기 클록합성수단은 복수의 제 1 논리회로와 제 2 논리회로를 포함한다. 복수의 제 1 논리회로의 각각은 분주수단으로부터의 제 3 다상클록신호 중 대응하는 클록신호와, 상기 클록신호와 제 2 위상차만큼 위상이 다른 클록신호의 반전신호에 기초하여 펄스폭이 제 2 위상차와 같고 주기가 제 3 다상클록신호의주기와 같은 펄스신호를 생성한다. 제 2 논리회로는 복수의 제 1 논리회로에서의 복수의 펄스신호를 합성한다.
상기 다상클록신호 발생회로에서는 제 3 다상클록신호와 직렬클록신호를 얻을 수 있다. 따라서 다상클록신호를 이용하여 병렬처리를 하는 블록과 직렬클록신호를 이용하여 직렬처리를 하는 블록이 LSI 칩 내에 혼재하고 있는 경우에 다상클록신호 및 직렬클록신호의 쌍방을 공급할 수 있다. 통상적으로 이러한 경우에는 직렬클록신호를 발생시키기 위한 회로를 별개로 설치해야 한다. 직렬클록신호를 발생시키기 위한 회로를 별개로 설치하는 경우에는 그 내부에 PLL회로가 필요하게 된다. 그러나 상기 클록합성수단에서는 PLL회로를 필요로 하지 않는다. 따라서 칩면적을 줄일 수 있으므로 가격을 내릴 수 있다.
바람직하게는 상기 클록합성수단은 제 2 선택수단을 추가로 포함한다. 제 2 선택수단은 분주수단으로부터의 제 3 다상클록신호중 복수의 제 1 논리회로에 대응하는 제 1 클록신호와, 상기 클록신호와 제 2 위상차만큼 위상이 다른 클록신호와 상보관계에 있는 제 2 클록신호를 복수의 제 1 논리회로에 공급한다. 그리고 상기 복수의 제 1 논리회로의 각각은 제 2 선택수단으로부터의 제 1 및 제 2 클록신호에 기초하여 상기 펄스신호를 생성한다.
상기 다상클록신호 발생회로에서는 복수의 제 1 논리회로로 제 1 클록신호를 공급하는 패스와 제 2 클록신호를 공급하는 패스 사이에서의 지연시간의 차를 없앨 수 있다. 이로 인하여 듀티 50 : 50의 직렬클록신호를 얻을 수 있다.
본 발명의 다른 하나인 선택회로는 소정의 주파수를 갖고 제 1 위상차씩 위상이 다른 제 1 다상클록신호를 받고, 상기 제 1 다상클록신호 중 제 1 위상차의 소정배의 제 2 위상차씩 위상이 다른 클록신호를 제 2 다상클록신호로서 출력한다.
상기 선택회로는 외부로부터의 신호에 따라 상기 제 1 위상차의 배수를 바꾸는 것이 바람직하다.
(실시예)
이하 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다. 또 도면 중 동일 또는 상당부분에는 동일부호를 부여하고 그 설명은 생략하기로 한다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예에 의한 다상클록신호 발생회로의 전체구성을 도시한 블록도이다. 도 1의 다상클록신호 발생회로(1)는 PLL회로(100), 분주회로(200) 및 선택회로(300)로 구성된다.
PLL회로(100)는 기준클록신호 REFCLK에 기초하여 위상차 1ns 및 주파수 100MHz를 갖는 10상 클록신호 PHA1-PHA10을 발생한다. 여기에서 기준클록신호 REFCLK의 주파수는 25MHz로 한다.
선택회로(300)는 입력단자 t1a-t10a와 출력단자 t1b-t10b를 포함한다. 입력단자 t1a-t10a는 PLL회로(100)로부터의 클록신호 PHA1-PHA10을 받는다. 선택회로(300)는 입력단자 t1a-t10a에 공급된 10상 클록신호 PHA1-PHA10 중 위상차가 2ns 인 클록신호를 출력단자 t1b-t1Ob에 공급하도록 입력단자와 출력단자를 접속한다. 즉 선택회로(300)는 도 2에 도시된 바와 같이 입력단자 t1a와 출력단자 t1b, t6b, 입력단자 t3a와 출력단자 t2b, t7b, 입력단자 t5a와 출력단자 t3b, t8b,입력단자 t7a와 출력단자 t4b, t9b 및 입력단자 t9a와 출력단자 t5b, t10b를 접속한다.
분주회로(200)는 선택회로(300)로부터의 클록신호 CK1-CK10을 1/2분주하여 위상차 2ns 및 주파수 50MHz를 갖는 10상 클록신호 PH1-PH10을 생성한다.
도 3은 도 1에 도시한 PLL회로(100)의 구성을 도시한 블록도이다. 도 3을 참조하여 PLL회로(100)는 위상비교회로(PD), 차지펌프회로(CP), 로우패스필터(LPF), 전압제어 발진회로(VCO) 및 1/4 분주회로(2)로 구성된다.
위상비교회로(PD)는 기준클록신호 REFCLK(주파수 25MHz)와 피드백 클록신호 FBCLK가 입력되고 기준클록신호 REFCLK와 피드백 클록신호 FBCLK의 위상차에 따른 오차신호를 발생한다. 차지펌프회로(CP)는 위상비교회로(PD)에서의 오차신호에 따른 전압을 출력한다. 로우패스필터(LPF)는 차지펌프회로(CP)에서의 전압중 고주파성분을 제거한다. 전압제어 발진회로(VCO)는 링형상으로 접속된 인버터 DL1-DL10을 포함하고, 로우패스필터(LPF)에서의 전압에 따른 발진주파수(여기서는 100MHz라 한다)의 신호를 출력한다. 1/4 분주회로(2)는 인버터 DL10의 출력을 4분주하여 이것을 피드백 클록신호 FBCLK로서 위상비교회로(PD)에 공급한다.
이상과 같이 구성된 PLL회로(100)에서는 인버터 DL1-DL10의 출력이 10상 클록신호 PHA1-PHA10이 된다. 따라서 도 4에 도시된 바와 같이 클록신호 PHA(i+1)는 클록신호 PHAi보다 인버터 DLi에 의한 지연분(여기서는 1ns로 한다)만큼 위상이 어긋나 있다(i = 1 - 9).
도 5는 도 1에 도시한 분주회로(200)의 구성을 도시한 블록도이다. 도 5를참조하여 분주회로(200)는 D 플립플롭 DFF1-DFF10과 NOR 회로 NR2-NR10을 포함한다. D플립플롭 DFFi와 NOR 회로 NRi로 분주유니트를 구성한다(i = 2 - 10).
NOR 회로 NRi(i = 2 - 10)는 D 플립플롭 DFF(i-1)의 반전출력 NQ과 D 플립플롭 DFFi의 출력 Q의 NOR(부정논리합)을 출력한다. NOR 회로 NRi(i = 2 - 10)의 출력은 D 플립플롭 DFFi의 입력 D에 피드백된다. D 플립플롭 DFF1의 입력 D에는 D 플립플롭 DFF1의 반전출력 NQ가 피드백된다. D 플립플롭 DFF1-DFF10의 클록단자에는 도 1에 도시하는 선택회로(300)로부터의 클록신호 CK1-CK10이 공급된다. D 플립플롭 DFF1-DFF10의 출력 Q는 클록신호 PH1-PH10이 된다.
이상과 같이 구성된 분주회로(200)에서는 클록신호 CK1-CK10이 플립플롭 DFF1-DFF10에서 1/2 분주되고, 위상차 2ns, 주파수 50MHz의 10상 클록신호 PH1-PH10으로서 출력된다.
도 2에 도시된 바와 같이 선택회로(300)에서의 출력단자 t1b, t6b에는 클록신호 PHA1이 출력단자 t2b, t7b에는 클록신호 PHA3이, 출력단자 t3b, t8b에는 클록신호 PHA5가, 출력단자 t4b, t9b에는 클록신호 PHA7이, 출력단자 t5b, t10b에는 클록신호 PHA9가 공급된다. 따라서 클록신호 CK1과 클록신호 CK6, 클록신호 CK2와 클록신호 CK7, 클록신호 CK3과 클록신호 CK8, 클록신호 CK4와 클록신호 CK9, 클록신호 CK5와 클록신호 CK10이 도 6에 도시된 바와 같이 각각 같은 클록신호(PHA1, PHA3, PHA5, PHA7, PHA9)가 된다. 가령 NOR 회로 NR2-NR10을 설치하지 않는 경우에는 D 플립플롭 DFF1-DFF10으로부터의 출력 PH1-PH10은 도 6에 도시된 바와 같이 된다. 즉 위상차 2ns의 10상 클록신호를 얻을 수는 없다.
따라서 같은 클록신호를 시간적으로 구별하기 위해 D 플립플롭 DFF1-DFF10의 사이에 NOR 회로 NR2-NR10을 설치한다. 이하 도 5 및 도 7을 참조하여 설명한다.
초기상태(시간 t1 이전)에서는 D 플립플롭 DFF1-DFF10의 출력 Q(PH1-PH10)는 L레벨(논리로우레벨), 반전출력 NQ는 H레벨(논리하이레벨)이다. 따라서 NOR 회로 NR2-NR10의 출력은 L레벨로 고정된다. NOR 회로 NR2-NR10의 출력이 L레벨인 기간은 클록단자로의 입력에 관계없이 D 플립플롭 DFF2-DFF10의 출력 Q(PH2-PH10)는 L레벨로 일정하게 된다. 즉 D 플립플롭 DFF2-DFF10에 의한 분주는 행해지지 않는다.
시간 t1에서 클록신호 CK1이 H레벨이 되는데 응답하여 D 플립플롭 DFF1의 출력 Q(PH1)가 H레벨, 반전출력 NQ가 L레벨이 된다. 이로 인하여 NOR 회로 NR2의 출력이 H레벨이 된다. 즉 NOR 회로 NR2는 D 플립플롭 DFF2의 출력 Q를 반전하여 D 플립플롭 DFF2의 입력 D에 공급하는 역할을 하게 된다. 이에 따라 D 플립플롭 DFF2는 클록신호 CK2의 분주를 시작한다.
또 클록신호 CK6도 클록신호 CK1과 마찬가지로 H레벨이 되지만 D 플립플롭 DFF5의 반전출력 NQ가 H레벨 그대로이므로 NOR 회로 NR6의 출력은 L레벨로 고정되므로 D 플립플롭 DFF6에 의한 분주는 행해지지 않는다.
시간 t2에서 클록신호 CK2가 H레벨이 되는 데 응답하여 비로소 D 플립플롭 DFF2의 출력 Q(PH2)가 H레벨이 되고, 반전출력 NQ가 L레벨이 된다. 이로 인하여 NOR 회로 NR3의 출력이 H레벨이 된다. 즉 NOR 회로 NR3은 D 플립플롭 DFF3의 출력 Q를 반전하여 D 플립플롭 DFF3의 입력 D에 공급하는 역할을 한다. 이로 인하여 D 플립플롭 DFF3은 클록신호 CK3의 분주를 시작한다.
또 이 경우에도 클록신호 CK7이 H레벨이 되지만 D 플립플롭 DFF6의 반전출력 NQ가 H레벨 그대로이므로 NOR 회로 NR7의 출력은 L레벨로 고정된 그대로이다. 따라서 D 플립플롭 DFF7에 의한 분주는 행해지지 않는다.
이하 시각 t3-t10에서도 마찬가지로 하여 D 플립플롭 DFF4-DFF10에 의한 분주가 시작된다. 이와 같이 하여 위상차 2ns, 주파수 50MHz를 갖는 10상 클록신호 PH1-PH10이 얻어진다.
이상과 같이 도 5에 도시하는 분주회로(200)에서는 NOR 회로 NR2-NR10을 설치하였기 때문에 D 플립플롭 DFFi(i = 2 - 10)는 상기 상의 클록을 받는 D 플립플롭 DFF(i-1)가 분주를 시작한 후에 분주한다. 이로 인하여 원하는 위상차 2ns를 갖는 10상 클록신호 PH1-PH10을 얻을 수 있다.
또 여기에서는 위상차가 2ns인 10상 클록신호를 얻는 경우에 대하여 설명하였다. 위상차가 4ns인 10상 클록신호를 얻는 경우에는 선택회로(300)는 도 8의 (a)에 도시된 바와 같이 입력단자 t1a-t10a와 출력단자 t1b-t10b를 접속한다. 즉 선택회로(300)는 입력단자 t1a와 출력단자 t1b, t6b, 입력단자 t3a와 출력단자 t4b, t9b, 입력단자 t5a와 출력단자 t2b, t7b, 입력단자 t7a와 출력단자 t5b, t10b 및 입력단자 t9a와 출력단자 t3b, t8b를 접속한다. 이로 인하여 출력단자 tib(i = 2 - 10)에 공급되는 클록신호는 출력단자 t(i-1)b에 공급되는 클록신호에 대하여 4ns의 위상차를 갖는다. 따라서 분주회로(200)로부터 출력되는 클록신호 PH1-PH10은 위상차가 4ns인 10상 클록신호가 된다.
또 위상차가 3ns인 10상 클록신호를 얻는 경우에는 선택회로(300)는 입력단자 t1a-t10a와 출력단자 t1b-t10b를 도 8의 (b)에 도시된 바와 같이 접속한다. 즉 선택회로(300)는 입력단자 t1a와 출력단자 t1b, 입력단자 t2a와 출력단자 t8b, 입력단자 t3a와 출력단자 t5b, 입력단자 t4a와 출력단자 t2b, 입력단자 t5a와 출력단자 t9b, 입력단자 t6a와 출력단자 t6b, 입력단자 t7a와 출력단자 t3b, 입력단자 t8a와 출력단자 t10b, 입력단자 t9a와 출력단자 t7b 및 입력단자 t10a와 출력단자 t4b를 접속한다. 이로 인하여 출력단자 tib(i = 2 - 10)에 공급되는 클록신호는 출력단자 t(i-1)b에 공급되는 클록신호에 대하여 3ns의 위상차를 갖는다. 따라서 분주회로(200)로부터 출력되는 클록신호 PH1-PH10은 위상차가 3ns인 10상 클록신호가 된다.
또 여기서는 PLL 회로(100)로부터의 클록신호의 주파수를 분주회로(200)에 의해 1/2 분주하는 경우에 대하여 설명하였다. 이것을 1/4 분주하는 경우에는 도 9에 도시된 바와 같이 D 플립플롭 DFF61, 62를 2개 직렬로 접속하여 분주유니트를 구성하면 된다. 이와 같이 분주유니트의 D 플립플롭의 단수를 바꿈으로써 분주비를 조정할 수 있다.
이상과 같이 제 1 실시예에 의하면 전압제어 발진회로(VC0)를 조정하지 않고 원하는 주파수 및 위상차의 다상클록신호 PH1-PH10을 얻을 수 있다.
따라서 여러가지 분주비의 분주회로를 미리 준비해 두면 불연속형이고 광범위한 애플리케이션(1394.b)에 적용할 수 있다. 그리고 다상클록신호가 갖는 장점(병렬동작에 의해 CM0S 소자의 동작주파수를 줄여 CM0S에서 고속 데이터전송 LSI를 실현하는 것)을 얻을 수 있다.
(제 2 실시예)
도 10은 본 발명의 제 2 실시예에 의한 다상클록신호 발생회로의 전체 구성을 도시한 블록도이다. 도 10에 도시하는 다상클록신호 발생회로는 도 1에 도시한 다상클록신호 발생회로의 구성에 덧붙여서 흔히 절환회로(600, 700)와 분주회로(400, 500)를 구비한다.
절환회로(600)는 입력단자 t1c-t10c와, 출력단자 t1d-t10d, t1e-t1Oe, t1f-t1Of를 포함한다. 입력단자 t1c-t1Oc는 선택회로(300)의 출력단자 t1b-t10b에서의 클록신호를 받는다. 절환회로(600)는 입력단자 t1c-t10c와 출력단자 t1d-t10d, t1e-t1Oe, t1f-t1Of를 선택적으로 접속한다.
분주회로(200)는 도 5에 도시한 것과 같은 분주회로로서, 절환회로(600)의 출력단자 t1d-t10d에서의 클록신호를 1/2 분주하여 출력한다.
분주회로(400)는 도 5에 도시한 분주회로에서 D 플립플롭을 2단 직렬로 접속한 것으로서, 절환회로(600)의 출력단자 t1e-tl0e에서의 클록신호를 1/4 분주하여 출력한다.
분주회로(500)는 도 5에 도시한 분주회로에서 D 플립플롭을 3단 직렬로 접속한 것으로서, 절환회로(600)의 출력단자 tlf-t10f에서의 클록신호를 1/8 분주하여 출력한다.
절환회로(700)는 입력단자 t1g-t10g, t1h-t10h, t1i-t1Oi과 출력단자 t1j-t1Oj를 포함한다. 입력단자 t1g-t1Og는 분주회로(200)로부터의 10상 클록신호를 받는다. 입력단자 t1h-t10h는 분주회로(400)로부터의 10상 클록신호를 받는다. 입력단자 t1i-t10i는 분주회로(500)로부터의 10상 클록신호를 받는다. 절환회로 (700)는 입력단자 t1g-t1Og, t1h-t1Oh, t1i-t1Oi와 출력단자 t1j-t1Oj를 선택적으로 접속한다.
이상과 같이 구성된 다상클록신호 발생회로에서는 분주회로(200)로부터의 10상 클록신호(위상차 2ns, 주파수 50MHz)를 필요로 하는 경우에는 절환회로(600)는 입력단자 t1c-t10c와 출력단자 t1d-t10d를 접속하고 (도면중 실선으로 도시한다),절환회로(700)는 입력단자 t1g-t10g와 출력단자 t1j-t10j를 접속한다(도면중 실선으로 도시한다). 또 분주회로(400)로부터의 10상 클록신호(위상차 2ns, 주파수 25MHz)를 필요로 하는 경우에는 절환회로(600)는 입력단자 tlc-t10c와 출력단자 t1e-tl0e를 접속하고(도면중 점선으로 도시한다), 절환회로(700)는 입력단자 t1h-t10h와 출력단자 t1j-t1Oj를 접속한다(도면중 점선으로 도시한다). 또 분주회로(500)로부터의 10상 클록신호(위상차 2ns, 주파수 12.5MHz)를 필요로 하는 경우에는 절환회로(600)는 입력단자 t1c-t10c와 출력단자 t1f-t10f를 접속하고(도면중 일점쇄선으로 도시한다), 절환회로(700)는 입력단자 t1i-t1Oi와 출력단자 t1j-t1Oj를 접속한다(도면중 일점쇄선으로 도시한다).
이와 같이 제 2 실시예에 의한 다상클록신호 발생회로는 선택회로(300), 절환회로(600, 700), 분주회로(200, 400, 500)를 설치하였기 때문에 원하는 주파수 및 위상차의 다상클록신호를 얻을 수 있다. 따라서 이 다상클록신호 발생회로를 불연속형이고 광범위한 애플리케이션(1394.b)에 적용할 수 있다. 이로 인하여 다상클록신호가 갖는 장점(병렬동작에 의해 CM0S 소자의 동작주파수를 줄여 CM0S에서 고속 데이터 전송 LSI를 실현하는 것)을 얻을 수 있다.
(제 3 실시예)
도 11은 본 발명의 제 3 실시예에 의한 다상클록신호 발생회로의 전체구성을 도시하는 블록도이다. 도 11의 다상클록신호 발생회로(1100)는 PLL회로(100), 분주회로(200, 400, 500, 510), 절환회로(610, 710), 선택회로(800) 및 디코더(900)로 구성된다.
선택회로(800)는 입력단자 t1a-t10a에 공급된 10상 클록신호 PHA1-PHA10 중 선택신호 PHSEL[0 : 3]에 의해 지정된 위상차를 갖는 클록신호를 클록신호 PH1M-PH10M으로서 출력단자 t1b-t10b로부터 출력한다. 선택신호 PHSEL[0 : 3]은 위상차를 지정하기 위해 외부로부터 주어지는 4비트의 신호이다. 여기서는 위상차로서 1ns, 2ns, 4ns, 8ns를 지정할 수 있다. 그리고 위상차 1ns, 2ns, 4ns, 8ns가 지정되었을 때에는 선택신호 PHSEL[0 : 3]으로서 1000, 0100, 0010, 0001이 주어진다.
디코더(900)는 외부로부터의 2비트의 선택신호 DIVSEL[0 : 1]에 응답하여 4 비트의 선택신호 ENDIV[0 : 3]을 출력한다. 선택신호 DIVSEL[0 : 1]은 분주비를 지정하기 위해 외부로부터 주어지는 2비트의 신호이다. 여기서는 분주비로서 1/1, 1/2, 1/4, 1/8을 지정할 수 있다. 그리고 분주비 1/1, 1/2, 1/4, 1/8이 지정되었을 때에는 각각 선택신호 DIVSEL[0 : 1]로서 00, 01, 10, 11이 주어진다.
절환회로(610)는 입력단자 t1c-t10c, 출력단자 t1d-t10d, t1e-t1Oe, t1f-t1Of 및 t1k-t1Ok를 포함한다. 입력단자 t1c-t10c는 선택회로(800)의 출력단자 t1b-t10b에서의 클록신호 PH1M-PH10M을 받는다. 절환회로(610)는 디코더(900)로부터의 4비트의 선택신호 ENDIV[0 : 3]에 응답하여 입력단자 tlc-t1Oc와 출력단자 t1d-t1Od, t1e-t1Oe, t1f-t1Of, t1k-t1Ok 중 어느 하나를 접속한다.
분주회로(510)는 절환회로(610)의 출력단자 t1k-t10k에서의 클록신호를 1/1분주하여 출력한다. 즉 절환회로(610)의 출력단자 t1k-t10k에서의 클록신호와 같은 주파수의 클록신호를 절환회로(710)의 입력단자 t1m-t1Om에 출력한다.
절환회로(710)는 입력단자 t1g-t10g, t1h-t10h, t1i-t1Oi, t1m-t1Om과 출력단자 t1j-t1Oj를 포함한다. 입력단자 t1g-t1Og, t1h-t1Oh, t1i-t1Oi, t1m-t1Om은 분주회로 200, 400, 500, 510으로부터의 10상 클록신호를 받는다. 절환회로(710)는 디코더(900)로부터의 4비트의 선택신호 ENDIV[0 : 3]에 응답하여 입력단자 t1g-t10g, t1h-t10h, t1i-t11Oi, t1m-t1Om 중 어느 것과 출력단자 t1j-t1Oj를 접속한다.
도 12는 도 11에 도시한 선택회로(800)의 내부구성을 도시한 블록도이다. 도 12를 참조하여 선택회로(800)는 선택기(801-810)와 디코더(821-830)를 포함한다. 디코더(821-830)는 4비트의 선택신호 PHSEL[0 : 3]에 응답하여 10비트의 선택신호 ENPH1[0 : 9]-ENPH10[0 : 9]를 출력한다. 선택기(801-810)는 디코더(821-830)로부터의 선택신호 ENPH1[0 : 9]-ENPH10[0 : 9]에 응답하여 10상 클록신호 PHA1-PHA10중 어느 하나를 클록신호 PH1M-PH10M으로서 출력한다.
구체적으로는 도 13에 도시된 바와 같이 디코더(821)는 위상차 1ns를 지정하는 4비트의 선택신호 PHSEL[0 : 3](1000)에 응답하여 10비트의 선택신호 ENPH1[0 : 9(0000000001)를 출력한다. 선택신호 ENPH1[0 : 9]의 하위로부터 n비트째의 비트(도면중 우단으로부터 n번째의 비트)는 클록신호 PHAn에 대응한다. 예를 들어 선택신호 ENPHl[0 : 9]의 최하위 비트(도면중 우단의 비트)는 클록신호 PHA1에 최상위 비트(도면중 좌단의 비트)는 클록신호 PHA10에 대응한다. 그리고 선택기(801)는 디코더(821)로부터의 선택신호 ENPH1[0 : 9] 중 값이 1인 비트에 대응하는 클록신호 PHA1을 클록신호 PH1M으로서 출력한다. 이와 같이 디코더(821)는 위상차를 지정하는 선택신호 PHSEL[0 : 3]에 응답하고, 10비트중 어느 하나의 1비트가 1이 되는 선택신호 ENPH1을 출력한다. 그리고 선택기(801)는 디코더(821)로부터의 선택신호 ENPH1[0 : 9] 중 값이 1인 비트에 대응하는 클록신호를 클록신호 PH1M으로서 출력한다.
디코더(822-830) 및 선택기(802-810)도 상술한 디코더(821) 및 선택기(801)와 같은 기능을 한다. 디코더(822-830)로부터의 선택신호 ENPH2[0 : 9] - ENPHl0[0 : 9]와 선택기(802-810)로부터의 클록신호 PH2M-PH10M의 관계를 도 14부터 도22에 도시한다.
이상과 같이 구성된 선택회로(800)는 도 23에 도시된 바와 같이 위상차로서 1ns가 지정되었을 때는 클록신호(PHA1-PHA10)를 10상 클록신호 PH1M-PH10M으로서 출력한다. 또 위상차로서 2ns가 지정되었을 때는 클록신호(PHA1, PHA3, PHA5, PHA7, PHA9, PHA1, PHA3, PHA5, PHA7, PHA9)를 10상 클록신호 PH1M-PH10M으로서 출력한다. 또 위상차로서 4ns가 지정되었을 때는 클록신호(PHA1, PHA5, PHA9, PHA3, PHA7, PHA1, PHA5, PHA9, PHA3, PHA7)를 10상 클록신호 PH1M-PH10M으로서 출력한다. 또 위상차로서 8ns가 지정되었을 때는 클록신호(PHA1, PHA9, PHA7, PHA5,PHA3, PHA1, PHA9, PHA7, PHAA5, PHA3)를 10상 클록신호 PH1M-PH10M으로서 출력한다.
도 24는 도 11에 도시한 디코더(900)의 내부구성을 도시하는 블록도이다. 도 24를 참조하여 디코더(900)는 인버터(901, 902)와 AND 회로(903-906)를 포함한다. 인버터(901)는 선택신호 DIVSEL0을 반전한다. 인버터(902)는 선택신호 DIVSEL1을 반전한다. AND 회로(903)는 인버터(901)의 출력과 인버터(902)의 출력의 AND(논리곱)을 출력한다. AND 회로(903)의 출력은 선택신호 ENDIV0이 된다. AND 회로(904)는 인버터(901)의 출력과 선택신호 DIVSEL1의 AND를 출력한다. AND 회로(904)의 출력은 선택신호 ENDIV1이 된다. AND 회로(905)는 선택신호 DIVSEL0과 인버터(902)의 출력의 AND를 출력한다. AND 회로(905)의 출력은 선택신호 ENDIV2가 된다. AND 회로(906)는 선택신호 DIVSEL1과 선택신호 DIVSEL0의 AND를 출력한다. AND 회로(906)의 출력은 선택신호 ENDIV3이 된다.
다음으로 이상과 같이 구성된 디코더(900)의 동작에 대하여 도 25를 참조하여 설명한다. 분주비로서 1/1이 지정되었을 때는 2비트의 선택신호 DIVSEL [0 : 1] (DIVSEL0=0, DIVSEL1=0)이 디코더(900)에 주어진다. 이것에 응답하여 디코더(900)는 4비트의 선택신호 ENDIV [0 : 3](ENDIV0=1, ENDIV1=0, ENDIV2=0, ENDIV3=0)을 출력한다. 분주비로서 1/2이 지정되었을 때는 선택신호 DIVSEL[0 : 1](DIVSEL0=0, DIVSEL1=1)이 디코더(900)에 주어진다. 이것에 응답하여 디코더(900)는 선택신호 ENDIV[0 : 3](ENDIV0=0, ENDIV1=1, ENDIV2=0, ENDIV3=0)를 출력한다. 분주비로서 1/4이 지정되었을 때는 선택신호 DIVSEL[0 : 1](DIVSEL0=1, DIVSEL1=0)이디코더(900)에 주어진다. 이것에 응답하여 디코더(900)는 선택신호 ENDIV[0 : 3] (ENDIV0=0, ENDIV1=0, ENDIV2=1, ENDIV3=0)을 출력한다. 분주비로서 1/8이 지정되었을 때는 선택신호 DIVSEL[0 : 1](DIVSEL0=1, DIVSEL1=1)이 디코더(900)에 주어진다. 이것에 응답하여 디코더(900)는 선택신호 ENDIV[0 : 3](ENDIV0=0, ENDIV1=0, ENDIV2=0, ENDIV3=1)을 출력한다.
다음으로 디코더(900)로부터의 선택신호 ENDIV[0 : 3]에 대한 절환회로(610, 710)의 동작에 대하여 도 11을 참조하여 설명한다. 디코더(900)로부터의 선택신호 ENDIV[0 : 3](ENDIV0=1, ENDIV1=0, ENDIV2=0, ENDIV3=0)에 응답하여 절환회로(610)는 입력단자 t1c-t10c와 출력단자 t1k-t10k를 접속하고, 절환회로(710)는 입력단자 t1m-t10m과 출력단자 t1j-t10j를 접속한다. 디코더(900)로부터의 선택신호 ENDIV [0 : 3](ENDIV0=0, ENDIV1=1, ENDIV2=0, ENDIV3=0)에 응답하여 절환회로(610)는 입력단자 t1c-t10c와 출력단자 t1d-t10d를 접속하고, 절환회로(710)는 입력단자 t1g-t1Og와 출력단자 t1j-t1Oj를 접속한다. 디코더(900)로부터의 선택신호 ENDIV[0 : 3](ENDIV0=0, ENDIV1=0, ENDIV2=1, ENDIV3=0)에 응답하여 절환회로(610)는 입력단자 t1c-t10c와 출력단자 t1e-t10e를 접속하고, 절환회로(710)는 입력단자 t1h-t1Oh와 출력단자 t1j-t1Oj를 접속한다. 디코더(900)로부터의 선택신호 ENDIV[0 : 3](ENDIV0=0, ENDIV1=0, ENDIV2=0, ENDIV3=1)에 응답하여 절환회로(610)는 입력단자 t1c-t1Oc와 출력단자 t1f-t1Of를 접속하고, 절환회로(710)는 입력단자 t1i-t10i와 출력단자 t1j-t10j를 접속한다.
다음으로 이상과 같이 구성된 다상클록신호 발생회로(1100)의 동작을 도 11을 참조하여 설명한다.
이 다상클록신호 발생회로(1100)에 의하면 선택신호 PHSEL[0 : 3] 및 선택신호 DIVSEL[0 : 1]의 조합을 선택함으로써 1ns, 2ns, 4ns, 8ns 중 원하는 위상차 및 100MHz, 50MHz, 25MHz, 12.5MHz 중 원하는 주파수를 갖는 10상 클록신호 PH1-PH10을 얻을 수 있다. 예를 들어 위상차 2ns, 주파수 50MHz의 10상 클록신호 PHl-PH10이 필요할 때는 선택신호 PHSEL[0 : 3](0100) 및 선택신호 DIVSEL[0 : 1] (DIVSEL0=0, DIVSEL1=1)을 준다. 선택신호 PHSEL[0 : 3](0100)에 응답하여 선택회로(800)는 위상차가 2ns인 10상 클록신호 PH1M-PH10M(PHA1, PHA3, PHA5, PHA7, PHA9, PHAl, PHA3, PHA5, PHA7, PHA9)을 출력한다. 선택신호 DIVSEL[0 : 1] (DIVSEL0=0, DIVSEL1=1)에 응답하여 디코더(900)는 선택신호 ENDIV[0 : 3] (ENDIV0=0, ENDIV1=1, ENDIV2=0, ENDIV3=0)을 출력한다. 디코더(900)로부터의 선택신호 ENDIV[0 : 3](ENDIV0=0, ENDIV1=1, ENDIV2=0, ENDIV3=0)에 응답하여 절환회로(610)는 입력단자 t1c-t10c와 출력단자 t1d-t10d를 접속하고, 절환회로(710)는 입력단자 t1g-t1Og와 출력단자 t1j-t1Oj를 접속한다. 이로 인하여 선택회로(800)로부터의 10상 클록신호 PH1M-PH10M이 분주회로(200)에 의해 1/2 분주되고 위상차 2ns, 주파수 50MHz의 10상 클록신호 PH1-PH10으로서 외부로 출력된다.
이상과 같이 제 3 실시예에 의한 다상클록신호 발생회로에서는 선택회로(800), 절환회로(610, 710), 분주회로(200, 400, 500, 510), 디코더(900)를 설치하였기 때문에 원하는 주파수 및 위상차를 갖는 다상클록신호를 얻을 수 있다.
(제 4 실시예)
도 26은 본 발명의 제 4 실시예에 의한 다상클록신호 발생회로의 전체구성을 도시하는 블록도이다. 도 26의 다상클록신호 발생회로는 도 11에 도시한 다상클록신호 발생회로(1100)에 클록합성회로(1200)를 추가한다. 클록합성회로(1200)는 인버터(1202-1205)와 NAND 회로(1211-1216)를 포함한다. 인버터(1201-1205)는 다상클록신호 발생회로(1100)로부터의 클록신호 PH2, PH4, PH6, PH8, PH10을 반전한다. NAND 회로(1211-1215)는 다상클록신호 발생회로(1100)로부터의 클록신호 PH1, PH3, PH5, PH7, PH9와 인버터(1201-1205)의 출력의 NAND(부정논리곱)를 출력한다. NAND 회로(1216)는 NAND 회로(1211-1215)의 출력 SYN1-SYN5의 NAND를 출력한다. NAND 회로(1216)의 출력은 직렬클록신호 CLKOUT로서 외부로 출력된다.
다음으로 이상과 같이 구성된 다상클록신호 발생회로의 동작을 도 26 및 도 27을 참조하여 설명한다.
선택신호 PHSEL[0 : 3]에 의해 위상차 2ns가 선택신호 DIVSEL[0 : 1]에 의해 분주비 1/2이 지정된다. 이로 인하여 주파수 50MHz, 위상차 2ns의 10상 클록신호 PH1-PH10이 다상클록신호 발생회로(1100)로부터 출력된다. 또 클록합성회로(1200)의 NAND 회로(1211-1215)로부터는 도 27에 도시된 바와 같은 펄스폭이 2ns, 주기가 20ns인 펄스신호 SYN1-SYN5가 출력된다. 이로 인하여 NAND 회로(1216)로부터는 주파수 250MHz의 직렬클록신호 CLKOUT가 출력된다.
여기에서는 위상차 2ns 및 분주비 1/2을 지정한 경우에 대하여 설명하지만,위상차 1ns 및 분주비 1을 지정한 경우에는 500MHz, 위상차 4ns 및 분주비 1/4을 지정한 경우에는 125MHz, 위상차 8ns 및 분주비 1/8을 지정한 경우에는 62.5MHz의 직렬클록신호 CLKOUT가 클록합성회로(1200)로부터 출력된다.
이와 같이 제 4 실시예에 의한 다상클록신호 발생회로에서는 소정의 위상차 및 분주비를 지정함으로써 다상클록신호 PH1-PH10과 직렬클록신호 CLKOUT를 얻을 수 있다. 따라서 다상클록신호를 이용하여 병렬처리하는 블록과 직렬클록신호를 이용하여 직렬처리를 하는 블록이 LSI 칩 내에 혼재하고 있는 경우에 다상클록신호 및 직렬클록신호의 쌍방을 공급할 수 있다. 통상적으로 이러한 경우에는 직렬클록신호를 발생시키기 위한 회로를 별개로 설치할 필요가 있다. 직렬클록신호를 발생시키기 위한 회로를 별개로 설치하는 경우에는 그 내부에 PLL 회로가 필요하게 된다. 그러나 제 4 실시예에 의한 클록합성회로(1200)에서는 PLL 회로를 필요로 하지 않는다. 따라서 칩 면적을 줄일 수 있으므로 가격을 낮출 수 있다.
또 직렬클록신호 CLKOUT는 다상클록신호 PH1-PH10을 기초로 발생된다. 따라서 직렬클록신호 CLKOUT의 파형을 확인함으로써 다상클록신호 PH1-PH10이 정상으로 출력되었는지의 여부를 확인할 수 있다.
또 다상클록신호 발생회로(1100) 내의 VC0를 항상 일정한 주파수로 동작시키기 때문에 VCO의 설계가 간편하게 되고, TAT(Turn Around Time)의 단축이 가능하게 된다.
(제 5 실시예)
도 28은 본 발명의 제 5 실시예에 의한 다상클록신호 발생회로의 전체구성을도시하는 블록도이다. 도 28을 참조하여 이 다상클록신호 발생회로는 도 11에 도시한 다상클록신호 발생회로(1100)와 클록합성부(1300)를 구비한다. 클록합성부(1300)는 선택회로(1310)와 NAND 회로(1211-1216)를 포함한다. 선택회로(1310)는 외부로부터의 선택신호 PCTL[0 : 3]에 응답하여 다상클록신호 발생회로(1100)로부터의 클록신호 PH1-PHl0 중 클록신호 PHl, PH3, PH5, PH7, PH9를 신호 NI1, NI3, NI5, NI7, NI9로서 출력하고, 클록신호 PH2, PH4, PH6, PH8, PHl0과 상보관계에 있는 클록신호를 신호 NI2, NI4, NI6, NI8, NI10으로서 출력한다. NAND 회로(1211)는 선택회로(1310)의 출력 NI1, NI2의 NAND를 출력한다. NAND 회로(1212)는 선택회로(1310)의 출력 NI3, NI4의 NAND를 출력한다. NAND 회로(1213)는 선택회로(1310)의 출력 NI5, NI6의 NAND를 출력한다. NAND 회로(1214)는 선택회로(1310)의 출력 NI7, NI8의 NAND를 출력한다. NAND 회로(1215)는 선택회로(1310)의 출력 NI9, NI10의 NAND를 출력한다. NAND 회로(1216)는 NAND 회로(1211-1215)의 출력 SYN1-SYN5의 NAND를 출력한다. NAND 회로(1216)의 출력은 직렬클록신호 CLKOUT로서 외부로 출력된다.
도 29는 도 28에 도시한 선택회로(1310)의 내부구성을 도시하는 블록도이다. 도 29에 도시하는 선택회로(1310)는 선택기(1321-1330)와 디코더(1341-1350)를 포함한다. 디코더(1341-1350)는 외부로부터의 선택신호 PCTL[0 : 3]에 응답하여 도 30에 도시하는 바와 같은 10비트의 선택신호 ENPH1[0 : 9] - ENPH10[0 : 9]를 출력한다. 선택신호 ENPH1[0 : 9] - ENPHl0[0 : 9]의 하위로부터 n비트째의 비트(도면중 우단으로부터 n번째의 비트)는 클록신호 PHn에 대응한다. 예를 들어최하위비트(도면중 우단의 비트)는 클록신호 PH1에 대응하고, 최상위비트(도면중 좌단의 비트)는 클록신호 PH10에 대응한다. 그리고 선택기(1321-1330)는 디코더(1341-1350)로부터의 선택신호 ENPH1[0 : 9] - ENPH10[0 : 9]의 10 비트중 값이 1인 비트에 대응하는 클록신호 PH1, PH7, PH3, PH9, PH5, PH1, PH7, PH3, PH9, PH5를 신호 NI1-NI10으로서 출력한다.
다음으로 도 28에 도시한 다상클록신호 발생회로의 동작을 설명한다. 또 여기서는 선택신호 PHSEL[0 : 3]에 의해 위상차 2ns가 선택신호 DIVSEL[0 : 1]에 의해 분주비 1/2이 지정되는 것으로 한다.
주파수 50MHz, 위상차 2ns의 10상 클록신호 PH1-PH10이 다상클록신호 발생회로(1100)로부터 출력된다. 선택회로(1310)는 다상클록신호 발생회로(1100)로부터의 클록신호 PH1, PH7, PH3, PH9, PH5, PH1, PH7, PH3, PH9, PH5를 신호 NI1-NI10으로서 출력한다. 도 27에 도시된 바와 같이 클록신호 PH7, PH9, PH1, PH3, PH5는 클록신호 PH2, PH4, PH6, PH8, PH10과 상보관계에 있다. 따라서 NAND 회로(1211-1215)로부터는 도 27에 도시된 바와 같은 신호 SYN1-SYN5가 출력된다. 이로 인하여 NAND 회로(1216)로부터는 주파수 250MHz의 직렬클록신호 CLKOUT가 출력된다.
도 26에 도시한 클록합성회로(1200)에서는 NAND 회로(1211-1215)로의 입력의 한쪽(PH2, PH4, PH6, PH8, PH10)을 인버터(1201-1205)로 반전시키고 있다. 즉 NAND 회로(1211-1215)로의 입력의 한쪽(PH2, PH4, PH6, PH8, PH10)은 인버터(1201-1205)를 통해 입력되고, 다른쪽(PH1, PH3, PH5, PH7, PH9)은 직접 NAND 회로(1211-1215)로 입력된다. 따라서 NAND 회로(1211-1215)로의 입력의 한쪽(PH2, PH4, PH6, PH8,PH10)과 다른쪽(PH1, PH3, PH5, PH7, PH9)에서는 패스의 부하용량이 다르다. 따라서 NAND 회로(1211-1215)로의 입력의 한쪽과 다른쪽 사이에서 지연시간의 차가 생기므로 직렬클록신호 CLKOUT의 듀티(duty)가 붕괴된다.
그러나 도 28에 도시한 클록합성부(1300)에서는 NAND 회로(1211-1215)로의 입력의 한쪽(NI2, NI4, NI6, NI8, NI10)과 다른쪽(NI1, NI3, NI5, NI7, NI9)에서 패스의 부하용량은 같다. 이것은 도 29에 도시된 바와 같이 NAND 회로(1211-1215)로의 입력의 한쪽(NI2, NI4, NI6, NI8, NI10)과 다른쪽(NI1, NI3, NI5, NI7, NI9) 모두 선택기(1321-1330)를 통해 NAND 회로(1211-1215)에 입력되기 때문이다. 따라서 NAND 회로(1211-1215)로의 입력의 한쪽(NI2, NI4, NI6, NI8, NI10)과 다른쪽(NI1, NI3, NI5, NI7, N19) 사이에서의 지연시간의 차를 없앨 수 있다. 이로 인하여 듀티 50 : 50의 직렬클록신호 CLKOUT를 얻을 수 있다.
또 여기서는 위상차 2ns, 분주비 1/2의 경우에 대하여 설명하였지만, 그 밖의 위상차, 분주비의 경우에도 클록신호 PH2, PH4, PH6, PH8, PH10과 상보관계에 있는 클록신호가 존재하면 동일하게 적용할 수 있다.
본 발명의 하나인 다상클록신호 발생회로에서는 제 1 선택수단으로부터의 제 2 다상클록신호의 위상차가 그대로 제 3 다상클록신호의 위상차가 된다. 즉 제 3 다상클록신호의 위상차는 제 1 선택수단에 의해 결정된다. 따라서 제 1 선택수단에 있어서 제 1 위상차의 배수를 조정함으로써 원하는 위상차의 제 3 다상클록신호를 얻을 수 있다. 이 때문에 오실레이터에 관해서는 조금도 조정할 필요가 없다.
또 제 3 다상클록신호의 주파수는 제 1 다상클록신호의 소정의 주파수를 분주수단으로 분주비배한다. 따라서 분주수단으로 분주비를 조정함으로써 원하는 위상차의 제 3 다상클록신호를 얻을 수 있다.
또 분주수단은 복수의 분주유니트를 포함하며, 복수의 분주유니트의 각각은 다른 분주유니트가 분주를 시작한 후에 상기 분주유니트에 대응하는 클록신호를 소정배로 분주한다. 따라서 제 1 선택수단으로부터의 제 2 다상클록신호 중 어떤 상의 클록신호가 다른 상의 클록신호와 같은 경우에도 이들 상의 클록신호에 대응하는 분주유니트가 동시에 분주를 시작하는 경우가 없다.

Claims (10)

  1. 소정의 주파수를 갖고 제 1 위상차씩 위상이 다른 제 1 다상클록신호를 발생하는 오실레이터와,
    상기 오실레이터로부터의 제 1 다상클록신호를 받아 상기 제 1 다상클록신호중 상기 제 1 위상차의 소정배의 제 2 위상차씩 위상이 다른 클록신호를 제 2 다상클록신호로서 출력하는 제 1 선택수단과,
    상기 선택수단으로부터의 제 2 다상클록신호를 분주하여 제 3 다상클록신호로서 출력하는 분주수단을 구비하는 것을 특징으로 하는 다상클록신호 발생회로.
  2. 제 1항에 있어서,
    상기 분주수단은 상기 제 1 선택수단으로부터의 제 2 다상클록신호중 어느 하나의 상의 클록신호에 각각 대응하는 복수의 분주유니트를 포함하며,
    상기 복수의 분주유니트의 각각은 상기 분주유니트에 대응하는 클록신호보다 상기 제 2 위상차만큼 위상이 진행된 클록신호에 대응하는 다른 분주유니트가 분주를 시작한 후 상기 분주유니트에 대응하는 클록신호를 분주하는 것을 특징으로 하는 다상클록신호 발생회로.
  3. 제 2항에 있어서,
    상기 복수의 분주유니트의 각각은 상기 분주유니트에 대응하는 클록신호를클록단자에 받는 1 또는 복수단의 플립플롭과,
    상기 플립플롭의 최종단의 출력을 반전하여 상기 플립플롭의 초단의 입력으로 공급하는 반전수단을 포함하며,
    상기 반전수단은 상기 분주유니트에 대응하는 클록신호보다 상기 제 2 위상차만큼 위상이 진행된 클록신호에 대응하는 다른 분주유니트에서의 플립플롭의 최종단의 출력의 변화에 응답하여 활성화되는 것을 특징으로 하는 다상클록신호 발생회로.
  4. 제 1항에 있어서,
    상기 제 1 선택수단은 외부로부터의 신호에 따라 상기 제 1 위상차의 배수를 바꾸는 것을 특징으로 하는 다상클록신호 발생회로.
  5. 제 1항에 있어서,
    상기 분주수단은
    상기 제 1 선택수단으로부터의 제 2 다상클록신호를 외부로부터의 신호에 따른 분주비로 분주하는 것을 특징으로 하는 다상클록신호 발생회로.
  6. 제 1항에 있어서,
    상기 분주수단으로부터의 제 3 다상클록신호에 기초하여 직렬 클록신호를 생성하는 클록합성수단을 추가로 구비하는 것을 특징으로 하는 다상클록신호 발생회로.
  7. 제 6항에 있어서,
    상기 클록합성수단은
    상기 분주수단으로부터의 제 3 다상클록신호에 각각 대응하는 클록신호와, 상기 클록신호와 상기 제 2 위상차만큼 위상이 다른 클록신호의 반전신호에 기초하여 펄스폭이 상기 제 2 위상차와 같고 또 주기가 상기 제 3 다상클록신호의 주기와 같은 펄스신호를 생성하는 복수의 제 1 논리회로와,
    상기 복수의 제 1 논리회로의 복수의 펄스신호를 합성하는 제 2 논리회로를 포함하는 것을 특징으로 하는 다상클록신호 발생회로.
  8. 제 7항에 있어서,
    상기 클록합성수단은,
    상기 분주수단으로부터의 제 3 다상클록신호중 상기 복수의 제 1 논리회로에 대응하는 제 1 클록신호와, 상기 클록신호와 상기 제 2 위상차만큼 위상이 다른 클록신호와 상보관계에 있는 제 2 클록신호를 상기 복수의 제 1 논리회로에 공급하는 제 2 선택수단을 포함하고,
    상기 복수의 제 1 논리회로의 각각은
    상기 제 2 선택수단으로부터의 제 1 및 제 2 클록신호에 기초하여 상기 펄스신호를 생성하는 것을 특징으로 하는 다상클록신호 발생회로.
  9. 소정의 주파수를 갖고 제 1 위상차씩 위상이 다른 제 1 다상클록신호를 받고, 상기 제 1 다상클록신호중 상기 제 1 위상차의 소정배의 제 2 위상차씩 위상이 다른 클록신호를 제 2 다상클록신호로서 출력하는 것을 특징으로 하는 선택회로.
  10. 제 9항에 있어서,
    상기 선택회로는 외부로부터의 신호에 따라 상기 제 1 위상차의 배수를 바꾸는 것을 특징으로 하는 선택회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930154B1 (ko) * 2002-05-30 2009-12-07 소니 가부시끼 가이샤 타이밍 발생 회로, 표시 장치 및 휴대 단말기

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI289973B (en) * 2002-10-10 2007-11-11 Via Tech Inc Method and related circuitry for multiple phase splitting by phase interpolation
US7151398B2 (en) * 2003-08-26 2006-12-19 Integrated Device Technology, Inc. Clock signal generators having programmable full-period clock skew control
US6977539B1 (en) * 2003-08-26 2005-12-20 Integrated Device Technology, Inc. Clock signal generators having programmable full-period clock skew control and methods of generating clock signals having programmable skews
US20050063506A1 (en) * 2003-09-23 2005-03-24 Sony Corporation Method and system for jitter correction
US7098707B2 (en) * 2004-03-09 2006-08-29 Altera Corporation Highly configurable PLL architecture for programmable logic
US7236040B2 (en) * 2004-12-03 2007-06-26 Ati Technologies Inc. Method and apparatus for generating multiphase clocks
DE102004063199B4 (de) * 2004-12-23 2010-11-25 Atmel Automotive Gmbh Pulsgenerator und Verfahren zur Erzeugung einer Pulsfolge
TWI266485B (en) * 2005-02-18 2006-11-11 Realtek Semiconductor Corp Multi-phase clock generator and generating method for network controller
US7782988B2 (en) * 2005-05-02 2010-08-24 Multigig Inc. Digital frequency synthesizer
JP4879569B2 (ja) * 2005-11-29 2012-02-22 パナソニック株式会社 位相調整回路
DE102008023536B4 (de) * 2008-05-14 2019-06-27 Texas Instruments Deutschland Gmbh Leistungsarmer und hochauflösender Zeitgeber
CN102089978A (zh) * 2008-07-09 2011-06-08 松下电器产业株式会社 多相时钟分频电路
US7839187B2 (en) * 2009-04-06 2010-11-23 Himax Analogic, Inc. Counter and Frequency divider thereof
IT1394705B1 (it) * 2009-05-29 2012-07-13 St Microelectronics Srl Divisore di un segnale multifase.
TWI422157B (zh) * 2009-12-02 2014-01-01 Mstar Semiconductor Inc 相位產生裝置及相位產生方法
WO2011071546A1 (en) * 2009-12-11 2011-06-16 Ess Technology, Inc. Digital sampling mixer with multiphase clocks
CN101860365B (zh) * 2010-06-12 2013-09-11 中兴通讯股份有限公司 参考时钟源切换方法及装置
US8909849B2 (en) * 2010-11-15 2014-12-09 Intel Corporation Pipeline architecture for scalable performance on memory
JP6211822B2 (ja) * 2012-09-28 2017-10-11 旭化成エレクトロニクス株式会社 電力供給回路
WO2014093878A1 (en) * 2012-12-13 2014-06-19 Coherent Logix, Incorporated Automatic selection of on-chip clock in synchronous digital systems
WO2016027329A1 (ja) * 2014-08-20 2016-02-25 株式会社ソシオネクスト 分周回路及び半導体集積回路
CN105406841A (zh) * 2015-11-20 2016-03-16 芜湖锐芯电子科技有限公司 一种高精度时钟相位控制电路
US9742444B1 (en) * 2016-02-24 2017-08-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Broadband digital transmitter using π/4 phase offset local oscillator (LO) signals
US10678296B2 (en) 2018-08-03 2020-06-09 Futurewei Technologies, Inc. Multi-phase signal generation
US11290095B1 (en) * 2021-05-25 2022-03-29 Xilinx, Inc. Programmable dynamic clock stretch for at-speed debugging of integrated circuits
CN116846386A (zh) * 2022-03-23 2023-10-03 华为技术有限公司 鉴频鉴相器、锁相环以及电子设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477181A (en) * 1994-10-13 1995-12-19 National Semiconductor Corporation Programmable multiphase clock divider
JP2994272B2 (ja) 1996-08-23 1999-12-27 九州日本電気株式会社 多相クロック発生回路
US5903176A (en) * 1996-09-04 1999-05-11 Litton Systems, Inc. Clock circuit for generating a high resolution output from a low resolution clock
US5847588A (en) * 1996-12-30 1998-12-08 Eastman Kodak Company Programmable multiple CCD clock synthesizer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930154B1 (ko) * 2002-05-30 2009-12-07 소니 가부시끼 가이샤 타이밍 발생 회로, 표시 장치 및 휴대 단말기

Also Published As

Publication number Publication date
KR100632090B1 (ko) 2006-10-04
US20010030565A1 (en) 2001-10-18
US6392462B2 (en) 2002-05-21

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