KR20010091516A - Manufacturing method for mutually gate inverted thin film transistor sram cell - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 19
- 239000010409 thin film Substances 0.000 title abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 44
- 238000000034 method Methods 0.000 claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract description 6
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 claims description 46
- 239000010408 film Substances 0.000 claims description 27
- 238000005468 ion implantation Methods 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 8
- 239000000758 substrate Substances 0.000 abstract description 3
- 239000002019 doping agent Substances 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
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Abstract
Description
본 발명은 엠지아이 박막 트랜지스터 에스램셀 제조방법에 관한 것으로, 특히 피모스 트랜지스터의 오프셋 영역을 확보하여 채널누설전류의 발생을 방지하는데 적당하도록 한 엠지아이 박막 트랜지스터 에스램셀 제조방법에 관한 것이다.The present invention relates to a method for manufacturing an LGI thin film transistor SRAM cell, and more particularly, to a method for manufacturing an LGI thin film transistor SRAM cell suitable for preventing occurrence of channel leakage current by securing an offset region of a PMOS transistor.
도1은 일반적인 엠지아이 박막 트랜지스터 에스램셀의 평면도로서, 이에 도시한 바와 같이 바텀 게이트(BOTTOM GATE)를 갖는 박막 트랜지스터와 탑 게이트(TOP GATE)를 갖는 박막 트랜지스터의 조합으로 구성된다.FIG. 1 is a plan view of a typical Mg eye thin film transistor SRAM cell, and is composed of a combination of a thin film transistor having a bottom gate (BOTTOM GATE) and a thin film transistor having a top gate (TOP GATE).
도2a 내지 도2d는 상기 도1에 있어서, 바텀 게이트 박막 트랜지스터의 단면인 A-A'방향의 단면을 보인 제조공정 수순도로서, 이에 도시한 바와 같이 절연막(1)의 상부측에 다결정실리콘을 증착하고, 패터닝하여 게이트전극(2)을 형성하는 단계(도2a)와; 상기 구조의 상부전면에 절연막(3)을 증착하고, 포토레지스트(PR1)를 도포하고, 노광 및 현상하여 상기 게이트전극(2)을 노출시킨 후, 불순물 이온을 주입하여 상기 게이트전극(2)을 도핑시키는 단계(도2b)와; 상기 포토레지스트를 제거한 후, 상기 절연막(3),(1)의 일부에 콘택홀을 형성하고, 그 상부전면에 다결정실리콘을 증착하고 패터닝하여 소스 및 드레인이 형성될 소스 및 드레인 영역(4)을 정의 하는 단계(도2c)와; 상기 구조의 상부전면에 포토레지스트(PR2)를 도포하고, 노광 및 현상하여 상기 게이트전극(2)의 상부측 소스 드레인 영역(4)에 위치하는 포토레지스트(PR2) 패턴을 형성하고, 그 포토레지스트(PR2) 패턴을 이온주입 마스크로 하는 이온주입공정으로 불순물 이온을 주입하여 상기 소스 및 드레인영역(4)에 소스 및 드레인(5)을 형성하는 단계(도2d)로 구성된다.2A to 2D are manufacturing process flow charts showing a cross section along the A-A 'direction of the bottom gate thin film transistor in FIG. 1, wherein polysilicon is formed on the upper side of the insulating film 1 as shown in FIG. Depositing and patterning to form a gate electrode 2 (FIG. 2A); The insulating film 3 is deposited on the upper surface of the structure, the photoresist PR1 is applied, exposed and developed to expose the gate electrode 2, and then impurity ions are implanted to form the gate electrode 2. Doping (FIG. 2B); After removing the photoresist, a contact hole is formed in a part of the insulating film 3 and 1, and polysilicon is deposited and patterned on the upper surface thereof to form a source and drain region 4 in which a source and a drain are to be formed. Defining (FIG. 2C); The photoresist PR2 is coated on the upper surface of the structure, exposed and developed to form a photoresist PR2 pattern positioned in the upper source drain region 4 of the gate electrode 2, and the photoresist thereof. (PR2) forming a source and a drain 5 in the source and drain regions 4 by implanting impurity ions in an ion implantation process using the pattern as an ion implantation mask (FIG. 2D).
또한, 도3a 내지 도3d는 상기 도2a 내지 도2d의 공정과 동시에 진행하여, 탑 게이트 박막 트랜지스터를 제조하는, 상기 도1에 있어서 B-B'방향의 제조공정 수순단면도로서, 이에 도시한 바와 같이 절연막(1)에 콘택홀을 형성한 후, 상기 바텀 게이트 박막 트랜지스터의 게이트전극(2)의 형성시 증착하는 다결정실리콘 패턴을 사용하여 소스 및 드레인이 형성될 소스 및 드레인영역(2')을 형성하는 단계(도3a)와; 상기 바텀 게이트 박막 트랜지스터의 게이트전극(2)을 도핑하는 과정에서 상기 소스 및 드레인영역(2)에 불순물이 주입되지 않도록 포토레지스트(PR1)를 전면에 위치시키는 단계(도3b)와; 상기 포토레지스트(PR1) 패턴을 제거한 후, 절연막(3)을 증착하고, 그 절연막(3)의 상부전면에 상기 바텀 게이트 박막 트랜지스터의 소스 및 드레인영역(4)의 형성시 게이트전극(4)을 형성하는 단계(도3c)와; 상기 구조의 상부전면에 불순물 이온을 주입하여 게이트전극(4)을 도핑시킴과 아울러 소스 및 드레인영역(4)에 소스 및 드레인(5)을 형성하는 단계(도3d)로 제조된다.3A to 3D are cross-sectional views of a manufacturing process procedure in the direction B-B 'in FIG. 1, in which the top gate thin film transistor is manufactured simultaneously with the process of FIGS. 2A to 2D. Similarly, after forming contact holes in the insulating film 1, the source and drain regions 2 'on which the source and drain are to be formed are formed by using a polysilicon pattern deposited during the formation of the gate electrode 2 of the bottom gate thin film transistor. Forming step (FIG. 3A); Placing photoresist PR1 on the front surface of the bottom gate thin film transistor so as to prevent impurities from being injected into the source and drain regions 2 (FIG. 3B); After removing the photoresist PR1 pattern, the insulating film 3 is deposited, and the gate electrode 4 is formed when the source and drain regions 4 of the bottom gate thin film transistor are formed on the upper surface of the insulating film 3. Forming step (FIG. 3C); Impurity ions are implanted into the upper surface of the structure to dope the gate electrode 4 and to form the source and drain 5 in the source and drain regions 4 (FIG. 3D).
상기와 같이 종래 엠지아이 박막 트랜지스터 에스램셀 제조방법은 단일한 공정을 통해 소스 및 드레인에 비해 하측에 위치하는 게이트전극을 갖는 바텀 게이트 박막 트랜지스터와 소스 및 드레인의 상부측에 위치하는 게이트전극을 갖는 탑 게이트 박막 트랜지스터를 동시에 제조하게 된다.As described above, the conventional LGI thin film transistor SRAM cell manufacturing method has a bottom gate thin film transistor having a gate electrode located below the source and drain and a gate electrode located above the source and drain through a single process. The gate thin film transistor is simultaneously manufactured.
이와 같은 제조공정은 MITSUBISHI ELECTRIC CORPORATION에서 발표한 1993년 VLSI논문에 기재되어 있으며, 그 장점으로 공정이 단순하고 메모리셀의 동작 안정성을 개선하고, 낮은 이온주입에너지를 사용하여 소스 및 드레인을 형성할 수 있다는 장점이 있는 것으로 설명하고 있다.Such a manufacturing process is described in the 1993 VLSI paper published by MITSUBISHI ELECTRIC CORPORATION.The advantages of this manufacturing process are the simplicity of the process, the improvement of the operational stability of the memory cell, and the formation of the source and drain using low ion implantation energy. It is described as having an advantage.
그러나, 상기와 같은 종래 엠지아이 박막 트랜지스터 에스램셀 제조방법은 피형 박막 트랜지스터를 사용할 경우 발생하는 채널 누설전류의 양이 많아 소비전력이 증가하는 문제점이 있었다.However, the conventional LGE thin film transistor SRAM cell manufacturing method as described above has a problem in that power consumption increases due to a large amount of channel leakage current generated when the thin film transistor is used.
이와 같은 문제점을 감안한 본 발명은 오프셋(OFFSET) 마진을 확보하여 채널 누설전류의 발생을 방지할 수 있는 엠지아이 박막 트랜지스터 에스램셀 제조방법을 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a method for manufacturing an LGE thin film transistor SRAM cell capable of securing an offset margin to prevent generation of a channel leakage current.
도1은 일반적인 엠지아이 박막 트랜지스터 에스램셀의 평면도.1 is a plan view of a typical LGI thin film transistor SRAM cell.
도2a 내지 도2d는 도1에 있어서, 종래 바텀 게이트 박막 트랜지스터의 단면인 A-A'방향의 제조공정 수순단면도.2A to 2D are cross-sectional views of a manufacturing process procedure in the A-A 'direction, which is a cross section of a conventional bottom gate thin film transistor in FIG.
도3a 내지 도3d는 도1에 있어서, 종래 탑 게이트 박막 트랜지스터의 단면인 B-B'방향의 제조공정 수순단면도.3A to 3D are cross-sectional views of the manufacturing process of FIG. 1 in the B-B 'direction, which is a cross section of a conventional top gate thin film transistor;
도4a 내지 도4d는 도1에 있어서, 본 발명 바텀 게이트 박막 트랜지스터의 단면인 A-A'방향의 제조공정 수순단면도.4A to 4D are cross-sectional views of the manufacturing process steps in the direction A-A 'of the bottom gate thin film transistor of the present invention in FIG.
도5a 내지 도5d는 도1에 있어서, 본 발명 탑 게이트 박막 트랜지스터의 단면인 B-B'방향의 제조공정 수순단면도.5A to 5D are cross-sectional views of the manufacturing process steps in the direction B-B 'of the top gate thin film transistor of the present invention in FIG.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1,3:절연막 2:제 1게이트1,3: insulating film 2: first gate
2':제 1소스 및 드레인영역 4:제 2게이트2 ': first source and drain region 4: second gate
4':제 2소스 및 드레인영역 5:소스 및 드레인4 ': second source and drain region 5: source and drain
6:오프셋영역6: offset area
상기와 같은 목적은 절연막 상에 바텀 게이트 박막 트랜지스터의 게이트를 형성함과 아울러 탑 게이트 박막 트랜지스터의 소스 및 드레인 형성영역을 정의하는 단계와; 상기 구조의 상부에 게이트산화막을 증착하는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고 패터닝하여 바텀 게이트 박막 트랜지스터의 소스 및 드레인 형성영역을 정의하고, 탑 게이트 박막 트랜지스터의 게이트를 형성하는 단계와; 상기 구조의 상부전면에 포토레지스트를 증착하고, 패터닝하여 상기 바텀 게이트 박막 트랜지스터의 채널영역 상부에 위치하는 패턴을 형성한 후, 경사 이온주입공정을 통해 불순물이온을 주입하여 상기 바텀 게이트 박막 트랜지스터와 탑 게이트 박막 트랜지스터의 소스 및 드레인을 형성함과 아울러 누설전류의 발생을 방지하는 오프셋영역을 정의하는 단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is achieved by forming a gate of a bottom gate thin film transistor on an insulating film and defining source and drain formation regions of the top gate thin film transistor; Depositing a gate oxide film on top of the structure; Depositing and patterning polysilicon on the upper surface of the structure to define source and drain formation regions of the bottom gate thin film transistor, and forming a gate of the top gate thin film transistor; A photoresist is deposited on the upper surface of the structure, and patterned to form a pattern located above the channel region of the bottom gate thin film transistor, and then impurity ions are implanted through a gradient ion implantation process to form the bottom gate thin film transistor and the top. This is achieved by forming a source and a drain of the gate thin film transistor and defining an offset region for preventing generation of leakage current. The present invention will be described in detail with reference to the accompanying drawings.
도4a 내지 도4b는 본 발명 엠지아이 박막 트랜지스터 에스램셀에 있어서, 바텀 게이트 박막 트랜지스터 측의 단면을 보인 제조공정 수순단면도이고, 도5a 내지 도5d는 탑 게이트 박막 트랜지스터 측의 단면을 보인 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판의 전면에 증착된 절연막(1) 중 탑 게이트 박막 트랜지스터가 형성될 영역의 절연막(1) 일부에 콘택홀을 형성한 후, 그 콘택홀이 형성된 절연막(1)의 상부전면에 다결정실리콘을 증착하고, 패터닝하여 상기 바텀 게이트 박막 트랜지스터가 형성될 영역 상에 제 1게이트전극(2)을 형성함과 아울러 상기 탑 게이트 박막 트랜지스터가 형성될 영역에 제 1소스 및 드레인영역(2')을 형성하는 단계(도4a, 도5a)와; 상기 구조의 상부전면에 포토레지스트(PR1)를 도포하고 노광 및 현상하여 상기 제 1게이트전극(2)과 그 주변의 절연막(1)을 노출시키는 포토레지스트(PR1) 패턴을 형성하고, 불순물 이온주입을 통해 상기 노출된 제 1게이트전극(2)에 불순물이온을 주입하는 단계(도4b, 도5b)와; 상기 포토레지스트(PR1) 패턴을 제거하고, 그 상부전면에 절연막(3)을 증착한 다음, 상기 바텀 게이트 박막 트랜지스터가 형성될 영역의 절연막(3)에 콘택홀을 형성한 후, 다결정실리콘을 증착하고 패터닝하여 상기 콘택홀을 채움과 아울러 상기 제 1게이트전극(2)의 상부측에 위치하는 제 2소스 및 드레인영역(4)을 형성하고, 상기 탑 게이트 박막 트랜지스터가 형성될 영역의 절연막(3) 상에 제 2게이트전극(4')을 형성하는 단계(도4c, 도5c)와; 상기 구조의 상부전면에 포토레지스트(PR2)를 도포하고, 노광 및 현상하여 상기 제 1게이트전극(2)의 상부측 제 2소스 및 드레인영역(4)에 위치하는 포토레지스트(PR2) 패턴을 형성하고, 그 포토레지스트(PR2) 패턴을 이온주입마스크로 하는 경사 이온주입공정으로 상기 제 2소스 및 드레인영역(4)에 소스 및 드레인(5)을 형성함과 아울러 상기 소스 또는 드레인(5)과 제 1게이트전극(2)의 사이 영역에서 불순물이 도핑되지 않은 실리콘영역인 오프셋영역(6)을 형성하고, 상기 제 2게이트전극(4')을 도핑시킴과 아울러 상기 제 1소스 및 드레인영역(2')에 소스 및 드레인(5)과 오프셋영역(6)을 형성하는 단계(도4d, 도5d)로 이루어진다.4A to 4B are cross-sectional views of a manufacturing process showing a cross section of a bottom gate thin film transistor in the LGI thin film transistor SRAM cell of the present invention, and FIGS. 5A to 5D are a manufacturing process procedure showing a cross section of a top gate thin film transistor side. As shown in the drawing, a contact hole is formed in a part of the insulating film 1 in the region where the top gate thin film transistor is to be formed among the insulating films 1 deposited on the entire surface of the substrate, and then the insulating film 1 having the contact hole formed therein. Deposition and patterning polysilicon on the upper surface of the first gate electrode 2 on the region where the bottom gate thin film transistor is to be formed, and the first source and drain in the region where the top gate thin film transistor is to be formed. Forming an area 2 '(Figs. 4A and 5A); The photoresist PR1 is coated on the upper surface of the structure, exposed to light, and developed to form a photoresist PR1 pattern exposing the first gate electrode 2 and the insulating film 1 around the impurity ion implantation. Implanting impurity ions into the exposed first gate electrode 2 (FIGS. 4B and 5B); After removing the photoresist (PR1) pattern, depositing an insulating film 3 on the upper surface, and forming a contact hole in the insulating film 3 of the region where the bottom gate thin film transistor is to be formed, and then polycrystalline silicon is deposited And patterning to fill the contact hole and to form a second source and drain region 4 located above the first gate electrode 2, and to form an insulating film 3 in the region where the top gate thin film transistor is to be formed. Forming a second gate electrode 4 'on Fig. 4C and Fig. 5C; The photoresist PR2 is coated on the upper surface of the structure, and the photoresist PR2 is exposed and developed to form a photoresist PR2 pattern positioned in the second source and drain regions 4 on the upper side of the first gate electrode 2. A source and drain 5 are formed in the second source and drain region 4 by a gradient ion implantation process using the photoresist PR2 pattern as an ion implantation mask. In the region between the first gate electrode 2, an offset region 6, which is a silicon region which is not doped with impurities, is formed, and the second gate electrode 4 ′ is doped and the first source and drain regions ( Forming the source and drain 5 and the offset region 6 in Fig. 2 '(Figs. 4D and 5D).
이하, 상기와 같이 구성된 본 발명 엠지아이 박막 트랜지스터 에스램셀 제조방법을 좀 더 상세히 설명하면 다음과 같다.Hereinafter, the method of manufacturing the LGE thin film transistor SRAM cell of the present invention configured as described above will be described in more detail.
먼저, 도4a와 도5a에 도시한 바와 같이 기판의 상부측에 위치하는 절연막(1)을 임의로 소스 및 드레인에 비해 게이트가 낮게 형성되는 바텀 게이트 박막 트랜지스터와 소스 및 드레인에 비해 게이트가 높게 형성되는 탑 게이트 박막 트랜지스터가 형성될 영역의 정의한다.First, as shown in FIGS. 4A and 5A, the insulating film 1 positioned on the upper side of the substrate may be formed with a bottom gate thin film transistor in which a gate is formed lower than that of a source and a drain, and a gate is higher than that of a source and a drain. The region in which the top gate thin film transistor is to be formed is defined.
그 다음, 상기 탑 게이트 박막 트랜지스터가 형성될 영역의 절연막(1)에 콘택홀을 형성하고, 그 콘택홀이 형성된 절연막(1)의 상부전면에 다결정실리콘을 증착한다.Next, a contact hole is formed in the insulating film 1 in the region where the top gate thin film transistor is to be formed, and polysilicon is deposited on the upper surface of the insulating film 1 in which the contact hole is formed.
그 다음, 상기 증착된 다결정실리콘을 패터닝하여 상기 바텀 게이트 박막 트랜지스터가 형성될 영역 상에 제 1게이트전극(2)을 형성함과 아울러 상기 탑 게이트 박막 트랜지스터가 형성될 영역에 제 1소스 및 드레인영역(2')을 형성한다.Next, the deposited polysilicon is patterned to form a first gate electrode 2 on a region where the bottom gate thin film transistor is to be formed, and a first source and drain region on a region where the top gate thin film transistor is to be formed. (2 ').
그 다음, 도4b 및 도5b에 도시한 바와 같이 상기 구조의 상부전면에 포토레지스트(PR1)를 도포하고 노광 및 현상하여 상기 제 1게이트전극(2)과 그 주변의 절연막(1)을 노출시키는 포토레지스트(PR1) 패턴을 형성한다.Then, as shown in Figs. 4B and 5B, the photoresist PR1 is coated on the upper surface of the structure, and exposed and developed to expose the first gate electrode 2 and the insulating film 1 around it. The photoresist PR1 pattern is formed.
그 다음, 바텀 게이트 박막 트랜지스터의 채널문턱전압 조절을 위한 불순물 이온을 상기 노출된 제 1게이트전극(2)에 주입한다.Next, impurity ions for adjusting the channel threshold voltage of the bottom gate thin film transistor are implanted into the exposed first gate electrode 2.
그 다음, 도4c 및 도5c에 도시한 바와 같이 상기 포토레지스트(PR1) 패턴을 제거하고, 그 상부전면에 절연막(3)을 증착한다. 이때의 절연막(3)은 바텀 게이트 박막 트랜지스터와 탑 게이트 박막 트랜지스터의 게이트산화막으로 사용된다.Then, as shown in Figs. 4C and 5C, the photoresist PR1 pattern is removed, and the insulating film 3 is deposited on the upper surface thereof. At this time, the insulating film 3 is used as a gate oxide film of the bottom gate thin film transistor and the top gate thin film transistor.
그 다음, 상기 바텀 게이트 박막 트랜지스터가 형성될 영역의 절연막(3)에 콘택홀을 형성한 후, 다결정실리콘을 증착하고 패터닝하여 상기 콘택홀을 채움과 아울러 상기 제 1게이트전극(2)의 상부측에 위치하는 제 2소스 및 드레인영역(4)을 형성한다.Next, after forming a contact hole in the insulating film 3 of the region where the bottom gate thin film transistor is to be formed, polysilicon is deposited and patterned to fill the contact hole and the upper side of the first gate electrode 2. A second source and drain region 4 located at is formed.
이때, 상기 탑 게이트 박막 트랜지스터가 형성될 영역의 절연막(3) 상에 제 2게이트전극(4')도 동시에 형성한다.At this time, the second gate electrode 4 'is also simultaneously formed on the insulating film 3 in the region where the top gate thin film transistor is to be formed.
그 다음, 도4d 및 도5d에 도시한 바와 같이 상기 구조의 상부전면에 포토레지스트(PR2)를 도포하고, 노광 및 현상하여 상기 제 1게이트전극(2)의 상부측 제 2소스 및 드레인영역(4)에 위치하는 포토레지스트(PR2) 패턴을 형성한다.Then, as shown in Figs. 4D and 5D, the photoresist PR2 is applied to the upper surface of the structure, and exposed and developed to expose the second source and drain regions of the upper side of the first gate electrode 2 ( A photoresist PR2 pattern positioned at 4) is formed.
그 다음, 상기 포토레지스트(PR2) 패턴을 이온주입 마스크로 사용하는 이온주입공정으로 피형 불순물이온을 주입한다. 이때의 이온주입은 경사이온주입으로 그 경사각에 의해 소스 또는 드레인과 게이트 전극이 평면상에서 소정거리 이격되도록 하며, 이 영역을 오프셋영역(6)이라한다.Next, the implanted impurity ions are implanted by an ion implantation process using the photoresist (PR2) pattern as an ion implantation mask. At this time, the ion implantation is a gradient ion implantation so that the source or drain and the gate electrode are separated by a predetermined distance on the plane by the inclination angle, which is called the offset region 6.
이때의 오프셋영역(6)은 그 이온주입의 경사각에 따라 조절할 수 있다.At this time, the offset region 6 can be adjusted according to the inclination angle of the ion implantation.
이와 같은 경사이온주입으로 바텀 게이트 박막 트랜지스터측 뿐만 아니라 탑 게이트 박막 트랜지스터 측에도 오프셋영역(6), 소스 및 드레인(5)을 형성함과 아울러 제 2게이트전극(4')을 도핑시키게 된다.Such gradient ion implantation forms the offset region 6, the source and the drain 5 not only on the bottom gate thin film transistor side but also on the top gate thin film transistor side, and also dopes the second gate electrode 4 ′.
상기한 바와 같이 본 발명은 동일한 제조공정을 통해 바텀 게이트 박막 트랜지스터와 탑 게이트 박막 트랜지스터를 제조함과 아울러 경사이온주입을 통해 소스 및 드레인에 오프셋영역을 형성함으로써, 채널 누설전류를 방지하여 소비전력을 절감하는 효과가 있다.As described above, the present invention manufactures the bottom gate thin film transistor and the top gate thin film transistor through the same fabrication process, and forms offset regions in the source and drain through the gradient ion implantation, thereby preventing channel leakage current, thereby reducing power consumption. There is a saving effect.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000013313A KR20010091516A (en) | 2000-03-16 | 2000-03-16 | Manufacturing method for mutually gate inverted thin film transistor sram cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000013313A KR20010091516A (en) | 2000-03-16 | 2000-03-16 | Manufacturing method for mutually gate inverted thin film transistor sram cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010091516A true KR20010091516A (en) | 2001-10-23 |
Family
ID=19655751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000013313A KR20010091516A (en) | 2000-03-16 | 2000-03-16 | Manufacturing method for mutually gate inverted thin film transistor sram cell |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010091516A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8212247B2 (en) | 2009-07-15 | 2012-07-03 | Samsung Mobile Display Co., Ltd. | Organic light emitting display device and fabricating method thereof |
| CN114078706A (en) * | 2020-08-21 | 2022-02-22 | 天津大学 | Preparation method of silicon nano-film flexible bottom gate transistor |
-
2000
- 2000-03-16 KR KR1020000013313A patent/KR20010091516A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8212247B2 (en) | 2009-07-15 | 2012-07-03 | Samsung Mobile Display Co., Ltd. | Organic light emitting display device and fabricating method thereof |
| CN114078706A (en) * | 2020-08-21 | 2022-02-22 | 天津大学 | Preparation method of silicon nano-film flexible bottom gate transistor |
| CN114078706B (en) * | 2020-08-21 | 2023-09-22 | 天津大学 | Preparation method of silicon nano-film flexible bottom gate transistor |
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