KR20010089742A - 멀티 스탠다드 통신 단말기용 회로 - Google Patents

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Abstract

본 발명은 멀티 스탠다드 통신 단말기용 회로에 관한 것이다. 무선 신호(FS1,FS2)를 수신하기 위해, 상기 회로는 수신 혼합단(2)을 포함한 고주파 부분(1), 및 A/D 변환기(3.1) 및 디지털 필터(3.2.1)를 포함한 상기 고주파 부분(1) 하부에 연결된 신호 처리 회로(3;3')를 포함한다. 상기 디지털 필터(3.2.1)의 통과 대역폭은 가변된다. 작동시 통과 대역폭은 수신 무선 신호(FS1,FS2)의 선택된 시스템 스탠다드(S1,S2)에 따라 세팅된다.

Description

멀티 스탠다드 통신 단말기용 회로 {CIRCUIT FOR A MULTI-STANDARD COMMUNICATIONS TERMINAL}
프리 세팅된 대역폭(B)의 아날로그 신호가 특히 무선 통신을 구현하는 오늘날 통상적인 통신 시스템에 수신된다. 상기 대역폭(B)은 시스템 사양이다. 예컨대 신호의 대역폭(B)은 이동 통신용 글로벌 시스템 (GSM(Global System for Mobile Communications))에서는 200 kHz 와 동일하고, CDMA(Code Division Multiple Access)-시스템 IS-95에서는 1.25 MHz 와 동일하다.
이미 다수의 시스템 스탠다드, 예컨대 GSM과 IS-95를 지지하는 멀티 스탠다드 장치(멀티 밴드 장치로도 표시됨)가 공지되어 있다. 상기 장치는 각 시스템 스탠다드를 위해 하나의 고유의 스탠다드 사양의 아날로그-디지털-(A/D-)변환기를 사용하고, 디지털 분야에서 마찬가지로 스탠다드 사양의, 상응하는 최적의 선택 필터가 상기 A/D 변환기에 연결된다. 상기 A/D 변환기는 각각 그 자체가 대역폭(B)보다 큰 대역폭(B')을 가진 신호를 디지털화시킨다. 상기 선택 필터는 소정의 각 스탠다드 사양의 대역폭(B)으로 대역을 제한하고, 샘플링 속도를 1/10 으로 감소시킨다(샘플링 속도 감소). 상기 A/D 변환기와 선택 필터로 이루어진 조합은 이미 공지되어 있다.
이러한 공지된 통신 단말기에서, 스탠다드 사양의 A/D-변환기와 할당된 스탠다드 사양의 선택 필터의 사용은 비교적 큰 하드웨어-비용을 나타낸다는 것이 단점이 된다. 상기 장치의 추가 단점은 추가 시스템 스탠다드의 추후의 편입이 일반적으로 단지 하드웨어-분야로 변경됨으로서 구현될 수 있다는 점이다.
본 발명은 청구항 제 1항의 전제부에 따른 멀티 스탠다드 통신 단말기용 회로에 관한 것이다.
도 1 호모다인 수신기용 본 발명에 따른 회로의 블록 회로도;
도 2 선택 유닛의 블록 회로도;
도 3 병렬 FIR-필터의 블록 회로도;
도 4 프로그램 가능한 판독 전용 메모리를 포함한 직렬 FIR-필터의 블록 회로도;
도 5 통상적인 A/D-변환기 및 ΔΣA/D-변환기의 신호 대 잡음의 비율 을 오버 샘플링의 함수로서 도시하는 다이어그램;
도 6 선택 유닛의 출력측 신호 다이나믹을 선택 유닛의 출력측 샘플 링 속도에 따라 도시하는 다이어그램;
본 발명의 목적은, 적은 하드웨어 비용으로 구현될 수 있는 멀티스탠다드-통신 단말기용 회로를 제공하는 데 있다. 특히 상기 회로는 멀티스탠다드 통신 단말기에 의해 수신될 수 있는 시스템 스탠다드와 관련된 높은 유연성을 제공해야 한다.
본 발명에 기본이 되는 목적은 청구항 제 1항의 특징에 의해 달성된다.
디지털 필터의 통과 대역폭의 가변에 의해, 스탠다드 사양의 대역 제한이 상기 디지털 필터에 의해 실행될 수 있고, 동일한 디지털 필터는 모든 수신 시스템 스탠다드의 대역폭 제한을 위해 사용된다. 이로 인해 하드웨어 비용이 감소되는데, 그 이유는 각 시스템 스탠다드를 위해 설계된 하나의 고유한 디지털 필터가 상기 시스템 스탠다드를 위해 더 이상 제공될 필요가 없기 때문이다.
또한 상기 필터의 적합한 프로그래밍 기능에 의해, 추후에 추가되는 시스템 스탠다드의 편입이 가능해진다. 따라서 멀티스탠다드 통신 단말기의 유연성 및 기능 범위가 계속 증가된다.
회로가 수신 시스템 스탠다드를 상응하는 HF-입력 신호, 특히 무선 신호의 평가에 의해 검출하고, 이어서 검출된 시스템 스탠다드에 상응하는 디지털 필터의 통과 대역폭을 세팅함으로써, 소정의 시스템 스탠다드는 한편으로는 자동적인 방법으로 결정될 수 있다. 국부적으로 교환되는 시스템 스탠다드에 있어서, 멀티스탠다드 통신 단말기는 항상 로컬 시스템 스탠다드로 세팅된다. 다른 한편으로는 시스템 스탠다드의 선택이 가입자 스스로에 의해 선택되는 것이 가능하다. 이것은 다수의 시스템 스탠다드의 무선 신호가 존재하는 한, 가입자에게 상이한 스탠다드, 예컨대 GSM과 IS-95 사이를 의도한 바대로 선택할 수 있도록 한다. 상이한 시스템 스탠다드는 일반적으로 상이한 네트워크 및 상이한 네트워크 오퍼레이터를 기본으로 하기 때문에, 가입자에게 있어서 네트워크의 상이한 성능 특징과 네트워크 오퍼레이터의 출력 공급 또는 서비스 사이의 선택이 가능해진다.
여기서 사용되는 시스템 스탠다드라는 용어는 확대된 의미로 이해될 수 있다. 즉, 여기서 사용된 언어 관용에 따른 상이한 시스템 스탠다드는 시스템이 상이한 대역폭의 HF-입력 신호(무선 신호)를 사용하는 경우, (적어도) 항상 주어진다.
다운 믹싱에 의해 발생된 아날로그 수신 신호에 있어서, 기저 대역 신호와 중간 주파수 범위(예컨대 GSM의 300MHz)내의 신호가 다루어질 수 있다. 다른 말로 하면, 본 발명은 호모다인(homodyne) 원리에 따라 작동하는 "직접 변환 수신기"용 회로와 헤테로다인 수신기용 회로를 포함한다.
또한 바람직하게 선택 유닛은 가변 샘플링 속도 감소 변수를 가진 샘플링속도-감소 회로를 포함하고, 작동시 세팅된 샘플링 속도 감소는 소정의 시스템 스탠다드에 따라 결정된다. 이러한 조처에 의해, 스탠다드 사양의 대역 제한에 대해 추가로, 스탠다드 사양의 샘플링 속도의 감소가 야기된다. 이로 인해 선택 유닛의 출력부에 존재하는 샘플링 속도는 심벌 전송 속도 및 신호 다이나믹에 관련된 개별 시스템 스탠다드의 상이한 요구를 충족시키도록 세팅된다.
상기 디지털 필터는 상이한 방법으로 구조적으로 구현될 수 있다.
본 발명의 제 1 바람직한 실시예 변형에 따라, 상기 디지털 필터는 필터 계수를 세팅하기 위한 계수 입력부를 포함한 집적 회로 형태로 형성된다. 특정 시스템 스탠다드에 할당된 필터 계수의 입력에 의해 상기 필터는 (시스템 스탠다드 사양으로) 구성된다. 필터 계수를 저장하기 위해, 계수 입력부와 접속된 시프트 레지스터가 집적 회로 내에 포함될 수 있다.
바람직한 제 2 실시예 변형에 따라, 상기 디지털 필터는 프로그램 가능한 판독 전용 메모리(EEPROM)를 포함하고, 각 시스템 스탠다드에 필터 계수 세트를 할당하는 하나의 테이블이 상기 메모리 내에 저장된다. 이러한 경우, 소정의 필터 계수는 이미 디지털 필터 칩내에 포함되고, 외부로부터 이루어진 선택에 의해 소정의 계수 세트만 호출되어야 한다. 상기 변형예에서 상기 디지털 필터가 판독 전용 메모리의 재프로그래밍(즉 새로운 계수 세트의 저장)에 의해 새로운 시스템 스탠다드에 매칭될 수 있어야 하는 것이 바람직하다.
필터링을 나타내는 산술 연산을 실행하기 위해, 상기 필터는 가산기, 곱셈기, 시프트 레지스터 등과 같은 하드웨어 디지털 회로를 포함할 수 있다. 이 경우구체적인 회로 구조는 필터의 타입(예컨대 직렬, 병렬, FIR, IIR)을 결정한다. 다른 가능성은 상기 디지털 필터가 프로그램 가능한 신호 프로세서로 형성된다는 것이다. 이러한 경우 사용된 필터 타입은 우선 가변적이고, 먼저 신호 프로세서의 프로그래밍에 의해 결정된다.
디지털 필터로서 FIR-필터 또한 IIR-필터가 사용될 수 있다. IIR-필터가 FIR-필터보다 더 높은 선택성을 가지며 더 적은 계산을 필요로하는 반면에, FIR-필터는 특히, 계수 선택과는 무관하게 매우 낮은 진동 경사, 즉 모든 시스템 스탠다드에 대해 균일한 양호한 안전성을 가진다.
가급적 적은 계산 비용 관점에서 바람직한 디지털 필터의 구현은, 상기 디지털 필터가 다수의 개별 필터로 형성되고, 샘플링 속도 감소 회로는 다수의 개별 샘플링 속도 감소 회로로 형성되고, 및 개별 필터 및 개별 샘플링 속도 감소 회로가 교대로 직렬로 배치되는 것을 특징으로 한다.
변환 정확성을 상승시키기 위해, 바람직하게 A/D-변환기로서 특히 제 3 차 델타-시그마( ΔΣ) A/D-변환기가 사용된다. 이로 인해 양자화 에러의 실질적인 방지 및 선택 유닛의 출력측 신호 대 잡음의 비율의 개선이 달성될 수 있다.
본 발명의 추가의 바람직한 실시예는 종속항에 제시된다.
본 발명은 하기에서 도면과 관련된 실시예를 참조로 하여 설명된다.
도 1은 본 발명에 따른 회로가 통신 단말기에서, 예컨대 이동 무선 시스템의 이동국에서 어떻게 사용될 수 있는지를 도시한다.
상기 회로의 고주파 부분(1)은 자동 이득 제어 장치(1.1)를 구비한 증폭기를 포함하고, 그의 신호 입력부는 수신 안테나(6)와 접속된다.
수신 안테나(6)는 도시되지 않은 기지국으로부터 송출된 무선 신호(FS1 및 FS2)를 수신한다. 상이한 이동 무선 스탠다드(S1 및 S2)는 2 개의 무선 신호(FS1 및 FS2)를 기본으로 한다. 예컨대 상이한 이동 무선 스탠다드로는 US-어메리칸 스탠다드 AMPS(Advanced Mobile Phone Service) 및 IS-95(Interim Standard 95) 또는 범 유럽 스탠다드 GSM 또는 그의 변형 DCS 1800 (Digital Cellular System 1800)등이 있다. 여기서는 S1 및 S2가 상이한 대역폭(BS1 또는 BS2)을 가지면, 시스템 스탠다드(S1 및 S2)가 상이한 것으로 가정한다. 그러나 통상적으로 시스템 스탠다드(S1 및 S2)는 예컨대 반송 주파수, 다원 접속 방식, 비트 전송 속도, 변조 방식,소오스- 및 채널 코딩 등에 해당하는 다수의 추가 파라미터에 의해 구분된다.
무선 신호(FS1 및 FS2)는 증폭기(1.1)에서 증폭된다. 그의 출력측 증폭기(1.1)는 중첩된 수신 무선 신호(FS1,FS2)에 상응하는 아날로그 HF-수신 신호를 이용한다. HF-수신 신호는 2 개의 병렬 접속된 제 1 및 제 2 다운 믹서(2.1 및 2.2)의 입력부에 공급된다.
2 개의 다운 믹서(2.1 및 2.2)용 혼합 주파수(fM)는 로컬 발진기(7)의 혼합 주파수 신호(8)에 의해 제공된다. 혼합 주파수 신호(8)가 제 1 다운 믹서(2.1)에 직접 공급되는 반면에, 제 2 다운 믹서(2.2)에 입력되기 이전에 90°-이상기(2.3)를 통과한다. 제 1 다운 믹서(2.1)로부터 출력되어 다운 믹싱된 아날로그 수신 신호(9)는 통상적으로 동상-(I)-수신 신호라 하고, 제 2 다운 믹서(2.2)로부터 출력된 위상 이동된 아날로그 수신 신호(9')는 직각-(Q)-수신 신호라 한다.
양 다운 믹서(2.1 및 2.2) 및 90°-이상기(2.3)는 도 1에서 일점쇄선으로 도시된 수신 혼합단(2)을 형성한다.
아날로그 I-및 Q-수신 신호(9,9')의 추가 처리가 동일하다. 따라서 하기에서 상기 추가 처리는 아날로그 I-수신 신호(9)만 참조하여 설명된다. 또한 간단한 도면을 위해, 단지 기저 대역 범위만 관찰된다. 즉 호모다인 수신기가 기본을 이룬다. 기저 대역 영역 대신에 중간 주파수 범위가 관찰되고, 하기에 아직 자세히 설명되지 않은, 가변 통과 대역폭을 가진 디지털 저역 필터 대신에 가변 통과 대역폭을 가진 디지털 대역 통과 필터가 관찰됨으로써, 하기의 설명은 유사한 방법으로 헤테로다인 수신기 경우에도 적용될 수 있다.
아날로그 I-수신 신호(9)는 아날로그 저역 필터(10)에 입력된다. 저역 필터(10)는 대역폭(B')으로 수신된 신호의 제 1 대역 제한을 실행한다. 대역폭(B')은 시스템 스탠다드의 사양이 아니므로, 전체 수신 무선 신호(FS1,FS2)의 대역폭(BS1,BS2)의 크기보다 커야 한다.
아날로그 저역 필터(10)(또는 Q-브랜치 관점에서 아날로그 저역 필터(10'))로부터 송출된 아날로그 I-수신 신호(11)(또는 아날로그 Q-수신 신호(11'))가 신호 처리 회로(3)(또는 3')로 공급된다. 신호 처리 회로(3)는 입력부 측에서 ΔΣA/D-변환기(3.1) 및 상기 변환기(3.1) 뒤에 접속된 선택 유닛(3.2)을 포함한다.
ΔΣA/D-변환기(3.1)는 샘플링 주파수(fA)로 아날로그 I-수신 신호(11)를 샘플링한다. 높은 변환 정확성을 달성하기 위해, ΔΣA/D-변환기(3.1)는 오버 샘플링시, 즉 fA> 2B'일 경우 작동한다.
ΔΣA/D-변환기(3.1)로서 제 1 또는 더 높은 차수의 변환기가 사용될 수 있다. 차수가 높으면 높을수록, 변환 정확성도 상승되고 - 물론 높은 차수에 의해 계산 비용도 상승된다. 제 3 차수 ΔΣA/D-변환기(3.1)는 본 발명에 있어서 변환 정확성과 계산 비용 사이의 양호한 절충을 구현한다. ΔΣA/D-변환기의 구조는 기본적으로 공지되어 있으므로 하기에 더 자세히 설명하지 않겠다.
ΔΣA/D-변환기(3.1)로부터 송출된 디지털 수신 신호(12)는 선택 유닛(3.2)의 디지털 필터(3.2.1)로 공급된다. 디지털 필터(3.2.1)는 본 발명에 따라 가변적으로 세팅될 수 있는 통과 대역폭(DB)을 가진다.
또한 선택 유닛(3.2)은 샘플링 속도 감소 산술 유닛(3.2.2)을 포함한다. 샘플링 속도 감소 산술 유닛(3.2.2)은 선택 유닛(3.2)의 입력측 샘플링 속도(fA)가 선택 유닛(3.2)의 출력측 샘플링 속도(fB)로 감소시킨다.
디지털(저역-) 필터(3.2.1)의 통과 대역폭(DB)을 세팅하기 위해, 필터(3.2.1)에 대역폭-세팅 신호(13)를 공급하는 제어 유닛(5)이 제공된다. 또한 대역폭-세팅 신호(13)와 함께 제어 유닛(5)은 샘플링 속도 감소-세팅 신호(14)를 출력할 수 있고, 상기 샘플링 속도 감소-세팅 신호(14)는 샘플링 속도 감소 산술 유닛(3.2.2)에 공급되고, 여기에 소정의 출력측 샘플링 속도(fB)가 전달된다.
선택 유닛(3.2)의 출력부에 (I-브랜치와 관련하여) 대역폭이 제한된 디지털 출력 신호(15)가 제공된다. 이러한 출력 신호(15)는 상응하게 발생된 대역폭이 제한된 Q-브랜치의 디지털 출력 신호(15')와 함께 디지털 신호 프로세서(DSP)(4)에 공급된다.
DSP(4)는 통상적으로 추가 신호 처리 단계를 실행한다. 이를 위해 DSP(4)는 도시되지 않은 방법으로 채널 평가기, 데이터 검출기, 역 인터리브 장치, 채널 디코더 및 소오스 디코더를 포함할 수 있다.
상기 채널 보호기의 목적은 규칙적인 시간 간격(대략 각 1ms)으로 시간 변형 이동 무선 채널의 전송 함수를 검출하는 데 있다. 이러한 전송 함수는 교체되는주위 영향에 의해 계속 변경되기 때문에, 데이터 검출은 실제적인 전송 함수의 정보 없이는 불가능하다.
따라서 상기 데이터 검출기는 실제 전송 함수를 이용하여 데이터 검출을 실행한다.
이어서 검출된 데이터는 역 인터리브되고, 채널 디코딩되고 소오스 디코딩된다.
DSP(4)에서 응답된 전체 데이터 처리 프로세스는 스탠다드 사양일 수 있다. 즉 상이한 알고리즘에 따른 선택된 시스템 스탠다드(S1,S2)에 따라 실행되어야한다. 이러한 목적을 위해 선택된 시스템 스탠다드(S1,S2)가 신호 라인(16)을 통해 제어 유닛(5)으로부터 DSP(4)에 전달된다.
D/A-변환기(17) 및 확성기(18)가 DSP(4)에 연결된다.
본 발명에 따른 회로의 작동 방식은 하기와 같다:
우선 상기 회로는 수신 시스템 스탠다드(S1,S2) 중 하나로 세팅되어야 한다. 이를 위해 소정의 시스템 스탠다드(S1 또는 S2)가 가입자로부터 직접 제어 유닛(5)으로 입력되거나, 또는 도시되지 않은 방법으로 시스템 스탠다드(S1 또는 S2)가 회로에 의해 자동으로, 예컨대 수신 무선 신호(FS1 및 FS2)의 평가에 의해 세팅되는 것이 가능하다. 마지막 경우에, 세팅은 우선 가입자에 의해 입력된 선택 프로필(예컨대 저렴한 수신 시스템 스탠다드의 선택) 중 하나에 따라 이루어질 수 있다.
하기에서는 시스템 스탠다드(S1)가 GSM-스탠다드이고, 시스템 스탠다드(S2)로서 IS-95가 사용되는 것을 기초로 한다. 이러한 경우 S1 의 대역폭(BS1)은 200kHz이고, S2 의 대역폭(BS2)은 1.25 MHz이다.
마찬가지로 상기 2 개의 스탠다드(S1 및 S2)의 반송 주파수도 상이하다. 혼합단(2)이 증폭된 HF-수신 신호를 기저 대역으로 (또는 적합한 중간 주파수로) 다운 믹싱시킬 수 있기 위해, 요구된 혼합 주파수(fM)가 로컬 발진기(7)에 전달되어야 한다. 이것은 신호 라인(19)을 통해 이루어지고, 상기 라인에 의해 제어 유닛(5)이 로컬 발진기(7)와 접속된다. S1(GSM)을 선택할 경우 직접 변환(호모다인(homodyne) 원리)용 혼합 주파수(fM)는 900 MHz 의 범위에 놓인다.
ΔΣA/D-변환기(3.1)의 샘플링 속도(fA)는 예컨대 6.5 MHz 일 수 있다.
디지털 저역 필터(3.2.1)는 시스템 사양의 GSM-대역폭(BS1 = 200 kHz)으로 또는 대략 그 아래로 대역폭(DB)을 제한한다.
샘플링 속도 감소 산술 유닛(3.2.2)은 샘플링 속도를 fB= 271 x 103샘플링/s 의 GSM 심벌 전송 속도(비트 전송 속도)로 감소시킨다.
가입자에 의해 시스템 스탠다드(S2)(IS-95)가 선택되면, 이미 응답된 혼합 주파수(fM)의 변동과 함께 대역폭-세팅 신호(13)를 통해 디지털 필터(3,2.1)의 통과 대역폭(DB)이 IS-95(BS2=1.25MHz)의 대역폭으로 또는 대략 그 아래로 세팅된다. 샘플링 속도 감소-세팅 신호(14)를 통해 선택 유닛(3.2)의 출력측 샘플링 속도(fB)는 IS-95-시스템 스탠다드의 fB= 1.23 x 106으로 세팅된다. 따라서 선택 유닛(3.2)은 대역폭 제한과 시스템 스탠다드(S2)(IS-95)에 따른 샘플링 속도의 데시메이션을 실행한다.
도 2는 개략적인 방법으로 필터 블록(3.2.1.1 및 3.2.1.2) 및 샘플링 속도-감소 산술 유닛 블록(3.2.2.1 및 3.2.2.2)이 교대로 직렬로 배치된 선택 유닛(3.2)의 구조를 도시한다. 이러한 구조는 감소된 계산 비용의 장점을 가지는데, 그 이유는 샘플링 속도가 달성된 대역폭 제한에 지속적으로 매칭되기 때문이다.
디지털 필터(3.2.1)는 시중에서 구할 수 있는 집적 필터 구성 부품으로 형성될 수 있다. 도 3은 N-차수 병렬 FIR-필터의 실시예에서 이러한 집적 필터 구성 부품의 구조를 도시한다.
상기 FIR-필터는 가산기(A), 곱셈기(M) 및 지연 부재(V)를 포함한다. 디지털 입력 신호(12)의 값(x)은 전체 곱셈기(M)에 동시에 공급되고, 거기서 필터 계수(α0,α1,α2, ..., αN)와 곱해진다. FIR-필터의 디지털 출력 신호의 값(y)은 도시된 방법으로 가산, 및 시스템 클록 만큼 지연에 의해 계산된다.
필터 계수 세트(α0,α1, ..., αN)는 필터의 통과 대역폭을 규정한다. 제어 유닛(5)은 메모리 내에 저장된 테이블을 포함하고, 상기 테이블은 각 시스템 스탠다드(S1,S2)에 필터 계수 세트(α0,α1, ..., αN)를 할당한다. 특정 시스템 스탠다드(S1 또는 S2)의 선택시, 상응하는 필터 계수 세트가 대역폭-세팅 신호(13)를 통해 필터로 로딩되고, 상기 필터는 계수를 저장하기 위해 지연 부재(V')를 포함하고, 상기 지연 부재는 도시된 방법으로 시프트 레지스터를 형성한다.
도 3에 도시된 디지털 FIR-필터의 본 발명에 따른 적응성은 상기 필터가 계수 세트의 교체에 의해 다른 시스템 스탠다드로 구성될 수 있다는 사실을 기초로 한다.
도 3에 도시된 FIR-필터는 병렬 처리에 의해 특히 높은 입력측 샘플링 속도(fA)용으로 적합하다.
도 4는 디지털 필터(3.2.1)를 구현하기 위한 제 2 변형예를 도시한다. 도 4에 도시된 필터는 완전히 칩상에 집적된 직렬 FIR-필터이다. 상기 필터는 기록-/판독 메모리(RAM)를 포함하고, 상기 메모리에 디지털 수신 신호(12)의 N+1 값(x0,..., xN)이 판독 입력된다. 또한 상기 필터는 프로그램 가능한 판독 전용 메모리(EEPROM)를 포함하고, 상기 판독 전용 메모리 내에 상기 시스템 스탠다드(S1,S2)의 필터 계수 세트(α0, ..., αN)가 저장된다. 대역폭-세팅 신호(13)를 통해 미리 선택된 필터 계수 세트 중 하나의 데이터 입력 값(x0,..., xN) 및 필터 계수(α0,..., αN)는 데이터 어드레스 발생기(DAG) 또는 계수 어드레스 발생기(KAG)에 의해 차례로 호출되고, 개별 곱셈기(M)에서 곱해지고, 후방 접속된 메모리(S)를 포함한 개별 가산기(A)에 의해 순환적으로 가산된다. 곱셈기(M), 가산기(A) 및 메모리(S)는 필터 칩에서 하드웨어 형태로 구현된다. 도 4에 도시된직렬 FIR-필터는 하드웨어 방식의 간단한 구조의 장점을 가지는데, 그 이유는 도 3에 도시된 병렬 FIR-필터와는 달리 단 하나의 곱셈기(M) 및 단 하나의 가산기(A)가 요구되기 때문이다.
제 3 변형예에 따라, 본 발명에 따라 사용된 필터(3.2.1)는 프로그램 가능한 신호 프로세서로서 형성된다. 이러한 경우 도 4에서 곱셈기(M), 가산기(A) 및 메모리(S)의 접속에 의해 제공된 계산 규칙이 필터 프로그램의 프로세스, 즉 소프트 웨어방식으로 구현된다. 상기 방식의 신호 프로세서의 재프로그래밍에 의해, 필터 계수가 교체되고, 또는 필터의 차수(N)가 변경될 수 있을 뿐만 아니라, 필터의 타입(예컨대 병렬, 직렬, FIR 또는 IIR)을 시스템 스탠다드에 따른 방법으로 변형하는 것이 가능하다. 이러한 목적을 위해, 각 시스템 스탠다드(S1,S2)용 제어 유닛(5)의 메모리 영역에 필터 프로그램(FP1,FP2)이 저장될 수 있고, 시스템 스탠다드(S1,S2)의 선택시 상응하는 필터 프로그램(FP1 또는 FP2)이 데이터 라인을 통해 대역폭-세팅 신호(13)와 유사하게 필터(3.2.1)로 로딩될 수 있다.
디지털 필터(3.2.1)의 구조에 따라, N 에 대한 값은 5 내지 20 , 특히 10 내지 18인 것이 바람직하다.
도 5는 통상적인 A/D-변환기(실선)의 잡음 특성 및 오버 샘플링 변수(L)(L=2X) 의 함수로서 K=1,2 및 3인 K 차수 ΔΣA/D-변환기(3.1)의 잡음 특성을 도시하고, 상기 오버 샘플링 변수는 식 fA= L x 2B' 에 따라 입력측 샘플링 속도(fA) 및 저역 필터(10)의 대역폭(B')에 의해 결정된다. 신호 대 잡음의비율(SNR)은 입력측 샘플링 속도(fA)의 상승 및 높은 차수(K) ΔΣA/D-변환기(3.1)의 선택에 의해 개선될 수 있다는 것을 알 수 있다.
또한 도시되지 않은 방법으로, 제어 유닛(5)의 입력측 샘플링 속도(fA)는 시스템 스탠다드에 따라 세팅될 수 있다.
도 6에서는 선택 유닛(3.2)의 출력부의 신호 다이나믹(dB 에서)이 출력측 샘플링 속도(fB)의 함수로서 도시된다. 또한 도면의 우측에 출력 신호(15)의 비트당 분해도가 제시된다. 고정된 입력측 샘플링 속도(fA= 6.5 MHz) 및 제 3 차수(K=3) ΔΣA/D-변환기(3.1)는 상기 도면을 기초로 한다. 선택 유닛(3.2)의 출력부에서 달성될 수 있는 신호 다이나믹은 상기 선택 유닛(3.2)의 출력부의 샘플링 속도(fB)에 따른다.
도 6에서는 이동 무선 스탠다드(AMPS, GSM. GSM 384 및 IS-95)용으로 요구된 신호 다이나믹 값(및 상응하는 비트 당 분해도의 값)이 표시된다. 선택 유닛(3.2)의 출력부에서 높은 출력측 샘플링 속도(fB)를 가진 시스템 스탠다드는 종종 선택 유닛(3.2)의 출력부에서 낮은 샘플링 속도(fB)를 가진 시스템 스탠다드보다 낮은 신호 다이나믹을 요구한다. 예컨대 IS-95는 1.23 x 106샘플링/s 의 샘플링 속도 및 24dB의 신호 다이나믹을 요구하는 반면에, GSM은 샘플링 속도가 2.71 x 105샘플링/s 일 경우, 대략 60dB의 신호 다이나믹을 요구한다. 샘플링 속도 감소 변수(R)로서 R = fA/fB로 규정된다. 상기 신호 다이나믹은 식
신호 다이나믹 / dB = 21 x R7/2π6
에 의해 샘플링 속도-감소 변수(R)와 연관된다. 도 6은, 제 3 차수 ΔΣA/D-변환기(3.1) 및 선택 유닛(3.2)에 의해, 여기서 예시적으로 제시된 전체 이동 무선 스탠다드(AMPS, GSM, GSM 384 및 IS-95)가 작동될 수 있다는 것을 도시한다.

Claims (11)

  1. - HF-입력 신호, 특히 상이한 시스템 스탠다드(S1,S2)의 무선 신호(FS1,FS2)를 수신하기 위해 제공된 고주파 부분(1)을 포함하고, 상기 고주파 부분(1)은 하나 또는 다수의 수신 HF-입력 신호(FS1,FS2)로 형성된 HF-수신 신호를 프리 세팅될 수 있는 혼합 주파수(fM)와 다운 믹싱하여 아날로그 수신 신호(9,9';11,11')로 변환시키는 수신 혼합단(2)을 구비하며,
    - 신호 처리 회로(3;3')를 포함하고, 상기 신호 처리 회로(3;3')는
    -- 상기 아날로그 수신 신호(9,9';11,11')를 디지털 수신 신호(12)로 변환시키는 A/D-변환기(3.1) 및
    -- 디지털 수신 신호(12)를 수신하고, 대역폭이 제한된 디지털 출력 신호(15)를 출력하는, 디지털 필터(3.2.1)를 포함한 선택 유닛(3.2)을 구비하는
    멀티 스탠다드 통신 단말기용 회로에 있어서,
    - 상기 디지털 필터(3.2.1)의 통과 대역폭(DB)이 가변적으로 세팅될 수 있고, 및
    - 작동시 세팅된 통과 대역폭(DB)이 소정의 시스템 스탠다드(S1;S2)에 따라 결정되는 것을 특징으로 하는 회로.
  2. 제 1항에 있어서,
    - 상기 선택 유닛(3.2)이 가변적인 샘플링 속도 감소 변수(R)를 가진 샘플링속도 감소 회로(3.2.2)를 포함하고, 및
    - 작동시 세팅된 샘플링 속도 감소 변수(R)가 소정의 시스템 스탠다드(S1;S2)에 따라 결정되는 것을 특징으로 하는 회로.
  3. 제 1항 또는 제 2항에 있어서,
    상기 디지털 필터(3.2.1)가 필터 계수(α0,α1, ..., αN)를 세팅하기 위한 계수 입력부(13)를 포함한 집적 회로 형태로 형성되는 것을 특징으로 하는 회로.
  4. 제 1항 또는 제 2항에 있어서,
    상기 디지털 필터(3,,2,1)가 프로그램 가능한 판독 전용 메모리(EEPROM)를 포함하고, 각 시스템 스탠다드(S1,S2)에 필터 계수 세트(α0,α1, ..., αN)를 할당하는 테이블이 상기 판독 전용 메모리 내에 저장되는 것을 특징으로 하는 회로.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 디지털 필터(3.2.1)가 프로그램 가능한 신호 프로세서로서 형성되는 것을 특징으로 하는 회로.
  6. 제 5항에 있어서,
    상기 각 시스템 스탠다드(S1,S2)에 상기 신호 프로세서를 제어하기 위한 필터 프로그램(FP1,FP2)이 할당되고, 특정 시스템 스탠다드(S1,S2)의 선택시 상기 신호 프로세서는 할당된 필터 프로그램(FP1,FP2)에 따라 작동하는 것을 특징으로 하는 회로.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 디지털 필터(3.2.1)는 FIR-및/또는 IIR-필터 및 특히 브리지 웨이브-디지털 필터인 것을 특징으로 하는 회로.
  8. 제 2항 내지 제 7항 중 어느 한 항에 있어서,
    - 상기 디지털 필터(3.2.1)가 다수의 개별 필터(3.2.1.1, 3.2.1.2)로 형성되고,
    - 상기 샘플링 속도 감소 회로(2.2.2)가 다수의 개별 샘플링 속도 감소 회로(3.2.2.1, 3.2.2.2)로 형성되고, 및
    - 상기 개별 필터(3.2.1.1, 3.2.1.2) 및 개별 샘플링 속도 감소 회로(3.2.2.1, 3.2.2.2)가 교대로 직렬로 배치되는 것을 특징으로 하는 회로.
  9. 제 1항 내지 제 8항 중 어느 한 항에 있어서,
    상기 디지털 필터(3.2.1)가 5 내지 20 사이, 특히 10 내지 18 사이의 차수(N)를 가지는 것을 특징으로 하는 회로.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 A/D-변환기(3.1)가 특히 제 3 차수 델타-시그마 A/D-변환기인 것을 특징으로 하는 회로.
  11. 제 10항에 있어서,
    상기 델타-시그마 A/D-변환기(3.1)가 선택된 시스템 스탠다드(S1,S2)에 따른 샘플링 속도(fA)로 작동되는 것을 특징으로 하는 회로.
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