KR20010082617A

KR20010082617A - 메모리 액세스 회로 및 메모리 액세스 제어 회로

Info

Publication number: KR20010082617A
Application number: KR1020010007201A
Authority: KR
Inventors: 도바아끼라
Original assignee: 다카노 야스아키; 산요 덴키 가부시키가이샤
Priority date: 2000-02-14
Filing date: 2001-02-14
Publication date: 2001-08-30
Also published as: EP1130521A3; EP1130521A2; US6578125B2; DE60132726D1; EP1130521B1; US6742095B2; KR100787710B1; US20010014934A1; US20030131208A1; DE60132726T2

Abstract

메모리 액세스 회로가 제어기를 갖는 메모리 카드를 수용하기 위한 슬롯 및 메모리를 포함한다. 액티브 기간이 서로 다른 어드레스, CS(chip select) 및 We(output enable) 신호들이 제어기에 공급된다. 이로 인해, ID 데이터 신호들이 메모리로부터 판독된다. CPU는 판독된 ID 데이터 신호들에 대한 정당성(properness)에 대해 판정한다. 구체적으로는, ID 데이터 신호에 포함된 공통 데이터가 선정된 값을 나타낼 때, ID 데이터 신호는 정당한 것으로 판정된다. 그러나, 공통 데이터가 선정된 값을 나타내지 않을 때, ID 데이터 신호는 부당한 것으로 판정된다. CPU는 정당한 ID 데이터 신호들이 판독된 액티브 기간들 중에서 최단 액티브 기간을 최적의 액티브 기간으로 결정한다.

Description

메모리 액세스 회로 및 메모리 액세스 제어 회로{MEMORY ACCESS CIRCUIT AND MEMORY ACCESS CONTROL CIRCUIT}

본 발명은 메모리 액세스 회로 및 메모리 액세스 제어 회로에 관한 것으로, 보다 구체적으로는, 탈착 가능한 기록 매체 상에 구비된 제어기를 통하여 동일한 기록 매체 내의 메모리로의 액세스를 가능케 하는 메모리 액세스 회로 또는 메모리 액세스 제어 회로에 관한 것이다.

전자 장치에 탈착 가능하게 수용되는 기록 매체에는 해당 매체 상에 구비된 제어기를 통하여 반도체 메모리에 액세스 가능한 컴팩트 플래시와 같은 것들이 있다. 여기서, 제어기의 액세스 속도는 메모리 용량의 증가에 따라 증가하는 경향이 있다. 즉, 기술 진보로 반도체 메모리 용량이 증가할 때 제어기의 액세스 속도도 기술 진보 덕분에 증가한다. 그러나, 종래에, 제어기의 액세스 제어 신호는 소용량 기록 매체가 삽입되는 경우에도 확실한 액세스를 가능케 하기 위하여 비교적 길게 설정되어 있는 액티브 기간을 갖는다. 따라서, 제어기가 그 능력을 최대한도로 발휘하는 것이 불가능하였다.

그러므로, 본 발명의 주목적은 기록 매체 상에 구비된 제어기가 그 능력을 최대한도로 발휘할 수 있게 하는 메모리 액세스 회로 또는 메모리 액세스 제어 회로를 제공하는 데 있다.

본 발명에 따른 메모리 액세스 회로는, 메모리 및 액세스 제어 신호에 응답하여 상기 메모리에 액세스하는 제어기를 구비한 탈착 가능한 기록 매체를 유지하기 위한 홀더; 상기 제어기에 상기 액세스 제어 신호를 출력하기 위한 출력기; 상기 메모리의 용량값을 검출하기 위한 검출기; 상기 용량값이 선정된 임계값 이하일 때 상기 액세스 제어 신호의 액티브 기간을 제1 기간으로 설정하기 위한 제1 설정기; 및 상기 용량값이 상기 선정된 임계값보다 클 때 상기 액세스 제어 신호의 액티브 기간을 상기 제1 기간보다 짧은 제2 기간으로 설정하기 위한 제2 설정기를 포함한다.

상기 홀더에 의해 유지되는 기록 매체는 액세스 제어에 응답하여 메모리에 액세스하기 위한 제어기 및 메모리를 구비한 탈착 가능한 기록 매체이다. 상기 메모리의 용량값은 상기 검출기에 의해 검출된다. 검출된 용량값은 비교기에 의해 선정된 임계값과 비교된다. 상기 용량값이 상기 선정된 임계값 이하일 때, 상기 출력기에 의해 상기 제어기에 출력되는 상기 액세스 제어 신호의 액티브 기간은 상기 제1 설정기에 의해 제1 기간으로 설정된다. 이와 반대로, 상기 용량값이 상기 선정된 임계값보다 클 때, 상기 액세스 제어 신호의 액티브 기간은 상기 제2 설정기에 의해 상기 제1 기간보다 짧은 제2 기간으로 설정된다.

즉, 상기 제어기는 메모리의 용량이 증가할 때 보다 고속으로 액세스를 실현할 수 있다고 생각된다. 따라서, 상기 용량값이 상기 선정된 임계값보다 클 때, 상기 액티브 제어 신호의 액티브 기간은 짧아진다. 그 결과, 기록 매체 상에 구비된 제어기가 그 능력을 최대한도로 발휘하는 것이 가능하다.

바람직하게는, 메모리는 용량값 데이터를 저장하고, 검출기는 액세스 제어 신호에 따라 메모리로부터 상기 용량값 데이터를 판독함으로써 상기 용량값을 검출한다.

또한, 상기 액세스 제어 신호는 바람직하게는 인에이블 신호를 포함하고, 상기 인에이블 신호는 상기 제1 기간 또는 상기 제2 기간 중 어느 하나로 설정된 액티브 기간을 갖는다.

메모리 액세스 제어 회로는, 데이터 신호를 저장하는 메모리 및 판독 제어 신호에 응답하여 상기 메모리로부터 상기 데이터 신호를 판독하는 제어기를 구비한 기록 매체를 탈착 가능하게 유지하기 위한 홀더; 상기 제어기에 액티브 기간이 서로 다른 복수개의 판독 제어 신호를 출력하기 위한 출력기; 상기 복수개의 판독 제어 신호에 응답하여 판독된 복수개의 데이터 신호 각각의 데이터 값이 정당한지 여부를 판정하기 위한 판정기; 및 상기 데이터 값이 정당하다는 판정 결과에 대응하는 액티브 기간들 중에서 최단 액티브 기간을 인에이블시키기 위한인에이블러(enabler)를 포함한다.

상기 홀더에 의해 탈착 가능하게 유지되는 기록 매체는 메모리 및 판독 제어 신호에 응답하여 상기 메모리로부터 데이터 신호를 판독하는 제어기를 구비한다. 상기 출력기는 액티브 기간이 서로 다른 복수개의 판독 제어 신호를 상기 제어기에 출력한다. 상기 판독 제어 신호들에 응답하여 상기 메모리로부터 복수개의 데이터 신호가 판독될 때, 상기 판정기는 판독된 데이터 신호들 각각의 데이터 값이 정당한지 여부를 판정한다. 상기 인에이블러는 상기 데이터 값이 정당하다는 판정 결과에 대응하는 액티브 신호들 중에서 최단 액티브 기간을 인에이블시킨다.

이와 같이, 액티브 기간이 서로 다른 판독 제어 신호들에 의해 판독된 데이터 신호들에 대한 데이터 값의 정당성에 대한 판정이 이루어진다. 정당하다는 판정 결과에 대응하는 액티브 기간들 중에서 최단 액티브 기간에 대해 활성화(activation)가 이루어진다. 따라서, 제어기는 그 성능을 최대한도로 발휘할 수 있게 된다.

본 발명의 일 국면에서, 상기 메모리는 각각의 기록 매체에 공통적인 공통 데이터 신호를 저장하고, 상기 복수개의 판독 제어 신호 각각은 상기 공통 데이터 신호에 대한 저장 행선 어드레스 정보를 포함하고, 상기 판정기는 상기 메모리로부터 판독된 공통 데이터 신호가 선정된 값을 나타내는지 여부를 판정한다.

본 발명의 다른 국면에서, 상기 메모리의 용량값은 검출기에 의해 검출되고, 상기 출력기는 상기 용량값이 선정된 임계값을 초과할 때 상기 인에이블러에 의해 인에이블된다.

바람직하게는, 상기 메모리는 상기 용량값을 나타내는 용량값 데이터 신호를 저장하고, 상기 검출기는 상기 용량값 데이터 신호를 판독함으로써 상기 용량값을 검출한다.

본 발명의 상기 목적 및 다른 목적, 특징, 국면 및 이점들은 본 발명에 대한 이하의 상세한 설명을 첨부 도면을 참조하여 이해한다면 보다 명확해질 것이다.

도 1은 본 발명의 일 실시예를 도시하는 블록도.

도 2는 도 1의 실시예에서의 동작의 일부를 도시하는 흐름도.

도 3은 도 1의 실시예에서 제공된 메모리 제어 회로를 도시하는 블록도.

도 4는 도 1의 실시예에서의 동작의 일부를 도시하는 타이밍도.

도 5는 도 1의 실시예에서의 동작의 다른 일부를 도시하는 타이밍도.

도 6은 본 발명의 다른 실시예를 도시하는 블록도.

도 7은 도 6의 실시예에서의 동작의 일부를 도시하는 흐름도.

도 8은 도 6의 실시예에서의 동작의 일부를 도시하는 타이밍도.

도 9는 도 6의 실시예에서의 동작의 다른 일부를 도시하는 타이밍도.

도 10은 도 6의 실시예에서의 동작의 다른 일부를 도시하는 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

10: 이미지 재생 장치

12: CPU:

14: 데이터 버스

16: 카메라 ASIC

18: 메모리 제어 회로

20: 양방향 버퍼

22: 메모리 카드

22a: 제어기

22b: 메모리

24: 슬롯

26: 엔코더

28: 표시부

도 1을 참조하면, 본 실시예의 이미지 재생 장치(10)는 동기 버스 방식의 CPU(12)를 포함한다. CPU(12)는 데이터 버스(14)를 통해 카메라 ASIC(16) 및 양방향 버퍼(20)와 접속된다. 한편, 메모리 카드(22)는 슬롯(24) 내에 수용되었을 때 양방향 버퍼(20)과 접속이 이루어 진다. 메모리 카드(22)는 제어기(22a) 및 메모리(22b)를 가지며, 제어기(22a)가 양방향 버퍼(20)에 접속된다. 그 결과, 메모리(22b)로의 액세스는 제어기(22a)를 통하게 된다. 메모리 카드(22)는, PCMCIA 포맷과 호환가능한, 컴팩트 플래시 등의 탈착 가능한 기록 매체라는 점을 주지할 필요가 있다.

메모리 카드(22)로부터 데이터를 판독할 때, CPU(12)는, 어드레스 스트로브 신호(address strobe signal; AS 신호), 칩 선택 신호(chip select signal; CS 신호), 액세스 내용을 식별하기 위한 R/W 신호, 및 어드레스 신호(ADRS 신호)를 출력한다. 이들 중에서, AS 신호, CS 신호 및 R/W 신호는 카메라 ASIC(16) 내에 제공된 메모리 제어 회로(18)에 인가되고, ADRS 신호는 메모리 카드(22)에 공급된다. 입력 신호에 응답하여, 메모리 제어 회로(18)는, 양방향 버퍼(20)에 제어 신호(Wc0신호, Wc1 신호)를, 그리고 메모리 카드(22)에 추가적인 CS 신호 및 출력 인에이블 신호(We 신호)를 인가한다. 이에 따라, 메모리(22b)의 원하는 어드레스로부터 데이터가 판독된다. 판독된 데이터는 양방향 버퍼(20) 상으로 출력되며, 버스(14)를 통해 CPU(12)로 공급된다.

판독 데이터가 이미지 데이터인 경우, CPU(12)는 엔코더(26)를 통해 표시부(28)로 이 이미지 데이터를 공급한다. 그 결과, 표시부(28)의 스크린에 재생된 이미지가 표시된다.

메모리(22b)로부터 판독되는 데이터는, 이미지 데이터 이외에 메모리(22b)의 용량값을 나타내는 용량값 데이터를 포함한다. CPU(12)는, 이미지 데이터 판독 이전에, 용량값 데이터를 판독한다. 판독된 용량 데이터의 값에 따라, CPU(12)는 자신의 액세스 처리 기간과 메모리 제어 회로(18)에 대한 액세스 처리 기간을 전환한다. 즉, 메모리(22b)가 대용량이면, 액세스 처리 기간이 단축되고, 반면에, 메모리(22b)가 소용량이면, 액세스 처리 기간이 증가된다.

CPU(12)는 구체적으로 도 2에 도시된 플로우 차트에 따라 처리한다. 처음에, 단계 S1에서 슬롯(24) 내에 메모리 카드(22)가 삽입되었는지가 판정된다. 판정 결과가 "YES"이면, 단계 S3에서 메모리 카드(22)로부터 메모리(22b)의 용량값 데이터가 판독된다. 용량값 데이터 판독 이후에, 단계 S5에서 용량값 데이터에 의해 표현된 용량값은 선정된 임계값과 비교된다. 용량값이 이 임계값을 초과하면, 단계 S7에서 단시간 액세스 모드가 단독으로 설정되며 메모리 제어 회로(18)로 설정된다. 모드 설정을 완료한 이후에, 단계 S11에서 이미지 데이터 재생 처리가 실행된다. 이 때, 단계 S7 또는 S9에서 설정된 모드에 따라 메모리 카드(22)로부터 이미지 데이터가 판독된다. CPU(12)는, 단계 13에서, 재생 처리가 한번 완료될 때 마다, 슬롯(24)으로부터 메모리 카드(22)가 제거되었는지의 여부를 판정한다. "No"이면, 처리는 단계 S11로 돌아간다. "YES"이면 프로세스는 종료된다.

이러한 방식에서, 액세스 모드 설정 프로세스는 메모리 카드(22)를 삽입하는 도중에 이루어진다. 메모리 카드(22)가 제거되지 않으면 액세스 모드는 다시 설정되지 않는다. 메모리 제어 회로(18)는, 구체적으로, 도 3에 도시된 바와 같이 구성된다. 한편, 메모리 카드(22)로부터 용량값 데이터를 판독할 때, 또는 장시간 액세스 모드에서 메모리 카드(22)로부터 이미지 데이터가 판독될 때, CPU(12) 및 메모리 제어 회로(18)는 도 4에 도시된 바와 같은 타이밍으로 동작한다.

도 4의 (b) 내지 (e)에 도시된 바와 같은 타이밍으로, CPU(12)로부터 AS, CS, ADRS 및 R/W 신호들이 출력된다. AS 신호 및 CS 신호는 모두 액티브 로우 신호이다. 액세스 시작 회로(24)는, R/W, AS 및 CS 신호를 수신하고, 도 4의 (f)에 도시된 CS 신호와 도 4의 (g)에 도시된 액세스 제어 윈도우 신호(Wa 신호)를 출력한다. Cs 및 Wa 신호는 액티브 로우 신호이며 래치 회로(26)에 의해 도 4의 (a)에 도시된 바와 같은 클럭 신호와 동기화된다. 액세스 제어를 위해, Wa 신호는 카운터에, CS 신호는 제어기(22a)에 제공된다. 이에 따라 제어기(22a)와 카운터(28)가 액티브 상태가 된다. 또한, 메모리(22b)를 판독하는 종착 어드레스는 CPU(12)로부터 직접 주어진 ADRS 신호에 의해 특정된다.

카운터(28)의 카운터값(Wb 신호)은, 도 4의 (h)에 도시된 바와 같이, 클럭신호에 응답하여 증분된다. 이러한 카운터 값은, OE 제어 회로(30), 양방향 버퍼 제어 회로(32), 출력 버퍼 제어 회로(34), 데이터 래치 제어 회로(36) 및 READY 제어 회로(38)에 제공된다. OE 제어 회로(30)는 카운터 값이 "1" - "5"를 취할 때 출력 인에이블 신호(We 신호)를 발생시킨다. We 신호는 도 4의 (k)에 도시된 바와 같은 타이밍으로 래치 회로(40)를 통해 출력된다. 또한, 양방향 버퍼 제어 회로(32)는 카운터 값이 "0" - "5"를 취할 때 제어 신호(Wc0 신호, Wc1 신호)를 발생시킨다. 이들 제어 신호는 도 4의 (i)에 도시된 타이밍으로, 래치 회로(42)를 통해 출력된다. 또한, 출력 버퍼 제어 회로는 카운터 값이 "6" - "7"을 취할 때 제어 신호(Wd 신호)를 발생시킨다. 이 Wd 신호는 도 4의 (j)에 도시된 바와 같은 타이밍으로 출력된다. 또한, 데이터 래치 제어 회로(36)는, 카운터 값이 "6"을 취할 때, 도 4의 (m)에 도시된 바와 같은 제어 신호(Wf 신호)를 발생시킨다. 또한, READY 제어 회로(38)는 카운터 값이 "7"을 취할 때 준비 신호를 발생시킨다. READY 신호는, 도 4의 (p)에 도시된 바와 같은 타이밍으로, 래치 회로(46)을 통해 출력된다.

즉, 액티브 로우 신호로서의, Wc0 신호, Wc1 신호, Wd 신호, We 신호 및 READY 신호는, 래치 회로 40-46에 의해 지연된다. 반면에, 액티브 하이 Wf 신호는 지연없이 출력된다.

래치 회로(40)로부터 출력된 We 신호는 제어기(22a)로 제공된다. 전술한 바와 같이, We 신호가 액티브 로우 출력 인에이블 신호이기 때문에, 신호가 로우 레벨인 기간에 제어기(22a)는 메모리(22b)로부터 데이터를 판독한다. 이 신호는 We신호의 상승 이후에도 매우 단기간 동안 홀드되고 데이터 판독 타이밍은 도 4의 (l)에 도시된 바와 같이 표현된다. 반면에, 래치 회로(42)로부터 출력된 Wc0 및 Wc1 신호는 양방향 버퍼(20)에 제공된다. 양방향 버퍼(20)는 Wc0 신호에 의해 파워 온된다. Wc0 신호에 의해 버퍼 20a는 디스에이블되고, 버퍼 20b는 인에이블된다. 그 결과, 도 4에 도시된 기간 A에서만, 메모리 카드(22)로부터 데이터 버스(14)로 데이터 전송이 가능하다. 그 결과, 판독된 데이터(데이터 Da)는, 도 4의 (o)에 도시된 바와 같은 타이밍으로, 양방향 버퍼(20) 및 데이터 버스(14)를 통과하고 메모리 제어 회로(18)로 입력된다.

데이터 Da는 버퍼(48)를 통과하여 래치 회로(50)에 공급되며, 데이터 래치 제어 회로(36)으로부터 출력된 We 신호가 상승하는 기간에서 클럭의 상승에 의해 래치된다. 즉, 데이터 Da는, 카운터 값이 "7"이 되는 순간에 래치된다. 래치 데이터가 Db라 가정하면, 데이터 Db는 도 4의 (n)에 도시된 타이밍으로 래치 회로(50)로부터 출력되고, 선택 회로(52)를 통해 버퍼(54)로 입력된다. 버퍼(54)는 도 4의 기간 B에서 래치 회로(44)로부터 출력된 Wd 신호에 의해 인에이블되고, 기간 B에서만 데이터 버스(14)로 데이터 Db를 출력한다. 그 결과, 데이터 버스(14)를 통해 전송된 데이터는, 도 4의 (o)에 도시된 타이밍으로, Da로부터 Db로 전환된다.

래치 회로(46)로부터, 카운트 값이 "8"이 될 때 READY 신호가 출력된다. READY 신호는, CPU(12) 외에, 액세스 시작 회로(24) 및 카운터(28)에 공급된다. 액세스 시작 회로(24)는 READY 신호의 상승 시에 디스에이블된다. 이에 따라 CS및 Wa 신호는 출력이 보류된다. 또한, 카운터(28)는 READY 신호의 상승 시에 리셋된다. 그 결과, 제어기(22a)는 데이터 Da가 래치된 이후에 두 클럭 디스에이블된다. 반면에, CPU(12)는 READY 신호의 입력 기간 동안 클럭의 상승 시에 데이터 Db를 패치하고, AS, CS, R/W 및 ADRS 신호가 READY 신호의 상승 시에 출력되는 것을 보류시킨다.

단시간 액세스 모드에서, 메모리 카드(22)로부터 이미지 데이터가 판독되면, CPU(12) 및 메모리 제어 회로(18)는 도 5에 도시된 바와 같은 타이밍으로 동작한다.

도 5의 (b)내지 (e)에 도시된 타이밍으로, CPU(12)로부터 AS, CS, ADRS 및 R/W 신호가 출력된다. 액세스 시작 회로(24)는, AS 신호의 상승에 응답하여, 도 5의 (f)에 도시된 CS 신호 및 도 5의 (g)에 도시된 액세스 제어 윈도우 신호(Wa 신호)를 출력한다. 출력 CS 및 Wa 신호는 래치 회로(26)에서 래치된다. CS 신호는 제어기(22)에 인가되고 Wa 신호는 카운터(28)에 공급된다.

카운터(28)의 카운터 값(Wb 신호)은 도 5의 (h)에 도시된 클럭 신호에 응답하여 증분된다. OE 제어 회로(30)는, 카운터(28)가 "1" - "3"의 카운터 값을 취할 때 출력 인에이블 신호(We 신호)를 발생시킨다. We 신호는 도 5의 (k)에 도시된 타이밍으로 래치 회로(40)를 통해 출력된다. 또한, 양방향 버퍼 제어 회로(32)는, 카운터 값 "0" - "3"을 취할 때, 제어 신호(Wc0 신호, Wc1 신호)를 발생시킨다. 이들 신호는 또한 도 5의 (i)에 도시된 타이밍으로 래치 회로(42)를 통해 출력된다. 또한, 출력 버퍼 제어 회로(34)는 카운터 값이 "4" - "5"를 취할 때 제어 신호(Wd 신호)를 발생시킨다. 이 Wd 신호는 또한 도 5의 (j)에 도시된 타이밍으로 출력된다. 또한, 데이터 래치 제어 회로(36)는 카운터 값이 "4"를 취할 때 도 5의 (m)에 도시된 제어 신호(Wf 신호)를 발생시킨다. READY 제어 회로(38)는 READY 신호 및 카운터 값 "5"를 발생시킨다. READY 신호는 도 5의 (p)에 도시된 타이밍으로 래치 회로(46)를 통해 출력된다.

래치 회로(40)로부터 출력된 We 신호가 제어기(22a)로 공급되어, 제어기(22a)로 하여금 We 신호가 로우 레벨인 기간에 메모리(22b)로부터 데이터를 판독하도록 한다. 이 데이터는 We 신호의 상승 후에도 근소한 기간 동안 홀드되며, 여기서 데이터의 판독 타이밍은 도 5의 (l)에 도시된다. 또한, 래치 회로(42)로부터 출력된 Wc0 및 Wc1 신호는 양방향 버퍼(20)로 공급되어, 도 5에 도시된 기간 A 동안만 메모리 카드(22)로부터 데이터 버스(14)로 데이터 전송이 되도록 한다. 그 결과, 메모리(22b)로부터 판독된 데이터는, 도 5의 (o)에 도시된 타이밍으로, 양방향 버퍼(20) 및 데이터 버스(14)를 통해 메모리 제어 회로(18)로 입력된다.

데이터 Da는, 버퍼(48)를 통해 래치 회로(50)에 인가되고, 데이터 래치 제어 회로(36)으로부터 출력된 Wf 신호가 상승하는 기간 동안 클럭의 상승 시에 래치된다. 즉, 데이터 Da는 카운터 값이 "5"가 되는 시점에서 래치된다. 래치 데이터 Db는, 도 5의 (n)에 도시된 타이밍으로 래치 회로로부터 출력되고, 선택 회로(52)를 통해 버퍼로 입력된다. 버퍼(54)는, 래치 회로(44)로부터 출력된 Wd 신호에 의해 도 5에 도시된 기간에 인에이블되고, 기간 B 동안에만 데이터 버스(14)로 데이터 Db를 출력한다. 그 결과, 데이터 버스(14)를 통해 전송된 데이터는, 도 5의 (o)에 도시된 타이밍으로 Da로부터 Db로 전환된다.

카운터 값이 "6"에 도달할 때, READY 신호는, 래치 회로(46)으로부터 출력되고, CPU(12), 액세스 시작 회로(24) 및 카운터(28)로 공급된다. 액세스 시작 회로(24)는 READY 신호의 상승 시에 Cs 및 Wa 신호의 출력을 보류시킨다. 카운터(28)는 READY 신호의 상승 시에 리셋된다. 다른 한편으로, CPU(12)는 READY 신호를 입력하는 기간 중에 클럭 상승에서 데이터 Db를 패치하고, AS, CS, R/W 및 ADRS 신호가 READY 신호의 상승 시에 출력되는 것을 보류시킨다.

도 4 및 5로 부터 이해될 수 있는 바와 같이, CPU(12) 및 메모리 제어 회로(18)로부터 출력된 다양한 액세스 제어 신호들은 장시간 액세스 모드에서 보다는 단시간 액세스 모드에서 짧은 액티브 기간을 갖는다. 여기서 단시간 액세스 모드는 메모리(22b)의 용량이 선정된 임계값보다 클 때 설정된다. 이는 메모리(22b)의 용량값이 클수록 제어기(22a)의 성능이 향상된다는 사실에 기인하는 것이며, 여기서 제어기(22)는 액세스 제어 신호의 액티브 기간이 짧은 경우라도 원하는 어드레스를 확실하게 액세스할 수 있다. 그 결과, 제어기(22a)는 자신의 성능을 최대로 할 수 있게 되고, 메모리(22b)의 용량이 증가될 때 액세스는 고속이 된다.

도 6을 참조하면, 데이터 처리 장치(10)의 다른 실시예가, 엔코더(26) 및 표시부(28)가 생략된 점을 제외하고 도 1에 도시된 이미지 재생 장치(10)와 유사하게 구성되어 있다. 따라서, 유사한 부분에 대한 중복된 설명은 생략된다.

메모리 카드(22)로부터 데이터를 판독할 때, CPU(12)는 AS, CS, R/W 및 ADRS신호를 출력한다. 이들 중에, AS, CS 및 R/W 신호들은 카메라 ASIC(16) 내에 제공된 메모리 제어 회로(18)에 인가되고, ADRS 신호는 메모리 카드(22)에 공급된다. 메모리 제어 회로(18)는, 입력 신호들에 응답하여, 양방향 버퍼(20)에 Wc0 및 Wc1 신호를 전송하고, 메모리 카드(22)에 CS 및 We 신호를 또한 전송한다. 이에 따라, 데이터 신호는 메모리(22b)의 원하는 어드레스로부터 판독되고, 판독된 데이터 신호는 양방향 버퍼(20) 및 버스(14)를 통해 CPU(12)로 출력된다. 카메라 ASIC(16)은, 단독으로, 데이터 신호가 CPU(12)에 인가되는 타이밍에 READY 신호를 CPU(12)에 출력한다.

CPU(12)는 구체적으로 도 7에 도시된 플로우차트에 따라 처리한다. 처음에, 단계 S21에서 슬롯(24) 내에 메모리 카드(22)가 삽입되었는지가 판정된다. 삽입되지 않았다면, 단계 S23에서 경보가 발생된다. 한편, 메모리 카드(22)가 수용되면, 단계 S25에서 액세스 시간은 최대값으로 설정된다. 특히, 출력될 CS, R/W 및 ADRS 신호들의 액티브 기간은, 단독으로, 최대값으로 설정되며, 또한 카메라 ASIC(16)에 제어 신호가 제공되어 Wc0, Wc1, CS 및 We 신호를 최대값으로 설정한다.

단계 S27에서, "판독"을 나타내는 R/W 신호와 AS 및 CS 신호들은 카메라 ASIC(16)에 인가되고, 또한 ID 데이터 신호의 저장 어드레스를 나타내는 ADRS 신호는 메모리 카드(22)에 공급된다. 메모리 카드(220) 상에 제공된 제어기(22a)에는, 액티브 기간에 최대값으로 설정된 CS, We 및 ADRS 신호가 공급된다. 이에 따라, 메모리(22b)의 ID 저장 어드레스로부터 ID 데이터 신호가 판독된다. 단계 S29에서, 판독 ID 데이터 신호로부터 메모리(22b)의 용량값이 검출된다. 즉, ID 데이터 신호는 타입 번호 등의 공통 데이터를 가지며, 이는 임의의 메모리 카드 및 용량 값을 나타내는 용량 값 데이터에 공통이다. 단계 S29에서, 용량 값 데이터는 ID 데이터 신호로부터 검출된다.

단계 S31에서, 검출된 용량 값 데이터에 기초하여, 메모리(22b)의 용량 값이 선정된 값(가령 8M 바이트)보다 큰지의 여부가 판정된다. 용량값 ≤선정된 값이면, 프로세스는 단계 S43의 원하는 데이터 신호로의 액세스 프로세스로 바로 진행한다. 즉, 단계 S31에서 "NO"의 판정에 의해, 최대 액티브 기간(최대 액세스 시간)은 최적 액티브 기간(최적 액세스 시간)으로 결정된다. 그 결과, 단계 S43에서, 메모리 카드(22)에는, 액티브 기간 내에서 최대값을 나타내는 Cs, We 및 ADRS 신호가 주어지며, 액세스 프로세스는 최대 액세스 시간으로 이루어진다.

다른 한편으로, 선정된 용량 값 > 단계 S31에서 선정된 값이면, 단계 S33에서 액세스 시간은 한 단계만큼 감소된다. 즉, 단독으로 출력될 CS, R/W 및 ADRS 신호들의 액티브 기간과, 메모리 제어 회로(18)로부터 출력될 Wc0, Wc1, CS 및 We 신호들의 액티브 기간은 현재 시간의 액티브 기간 보다 한 단계만큼 짧은 기간으로 설정된다. 단계 S35에서, 메모리 카드(35)는 단계 S27에서와 유사한 방식으로 액티브 기간으로 재설정된 다양한 신호들과 함께 액세스되어, 메모리(22b)로부터 ID 데이터 신호가 판독된다.

단계 S37에서, 판독 ID 데이터 신호로부터 공통 데이터가 검출된다. 연속하는 단계 S39에서, 검출된 공통 데이터 값은 선정된 값과 비교되고, ID 데이터 신호가 정당한 지가 판정된다. 여기서 공통 데이터 값은 선정된 값을 나타내며, ID 데이터 신호는 정당하게 판독된 것으로 간주되고(ID 데이터 신호를 정당한 것으로 간주함), 프로세스는 단계 S33으로 복귀한다. 단계 S33으로 복귀한 결과, 액세스 시간은 한 단계 더 감소되고, ID 데이터 신호는 감소된 액세스 시간으로 다시 판독된다.

액세스 시간의 감소로 인해 ID 데이터 신호가 정당하게 판독되지 못하고 공통 데이터 값이 선정된 값과 다른 값을 나타내면, 단계 S39에서 "NO"로 판정된다(판독 ID 데이터 신호가 부당함). 이 경우에, 액세스 시간은 단계 S41에서 한 단계만큼 증가된다. 즉, 단독으로 출력될 CS, R/W 및 ADRS 신호들의 액티브 기간들과, 메모리 제어 회로(18)로부터 출력될 Wc0, Wc1, CS 및 We 신호들의 액티브 기간은, ID 데이터 신호를 정당하게 판독하기 위한 최단 기간으로 설정된다. 이에 따라, 최적 액티브 기간으로서, ID 데이터 신호를 정당하게 판독하기 위한 최단 액티브 기간을 결정할 수 있다. 최적 액티브 기간을 결정한 이후에, 단계 S43에서 원하는 데이터 신호로의 액세스 프로세스가 실행된다.

메모리 제어 회로(18)는 제1 실시예(즉, 도 3에 도시된 바와 같이)에서와 유사하게 구성된다. 최대 액세스 시간을 소모함으로써 메모리 카드(122)로부터 ID 데이터 신호를 판독할 때, CPU(12) 및 메모리 제어 회로(18)는 도 8에 도시된 타이밍으로 동작한다. 또한, 액세스 시간이 한 단계만큼 감소될 때, CPU(12) 및 메모리 제어 회로(18)는 도 9에 도시된 타이밍으로 동작한다. 액세스 시간이 한 단계만큼 더 감소될 때, CPU(12) 및 메모리 제어 회로(18)는 도 10에 도시된 타이밍으로 동작한다. 또한, 도 8 내지 도 10에 도시된 타이밍 차트는 도 4 및 도 5에 도시된 타이밍 차트와 거의 유사하며, 따라서 구체적인 설명은 생략한다.

도 8의 (h)에 따라, Wb 신호(카운트 값)는 "0"으로부터 "8"로 증분된다. 도 8의 (i)에 도시된 Wc0 및 Wc1 신호는 카운트 값이 "1" - "6"를 취할 때 액티브이다. 도 8의 (j)에 도시된 Wd 신호는 카운트 값이 "7" 또는 "8"을 취할 때 액티브이다. 도 8의 (k)에 도시된 We 신호는 카운트 값이 "2" - "6"를 취할 때 액티브이다. 또한, 도 8의 (m)에 도시된 Wf 신호는 카운트 값이 "6"을 취할 때 액티브이고 READY 신호는 카운트 값이 "8"을 취할 때 액티브이다.

또한, 도 9에 도시된 타이밍 차트에 따르면, Wb 신호는 "0"에서 "7"까지 증분된다(도 9의 (h)). Wc0 및 Wc1 신호는 카운트 값이 "1" - "5"일 때 액티브이다(도 9의 (i)). Wd 신호는 카운트 값이 "6" 또는 "7"을 취할 때 액티브이다(도 9의 (j)). We 신호는 카운트 값이 "2" - "5"를 취할 때 액티브이다(도 9의 (k)). 또한, Wf 신호는 카운트 값이 "5"를 취할 때 액티브이고(도 9의 (m)), READY 신호는 카운트 값이 "9"을 취할 때 액티브이다(도 9의 (p)).

다른 한편으로, 도 10에 따르면, Wb 신호는 "0"에서 "6"까지 증분된다(도 10의 (h)). Wc0 및 Wc1 신호는 카운트 값이 "1" - "4"를 취할 때 액티브이다(도 10의 (i)). Wd 신호는 카운트 값이 "5" 또는 "6"을 취할 때 액티브이다(도 10의 (j)). We 신호는 카운트 값이 "2" - "4"를 취할 때 액티브이다(도 10의 (k)). 또한, Wf 신호는 카운트 값이 "4"를 취할 때 액티브이고(도 10의 (m)), READY 신호는 카운트 값이 "6"을 취할 때 액티브이다(도 10의 (p)).

이러한 방식에서, Wb, Wc0, Wc1, Wd 및 We 신호들이 액티브인 기간은, 매 시간마다 한 단계씩(하나의 카운트 값) 감소된다. Wf 신호 및 READY 신호들이 액티브인 타이밍은 매 시간마다 한 단계씩(하나의 카운트 값) 앞당겨진다. 도 7의 단계 S33에서 액세스 시간의 단축은 이러한 방식으로 구체적으로 실현된다.

본 실시예에 따르면, 슬롯(24) 내에 유지된 메모리 카드(22)로부터 데이터 신호를 판독할 때, 처음에, 최대 액티브 기간 내의 ADRS, CS 및 We 신호가 제어기에 공급되고, ID 데이터 신호가 메모리(22b)의 ID 저장 어드레스로부터 판독된다. 이 ID 데이터 신호는 메모리의 용량값(총 용량값) 데이터를 포함한다. 이러한 용량값 데이터와 함께, 메모리 용량이 선정된 값 보다 큰지의 여부가 판정된다. 용량값이 이 선정된 값 보다 작으면, 최대 액티브 기간은 최적 액티브 기간으로 결정된다. 즉, 최대 액티브 기간은 유효하게 된다.

다른 한편으로, 용량값이 선정된 값 보다 크면, ID 데이터 신호는, 서로 액티브 기간이 다른 ADRS, CS 및 We 신호들에 따라 메모리로부터 판독된다. 판독 ID 데이터 신호는 정당한지의 여부가 판정된다. 구체적으로, ID 데이터에 포함된 공통 데이터는 선정된 값과 비교된다. 값 내의 공통 데이터가 선정된 값을 나타내면, ID 데이터 신호는 정당한 것으로 판정된다. 그런데, 공통 데이터 값이 선정된 값을 나타내지 않으면, ID 데이터 신호는 부당한 것으로 판정된다. 부당한 것으로 판정된 ID 데이터 신호가 판독된 액티브 기간 중 최단 액티브 기간은 최적 액티브 기간으로 결정된다. 즉, ID 데이터 신호가 정당하게 판독된 최단 액티브 기간은 유효하게 된다.

이러한 방식에서, 메모리 용량이 선정된 값보다 작으면,최대 액티브 기간은유효하게 된다. 메모리 용량이 메모리 용량이 선정된 값보다 크면, 데이터 신호가 정당하게 판독될 수 있는 최단 액티브 기간은 유효하게 된다. 그 결과, 선정된 값보다 작은 용량을 갖는 메모리 카드가 삽입될 때, 원하는 데이터에 액세스하는데 필요한 시간을 감소시킬 수 있다. 선정된 값보다 큰 용량을 갖는 메모리 카드가 삽입될 때, 제어기는 그 기능을 최대로 할 수 있다.

또한, 본 실시예에서, ID 데이터 신호를 정당하게 판독하기 위한 최단 액티브 기간을 판정할 때, 액티브 기간은 매 시간마다 한 단계씩 감소된다. 그런데, 최단 액티브 기간은 매 시간마다 한 단계씩 액티브 기간을 다소 연장시킴으로써 결정될 수 있다. 또한, 본 실시예에서, ID 데이터 신호 내에 포함된 공통 데이터가 판독되고, 이 공통 데이터 값이 선정된 값과 비교되어 ID 데이터 신호가 정당한 지의 여부를 판정하게 된다. 그런데, ID 데이터 신호의 정당성은 공통 데이터 이전에 판독된 용량값에 의해 결정될 수 있다. 이 경우에, 최대 액세스 시간과 함께 판독된 용량값 데이터는 레지스터 내에 홀드될 수 있어서, 그 결과 서로 다른 액세스 시간으로 판독된 다양한 용량값 데이터가 레지스터 내의 용량값 데이터와 비교될 수 있다.

또한, 실시예들 이전에 컴팩트 플래시(Sun Disk에서 제조됨)를 사용하였지만, 컴팩트 플래시 대신에 메모리 스틱(Sony에서 제조됨)이 사용될 수도 있다. 컴팩트 플래시 또는 메모리 스틱 등의 반도체 메모리를 대신해서, 마이크로 드라이브(IBM에서 제조됨) 등의 디스크 기록 매체가 채택될 수도 있다. 또한, 이들 두 실시예에서 제어 신호들, Wc0, Wc1, Wd, We, Wf 및 READY 신호들은 카운터에의해 출력 타이밍으로 제어될 수 있지만, 카운터 이외의 스테이트 머신(state machine)이 타이밍 제어에 사용될 수 있다. 또한, 두 실시예에서의 판독 동작에 대해서만 설명하였지만, 본 발명은 또한 기입 동작에도 효과적이다.

본 발명이 상세하게 예시되고 설명되었지만, 이는 단지 예시적인 것이고, 제한적으로 간주될 수 없으며, 본 발명의 정신 및 범위는 첨부된 청구 범위에 의해서만 제한된다.

본 발명에 따르면, 기록 매체 상에 구비된 제어기가 그 능력을 최대한도로 발휘할 수 있게 하는 메모리 액세스 회로 또는 메모리 액세스 제어 회로를 얻을 수가 있다. 보다 구체적으로, 본 발명의 한 특징에 따르면, 본 발명의 제어기는 메모리의 용량이 증가할 때 보다 고속으로 액세스를 실현할 수 있으며, 따라서, 용량값이 선정된 임계값보다 클 때, 액티브 제어 신호의 액티브 기간은 짧아진다. 그 결과, 기록 매체 상에 구비된 제어기가 그 능력을 최대한도로 발휘하는 것이 가능하다.

또한, 본 발명의 다른 특징에 따르면, 액티브 기간이 서로 다른 판독 제어 신호들에 의해 판독된 데이터 신호들에 대한 데이터 값의 정당성에 대한 판정이 이루어지며, 정당하다는 판정 결과에 대응하는 액티브 기간들 중에서 최단 액티브 기간에 대해 활성화(activation)가 이루어진다. 따라서, 제어기는 그 성능을 최대한도로 발휘할 수 있게 된다.

Claims

메모리 액세스 회로에 있어서,

메모리 및 액세스 제어 신호에 응답하여 상기 메모리에 액세스하는 제어기를 구비한 탈착 가능한 기록 매체를 유지하기 위한 홀더;

상기 제어기에 상기 액세스 제어 신호를 출력하기 위한 출력기;

상기 메모리의 용량값을 검출하기 위한 검출기;

상기 용량값이 선정된 임계값 이하일 때 상기 액세스 제어 신호의 액티브 기간을 제1 기간으로 설정하기 위한 제1 설정기; 및

상기 용량값이 상기 선정된 임계값보다 클 때 상기 액세스 제어 신호의 액티브 기간을 상기 제1 기간보다 짧은 제2 기간으로 설정하기 위한 제2 설정기

를 포함하는, 메모리 액세스 회로.
제1항에 있어서, 상기 메모리는 용량값 데이터를 저장하고, 상기 검출기는 상기 액세스 제어 신호에 따라 상기 메모리로부터 상기 용량값 데이터를 판독함으로써 상기 용량값을 검출하는, 메모리 액세스 회로.
제1항에 있어서, 상기 액세스 제어 신호는 인에이블 신호를 포함하고, 상기 인에이블 신호는 상기 제1 기간 또는 상기 제2 기간 중 어느 하나로 설정된 액티브 기간을 갖는, 메모리 액세스 회로.
메모리 액세스 제어 회로에 있어서,

데이터 신호를 저장하는 메모리 및 판독 제어 신호에 응답하여 상기 메모리로부터 상기 데이터 신호를 판독하는 제어기를 구비한 기록 매체를 탈착 가능하게 유지하기 위한 홀더;

상기 제어기에 액티브 기간이 서로 다른 복수개의 판독 제어 신호를 출력하기 위한 출력기;

상기 복수개의 판독 제어 신호에 응답하여 판독된 복수개의 데이터 신호 각각의 데이터 값이 정당한지 여부를 판정하기 위한 판정기; 및

상기 데이터 값이 정당하다는 판정 결과에 대응하는 액티브 기간들 중에서 최단 액티브 기간을 인에이블시키기 위한 인에이블러(enabler)

를 포함하는, 메모리 액세스 제어 회로.
제4항에 있어서, 상기 메모리는 각각의 상기 기록 매체에 공통적인 공통 데이터 신호를 저장하고, 상기 복수개의 판독 제어 신호 각각은 상기 공통 데이터 신호에 대한 저장 행선 어드레스 정보를 포함하고, 상기 판정기는 상기 메모리로부터 판독된 공통 데이터 신호가 선정된 값을 나타내는지 여부를 판정하는, 메모리 액세스 제어 회로.
제4항에 있어서, 상기 메모리의 용량값을 검출하기 위한 검출기, 및 상기 용량값이 선정된 임계값을 초과할 때 상기 출력기를 인에이블시키기 위한 인에이블러를 더 포함하는, 메모리 액세스 제어 회로.
제6항에 있어서, 상기 메모리는 상기 용량값을 나타내는 용량값 데이터 신호를 저장하고, 상기 검출기는 상기 용량값 데이터 신호를 판독함으로써 상기 용량값을 검출하는, 메모리 액세스 제어 회로.