KR20010080548A - Ｃｖｄ 실리콘 옥시나이트라이드층에 의해 후처리되는ｓｉｏｎ/ｔｅｏｓ 층간 유전체 형성 방법 - Google Patents

Ｃｖｄ 실리콘 옥시나이트라이드층에 의해 후처리되는ｓｉｏｎ/ｔｅｏｓ 층간 유전체 형성 방법 Download PDF

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토토라노 제이. 빈센트
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Abstract

집적 회로 제조에 이용하기 위한 테트라에틸 오쏘실리케이트(TEOS) 산화막 및 실리콘 옥시나이트라이드(SiON) 식각 중지층을 포함하는 층간 유전체가 형성된다. 트랜지스터들 및/또는 내부연결 레벨들을 포함할 수도 있는 반도체 기판 위에 SiON 층이 증착된다. SiON 층은 TEOS 층이 증착되기 전에 가열된다. SiON 층의 가열은 TEOS를 증착하는 동안 형성되는 결함들의 수를 크게 감소시킨다. 이로써, 상당히 컨포멀하고 양질의 층간 유전체가 형성된다.

Description

ＣＶＤ 실리콘 옥시나이트라이드층에 의해 후처리되는 ＳＩＯＮ/ＴＥＯＳ 층간 유전체 형성 방법{PROCESS FOR FORMING A SION/TEOS INTERLEVEL DIELECTRIC WITH AFTER-TREATMENT OF THE CVD SILICON OXYNITRIDE LAYER}
금속-산화막-반도체(MOS) 집적 회로의 제조는 많은 공정 단계들을 필요로 한다. 전형적으로, n-타입 또는 p-타입 불순물들로 도핑된 반도체 기판 위에 게이트 산화막이 형성된다. 형성되는 각 트랜지스터에 대하여, 게이트 전도체가 게이트 산화막 위에 형성되며, 도펀트 불순물들이 기판에 유입되어 소스 및 드레인 영역들을 형성한다. 유전체 스페이서들이 게이트 전도체의 측벽들 위에 형성되어, 소스/드레인 영역들의 저도핑 드레인(LDD) 부분들의 형성을 도울 수도 있다. 유전체 스페이서들은 또한 자기-정렬된 실리사이드, 또는 실리사이드 공정이 트랜지스터 상에서 수행될 수 있도록 소스/드레인 영역들로부터 게이트를 절연시킬 수도 있다. 실리사이드 공정은 종종 상기 도핑된 실리콘 영역들의 상부 표면들 상에 금속 실리사이드층을 제공함으로써 트랜지스터 소스, 드레인 및 게이트에 대한 저 저항 컨택들을 형성하는 데에 이용된다.
트랜지스터를 형성한 후에는, 트랜지스터들을 연결하여 회로를 형성하기 위한 내부연결 구조들이 필요하다. 내부연결들은, 유전체들에 의해 트랜지스터들 및 다른 내부연결들로부터 절연된 전도성층들로부터 패턴화된다. 일반적으로 제조되고 있는 고밀도 집적 회로들에서는, 전형적으로 하나 이상의 내부연결 레벨이 필요하다. 트랜지스터의 게이트, 소스 및/또는 드레인에 직접 컨택하거나, 밀접하게 떨어져 위치된 컨택 영역들 간에 연장되어 있는 내부연결들은 "로컬 내부연결들(local interconnects)"로 일컬어진다. 로컬 내부연결들은 전형적으로 이웃하는 트랜지스터들의 게이트, 소스 및 드레인 영역들 간을 연결하는 데에 이용되며, 기판에 가장 가까운 내부연결 레벨 내에 위치된다. 그들은 비교적인 짧은 길이를 갖기 때문에, 낮은 저항성이 덜 중요하며, 로컬 내부연결들은 텅스텐과 같은 고저항성 물질들, 또는 도핑된 폴리실리콘 및 금속 실리사이드들로부터 형성될 수도 있다. 회로를 가로질러 더 긴 거리를 이동하는 내부연결들은 "글로벌 내부연결들(global interconnects)"로 일컬어진다. 글로벌 내부연결들은 국부 내부연결들 보다 기판 위의 훨씬 윗층들 내에 형성되며, 전형적으로는 알루미늄, 좀 더 일반적으로는 구리와 같은 저저항성 금속으로 형성된다.
내부연결은 내부연결 레벨들을 분리하는 층간 유전체들에 대하여 몇 가지의 제한을 갖는다. 소스/드레인 불순물 도입후 내부연결들이 형성되기 때문에, 도펀트 재분포가 최소화될 수 있도록 비교적 낮은 내부연결 형성 온도들이 필요하다. 기판에 가장 가까운 내부연결(전형적으로 로컬 내부연결 레벨) 형성의 경우, 내부연결 레벨 아래에 있는 층간 유전체는 트랜지스터들의 부분들과 컨택하게 된다. 이 경우에는, 트랜지스터와 상호작용을 하여 핫 캐리어 이펙트 및/또는 임계 전압 시프트를 야기시키는 유전체 내의 결함들이 최소화된다는 것이 중요하다. 이와 같은 두 가지의 필요조건들, 즉 낮은 형성 온도 및 낮은 결함 밀도들이 상충된다. 예를 들어, 유전층들의 플라즈마-강화 화학 기상 증착(PECVD)은 저온 증착(전형적으로 약 400℃ 또는 그 이하)을 가능하게 하지만, 이는 또한 가령 실리콘 다이옥사이드(" 산화막") 및 실리콘 나이트라이드("나이트라이드")와 같은 유전체들 내에 과도한 수소가 혼합되게 할 수 있다. 유전체들 내의 수소는 유전체 내로 유입되는 열 전자들에 의해 점유될 수 있는 유효한 트랩 상태들의 밀도를 증가시킴으로써 트랜지스터들 내에서 열-전자 효과들의 원인이 되는 것으로 여겨진다. 수소는 산화막 내에서 급속하게 확산되어 트랜지스터 채널 가까이의 Si/산화막 인터페이스까지 확산됨으로써, 이전에 존재하는 결합들을 붕괴시킨다. 댕글링(dangling) 결합들이 Si-H 결합들로 종료됨에도 불구하고, Si-H 결합들은 약해지고, 주입된 열 전자들에 의해 쉽게 붕괴될 수 있다. 이러한 방식에서, 수소는 열-전자 효과를 더욱 심각하게 한다.
내부연결 형성에 이용되는 층간 유전체들에 대한 다른 바람직한 특성은, 모든 기판 토폴로지에 걸쳐서 필름 두께가 균일한 컨포멀리티(conformality)이다. 컨포멀한 층간 유전체들은 회로를 가로질러 그의 전체 경로에 대하여 적절한 절연체 두께가 각 내부연결 전도체 하에서 존재하도록 보장하고, 예를 들어 공정 단계들을 진행하면서 유전체층들 내에서의 공극 형성 가능성을 최소화한다. 유전체가 평탄화된 후에도 더 높은 곳에 있는 영역들에 대하여 적절한 절연체 두께들을 유지하기위하여, 층간 유전체층들은 종종 (미크론 또는 그 이상으로) 비교적 두껍게 형성된다. 이러한 두꺼운 층들을 통하여 비아홀들을 식각하여 아랫쪽에 있는 디바이스들 또는 내부연결들에 대한 컨택들을 형성하기 위하여, 급속한 식각 공정이 이용된다. 유전체들에 대한 식각이 일반적으로 실리콘에 대하여 완벽하게 선택적이지 않기 때문에, 기판과 그 위를 덮고 있는 층간 유전체 간에 식각 중지층이 필요할 수도 있다. 이러한 경우, 식각 중지층과 층간 유전체층들 간의 호환성이 부가적으로 필요하다. 또한, 층간 유전체 및 식각 중지층들에 대한 증착 시간은 가능한한 짧은 것이 바람직하다.
따라서, 집적 회로를 제조하는 동안 내부연결 형성을 위한 컨포멀한 층간 유전체 형성 방법에 대한 개발의 필요성이 대두되었다. 아래에 있는 트랜지스터들의 과식각을 방지하기 위한 식각 중지층이 포함되어야 한다. 층간 유전체는 트랜지스터들 내의 도펀트들의 재분배를 피할 수 있도록 저온에서 형성되어야 한다. 층간 유전체는 또한 수소 함유량이 낮으며, 증착 시간은 짧아야 한다.
본 발명은 집적 회로 제조에 관한 것으로서, 특히 층간 유전체 형성을 위한 인사이츄(in-situ) 공정에 관한 것이다.
도 1은 트랜지스터가 형성된 반도체 기판을 포함하는 반도체 토폴로지의 부분적인 측단면도로서, 여기서 상기 트랜지스터는 게이트 전도체와 한 쌍의 유전체 측벽 스페이서들 및 게이트 유전체를 갖는 게이트 구조와, 게이트 전도체 및 측벽 스페이서들에 대하여 자기 정렬된 소스 및 게이트 불순물 영역과, 소스, 드레인 및 게이트 전도체의 상부 표면 상의 실리사이드 영역들을 포함한다.
도 2는 도 1의 트랜지스터 상에 실리콘 옥시나이트라이드층이 증착된 반도체 토폴로지의 부분적인 측단면도이다.
도 3은 도 2의 실리콘 옥시나이트라이드 증착 이후, 이 실리콘 옥시나이트라이드층 위에 TEOS 층이 증착되고, 다중 버블 및/또는 공극 결함들이 TEOS 층 내에 형성된 반도체 토폴로지의 부분적인 측단면도이다.
도 4는 도 2의 실리콘 옥시나이트라이드층 증착 이후, TEOS 층이 증착되기 전에 실리콘 옥시나이트라이드층이 가열되는, 본원에서 인용된 공정에 따른 반도체 토폴로지의 부분적인 측단면도이다.
도 5는 도 4의 가열 이후, TEOS 층이 베이크된 실리콘 옥시나이트라이드층 위에 증착되고, TEOS 층의 상부 표면 위에 상당히 감소된 수의 버블 결함들이 형성된 반도체 토폴로지의 부분적인 측단면도이다.
도 6은 예시적인 증착 시스템의 기판 장착 위치 레이아웃을 보여주는 상부 단면도이다.
도 7은 서로 결합되고 외부 공기로부터 분리된, SiON 증착 챔버, 가열 챔버, 및 TEOS 증착 챔버를 갖는 예시적인 클러스터 툴의 레이아웃을 보여주는 상부 단면도이다.
도 8은 본원에서 인용된 공정의 실시예에 대한 공정 순서의 흐름도이다.
본 발명은 다양한 변경들 및 변형적인 형태를 가질 수 있지만, 본원에서는 도면을 참조하여 특정한 실시예들이 예시적으로 설명될 것이다. 그러나, 도면들 및 상세한 설명은 본 발명을 개시된 특정한 형태로 한정하지 않는 다는 것을 유념하자. 반대로, 본 발명은 본 발명의 원리 및 범위 내에 포함되는 모든 변경들, 등가물들 및 변형들을 포함한다.
상기 설명된 요구들은 크게, 테트라에틸 오쏘실리케이트(TEOS)로부터 형성된 산화막층, 실리콘 옥시나이트라이드(SiON) 식각 중지층을 이용하고, TEOS를 증착하기 전에 SiON층을 베이크하는 공정에 의해 해결된다. 게이트 유전체, 게이트 전도체, 소스 및 드레인 영역들을 포함하는 트랜지스터가 반도체 기판 상에 형성된다. 트랜지스터는 또한 유전체 측벽 스페이서들 및 실리사이드 게이트, 소스 및/또는드레인 컨택 영역들을 포함할 수도 있다. SiON층은 전구체들로서 시레인, N2및 N20를 이용하여 약 400℃의 온도에서 PECVD에 의해 증착될 수도 있다. SiON층은 바람직하게는 약 500Å 내지 약 1,000Å의 두께를 갖는다. SiON층의 베이크는 바람직하게는 하나 또는 그 이상의 밸브들에 의해 SiON 및 TEOS 증착 챔버들에 연결된 챔버내에서 수행되어, 기판이 SiON과 TEOS 증착 간의 공간 공기(room air)에 노출되지 않는다. 공간 공기 노출은 미립자 오염 및/또는 바람직하지 않은 산화를 야기시킬 수 있다. 베이크는 약 380℃ 내지 410℃의 온도에서 약 30초 내지 1분 동안 비활성 가스 환경하에서 수행될 수도 있다. TEOS 증착시, TEOS는 약 400℃의 기판 온도에서 플라즈마-강화 CVD (PECVD)로 분해될 수도 있다. TEOS층은 약 0.5 미크론 내지 약 0.2 미크론의 두께를 가질 수도 있다. 이후, 트랜지스터로의 컨택 및 로컬 내부연결 형성을 위하여, 결합된 TEOS/SiON 유전체를 통하여 컨택들이 형성된다.
TEOS 증착은 약 400℃의 저온에서 매우 컨포멀한 유전체의 증착을 가능하게 하는 것으로 여겨진다. SiON층 내의 질소는 SiON층이, 예를 들어 컨택홀을 식각하는 동안 TEOS 보다 더 느리게 식각되도록 할 수도 있다. 식각 중지층으로서 나이트라이드가 더 효율적이기는 하지만, 나이트라이드층을 이용하게 되면 하부의 트랜지스터들이 작동하는 동안 더 심각한 핫 캐리어 이펙트를 야기시키는 것으로 여겨진다. SiON의 베이크는 SiON 위에 TEOS를 증착한 후 TEOS 표면 상에서 나타나는 결함들의 밀도를 감소시키는 것으로 여겨진다. TEOS/SiON이 층을 이룬 유전체가 갖는 문제는 (cm2당 몇만까지의) 고밀도의 (직경이 약 0.2 미크론 이하의) 작은 버플-형태의 ("버블") 결함들이 SiON층 위에 TEOS를 증착하는 동안 나타난다. 이러한 결함들은 SiON 필름으로부터의 아웃개싱에 의해 야기되는 것으로 여겨진다. 이러한 결함들이 최종 디바이스의 성능에는 영향을 주지 않는 다고 할지라도, 이러한 큰 결함 밀도는 웨이퍼를 제조하는 동안 자동화된 웨이퍼 검사 시스템의 이용을 방해한다. 가령 KLA-Tencor에 의해 제조된 것과 같은 자동화된 웨이퍼 검사 시스템은 제조되는 결함들, 특히 입자들 및 구조적인 결함들의 검출을 위하여 반도체 제조 산업에 현재 널리 이용되고 있다. 이러한 시스템들은 패턴화되지 않는 웨이퍼들로부터의 레이저 반사 또는 패턴화된 웨이퍼 상의 반복된 구조들로부터의 이미지들의 (다이 대 다이 비교) 빼냄(subtraction)과 같은 다양한 조명 및 이미지 처리 기술들을 이용한다. KLA-Tencor 웨이퍼 검사 시스템에 의해 발생된 출력은 전형적으로, 존재하는 결함들의 크기 및 위치에 대한 정보를 포함하는 웨이퍼의 결함 맵을 포함한다. 제조 결함들에 대한 이러한 정보는 복잡한 반도체 제조 공정 동안 발생하는 품질 제어 문제들을 확인 및 해결할 때 중요하다. 상기 설명된 다양한 TEOS 버블 결함들은 다른 결함들의 존재를 차단시킴으로써 이러한 품질 제어 공정을 제지할 수도 있다. 이렇게 자동화된 웨이퍼 검사 시스템들의 동작을 방해하는 것에 부가하여, 버블 결함들은 회로 성능에 악영향을 끼칠 수도 있다. 예를 들어, 이 결함들은 TEOS/SiON 층간 유전층의 완전함에 영향을 주어 유전체를 통한 전하 누출의 가능성을 증가시킨다. 또한, 이러한 결함들은 트랜지스터 부근의 유전체 내에서의 전하 트랩핑 가능성을 증가시킬 수도 있다. 이러한 전하 트랩핑은 임계 전압 시프트를 야기시킬 수도 있다.
상기 설명된 TEOS 및 SiON 증착들은 전형적으로 반도체 산업에서 이용되는 "클러스터 툴들(cluster tools)"과 관련된 화학 기상 증착(CVD) 챔버들 내에서 수행된다. 클러스터 툴들은 다중의 증착, 식각 또는 다른 공정들이 기판들을 공정들의 중간에 공간 공기에 노출시키지 않으면서 연속적으로 수행될 수 있도록 함께 그룹화된 챔버들을 포함한다. CVD 챔버들은 종종 다수(예를 들어, 여섯 개)의 기판 장착 위치들을 갖는다. 증착하는 동안 다른 위치들로 연속적으로 이동하여, 증착의 일부분이 챔버 내의 각각의 증착 위치들 내의 기판에서 이루어지게 된다. 예를 들어, 기판이 챔버의 제 1 기판 위치로 로드되어 1/6의 증착이 수행된다. 이후, 기판은 제 2 기판 위치로 이동됨과 동시에, 제 2 기판이 챔버 내로 이동되어 제 1 위치로 로드된다. 다른 1/6의 증착이 수행되고, 두 개의 기판들이 인접하는 위치들로 이동되고 제 3 기판이 챔버로 도입되면서 공정은 계속된다. 이러한 타입의 시스템은 다중 기판들을 위한 중복되는 증착 순서들을 허용하여 처리량을 증가시키고, 챔버-위치에 의존하는 임의 공정 편차들을 평균함으로써 기판을 가로질러 증착된 층의 균질성을 개선시키도록 설계된다. SiON 층(이 경우에서는 모두 여섯 개의 부부들)을 완전히 증착한 후, 기판은 상기 설명한 바와 같이 베이크를 위하여 개별적인, 하지만 바람직하게는 결합된 챔버로 이동될 수도 있다. 베이크에 이어서, 기판은 TEOS 증착을 위하여 증착 챔버로 이동될 수도 있다. SiON 증착과 유사한 방법으로, TEOS 증착은 전형적으로 층의 일부분이 챔버 내의 각각의 다중 장착 위치들 내의 기판에 의해 증착되도록 부분적으로 수행된다. 이로써, 버블 결함들의 밀도가 상당히 감소된 TEOS 필름이 형성된다.
본원에서 인용된 공정은 TEOS 버블 결함들의 밀도를 감소시킬 뿐 아니라, 본원에서 인용된 인사이츄 베이크가 없는 공정과 비교하여, 순환 시간, 또는 기판 상에서 집적 회로를 제조하는 데에 필요한 시간들을 줄인다. SiON 증착 이후 인사이츄 베이크를 이용하게 되면, TEOS를 증착하는 동안 이용되는 온도 소우크(soak) 시간을 더 짧게 할 수 있다. 온도 소우크 시간은 부분 증착이 증착 챔버 내의 각 기판 위치에서 수행되기 전에 기판 온도를 안정화하는 데에 필요한 시간이다. TEOS 증착에 대해서는 전형적으로 45초의 소우크 시간이 필요하며, 베이크 모듈에 의한 증착에 대해서는 10초 또는 그 이하로도 충분하다. 그러나, 상기 설명된 증착 챔버 구성에서는, 모든 부분 증착 이전에 새로운 기판이 챔버로 유입된다. 따라서, 모든 기판들에 대한 온도 소우크 시간은 항상 챔버 내의 새로운 기판에 대하여 필요한 것 만큼 길어야 하며, 이에 따라 주어진 기판 상에서의 각 부분 증착에 대하여 동일한 소우크 시간이 이용된다. 이러한 경우, 여섯 개의 장착 위치들을 갖는 챔버 내에서의 증착은 온도 소우킹을 위한 증착 마다 6×45초, 또는 4.5분을 필요로 한다.
상기의 설명으로부터, 증착의 제 1 부분의 온도 소우크 시간을 줄이게 되면 총 증착 시간을 상당히 줄일 수 있다는 것을 알 수 있다. TEOS를 증착하기 전에 본원에서 인용된 인사이츄 베이크를 포함하게 되면 기판을 TEOS 증착 온도 근처의 온도로 유지시키는 것으로 여겨진다. 따라서, 챔버 내의 각 위치에서 약 10초, 또는 전체 증착에 대해서는 1분의 온도 소우크 시간의 감소는, 본원에서 인용된 인사이츄 베이크 이후에 수행되는 TEOS 증착들에 충분한 것으로 여겨진다. 상기 설명한바와 같이, 약 45초의 전형적인 소우크 시간과 비교할 때, 인사이츄 베이크가 이용되지 않게 되면, 본원에서 인용된 공정은 기판 마다 TEOS 증착당 약 3.5분을 절약할 수도 있게 된다.
증착 이후에 SiON 층을 베이크하고자 하는 변형적인 시도는 증착하는 동안 SiON 층을 베이크하는 방법으로서, SiON 층을 증착하는 동안 온도 소우크 시간을 증가시키는 것이다. 그러나, 이러한 기술은 더 시간 소모적일 뿐 아니라 TEOS 버블 결함들의 밀도를 줄이는데 덜 효과적인 것으로 밝혀졌다. 이는 SiON 층의 가장 윗 부분이 TEOS 버블 결함들의 주요 소스임을 나타낼 수도 있다. 따라서, 본원에서 인용된 공정은 TEOS 증착 뿐 아니라 SiON을 증착하는 동안 더 짧은 온도 소우크 시간을 허용함으로써 순환 시간을 더 줄인다.
다른 변형적인 시도는 SiON 증착 온도를 약 450℃까지 올리는 것이다. 이는 이후 증착되는 TEOS 층들에서의 버블 결함들의 밀도를 낮추는 것으로 밝혀졌다. 그러나, 하부의 트랜지스터들이 작동하는 동안 핫 캐리어 이펙트는 이러한 더 높은 SiON 증착 온도가 이용될 때에 더 심각한 것으로 밝혀졌다. 증가된 증착 온도는 증착 동안 발생하는 화학 공정들의 균형을 바꾸는 것으로 가정된다. 이렇게 바뀐 균형은 TEOS 증착 동안 아웃개싱되어 버블 결함들을 야기시킬 수도 있는 화학 종들의 필름 내로의 통합을 저지한다. 그러나, 트랜지스터들 내에서 핫 캐리어 이펙트의 원인이 될 수도 있는 수소와 같은 다른 종들은 많은 양 통합되거나 또는 이들이 트랜지스터의 작동에 큰 영향을 주는 방식으로 통합된다.
본 발명의 다른 목적들 및 장점들은 첨부 도면을 참조하여 설명되는 하기의상세한 설명으로부터 좀 더 명확해질 것이다.
도 1은 반도체 기판(12) 위에 배열된 게이트 전도체(16) 및 게이트 유전체(14)를 포함하는 트랜지스터(10)의 부분적인 측단면도를 도시한다. 유전체 스페이서들(180)이 게이트 전도체(16)에 인접하여 형성된다. 소스및 드레인 영역들(20)이 게이트 전도체(16)에 대하여 자기 정렬된 저 도핑된 불순물 분포 및 스페이서들(180)의 측표면들에 자기 정렬된 고 고핑된 불순물 분포에 의해 형성된다. 소스및 드레인 영역들(20)의 형성에 이어서, 종래에 널리 알려진 방법으로 실리사이드 공정이 수행되어 소스 및 드레인 영역들(20)과 게이트 전도체(16)의 상부 표면들에 실리사이드들(22)을 형성한다. 스페이서들(18)의 형성은 스페이서들의 아래에 채널의 드레인 단부에서 발생되는 최대 전기장을 낮출 수도 있는 저도핑된 영역들을 형성하는 능력을 포함하는 이유들로 유익하다. 이렇게 낮춰진 전기장은, 드레인/기판 접합에서의 애벌랜치 브레이크다운 및 게이트 유전체로의 캐리어들의 주입과 같은 핫 캐리어 이펙트의 심각성을 줄일 수도 있다. 스페이서들(180)은 또한 실리사이드 공정이 수행될 수 있도록 소스/드레인 및 게이트 영역들 간의 격리를 제공함으로써 유리해질 수도 있다.
반도체 기판(12)은 바람직하게는 단결정 실리콘이며, n-타입 또는 p-타입으로 도핑된다. 좀 더 상세하게 설명하면, 반도체 기판(12)은 단결정 실리콘 기판 상에 성장된 에픽텍셜 실리콘층, 또는 단결정 실리콘 기판 내에 형성된 n-타입 또는 p-타입 웰 영역이 될 수도 있다. 도시되지는 않았지만, 인접 트랜지스터들로부터 트랜지스터(10)를 분리하는 유전체 격리 영역들이 기판(12) 내에 형성될 수도 있다. 이러한 격리 영역들이 형성될 수도 있는 한 방법은 증착된 유전체로 이후에 채워지는 트랜치들의 형성이며, 이용될 수도 있는 다른 방법은 트랜지스터들이 형성될 액티브 영역들을 마스킹하기 위하여 실리콘 나이트라이드를 이용한 기판의 부분 산화이다. 게이트 유전체(14)는 바람직하게는 기판(12)을 산화 환경에서 약 700℃ 이상의 온도로 가열하여 실리콘 산화막(SiO2)을 형성함으로써 성장된다. 그러나, 실리콘 나이트라이드, 나이트라이드된 실리콘 산화막, 실리콘 옥시나이트라이드, 및 증착된 실리콘 산화막을 포함하는 다른 게이트 유전체들이 이용될 수도 있다. 게이트 전도체(16)는 바람직하게는, 예를 들어 시레인 소스로부터 실리콘의 화학 기상 증착(CVD)을 이용하여 증착된 폴리실리콘층으로부터 패턴화된 폴리실리콘 게이트 전도체이다. 이러한 CVD 공정은, 특히 (580도 이하의) 낮은 기판 온도가 이용되는경우, 변형적으로 비결정질의 실리콘층을 야기시킬 수도 있다. 비결정질 실리콘층은 또한 패턴화되어 게이트 전도체(16), 및 이용될 수도 있는 (소스 및 드레인 영역들을 형성하는 데 필요한 것과 같은) 이후의 공정들을 견딜 수 있는 다른 물질들을 형성할 수도 있다.
소스 및 드레인 영역들(20)을 형성하는 불순물 분포들은 바람직하게는 이온 주입을 이용하여 이루어지며, 기판(12)과 반대 타입이다. 예를 들어, n-채널 트랜지스터에 대하여, 기판(12)은 p-타입이며 소스 및 드레인 영역들(20)은 n-타입이다. 전형적인 n-타입 도펀트들은 비소 및 인을 포함하며, 붕소는 전형적으로 p-타입 도펀트이다. 만일 소스 및 드레인 영역들(20)이 이온 주입에 의해 형성된다면, 이후 어닐링이 수행되어 불순물들을 활성화시키고 기판(12)에 대한 손상을 복구한다. 스페이서들(18)은 전형적으로 실리콘 산화막인데, 이는 컨포멀한 실리콘 산화막층을 CVD로 형성하고 이 층을 이방성 식각하여 형성된다. 스페이서들(18)은 또한, 가령 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드와 같은 다른 유전체들로부터 형성될 수도 있다. 실리사이드들(22)은 전형적으로 타타늄 실리사이드 또는 코발트 실리사이드이지만, 탄탈륨, 니켈, 텅스텐, 몰리브덴 및 백금을 포함하는 다른 금속들을 이용하여 형성될 수도 있다.
이후, 도 2에 도시된 바와 같이, SiON 층(24)이 트랜지스터(10) 위에 증착된다. SiON 층은 시레인, N2및 N2O 반응 가스들을 이용하여 PECVD에 의해 의해 증착될 수도 있다. 이때, 바람직한 증착 온도는 400℃이지만, 약 200℃ 내지 약 500℃의 범위를 갖는다. SiON 층은 바람직하게는 약 800Å의 두께를 갖지만, 약 400Å 내지 약 2,000Å의 범위를 갖는다. 예를 들어 NH3와 같은 다른 반응성 가스들이 N2대신 이용될 수 있다. 또한, SiON은, 가령 대기압 CVD (APCVD), LPCVD 또는 실온 CVD (RTCVD)와 같은 다른 기술들을 이용하여 성장될 수 있다. SiON 층의 정확한 조성은, 가령 반응 가스들의 상대적인 흐름률과 같은 증착 조건들에 달려있으며, 이에 따라 산소가 더 많거나 질소가 더 많은 필름들이 형성될 수도 있게 된다. 질소를 더 많이 함유하게 되면 위에 있는 TEOS 층에 대한 식각 중지층으로서의 SiON 필름의 유효성을 증가시키기는 것으로 여겨지기는 하지만, PECVD에 의해 성장된 질소가 더 은 필름들 또한 아래에 있는 트랜지스터들이 작동하는 동안 더 심각한 핫 캐리어 이펙트를 야기시키는 것으로 여겨진다. 질소 함유량이 더 많은 SiON 필름들은 질소 함유량이 더 적은 것들 보다 PECVD 증착 동안 더 많은 수소를 통합할 수도 있다.
이후, 도 3에 도시한 바와 같이, SiON 층(24) 위에 TEOS 층(26)이 증착될 수도 있다. 특히, 테트라에틸 오쏘실리케이트(TEOS)의 분해가 약 200℃ 내지 500℃의 기판 온도에서 PECVD 반응기에서 수행되어 매우 컨포멀한 필름을 제조할 수도 있다. 변형적으로, TEOS 층(26)은 약 300℃ 내지 800℃의 기판 온도에서 저압 CVD (LPCVD)를 포함하는 다른 방법들에 의해 형성될 수도 있다. 바람직한 실시예에서, TEOS는 약 400℃의 온도에서 증착되며, 약 1.2 미크론의 두께를 갖는다. TEOS 층(26)은 또한 약 0.5 미크론 내지 약 2 미크론의 두께를 가질 수 있다. 하부에 있는 SiON로부터의 아웃개싱의 결과로서 고밀도의 버블 결함들(28)이 TEOS 층(26)의 표면 내에 형성된다. 각 결함(28)은 약 1.2 미크론의 TEOS 두께에 대하여 대략 0.2 미크론 또는 그 이하의 직경을 갖는다. 도 1 내지 3에 도시한 바와 같이 SiON 층들 위에 성장된 더 두꺼운 TEOS 필름들은 더 큰 버블 결함들을 포함하는 것으로 기대되지만, 더 얇은 TEOS 층들은 더 작은 결함들을 갖는다. 버블 결함들(28)은 버블의 초기 지점으로부터 TEOS의 표면까지 국부화된 공극들로서 뻗어있다. 초기 지점으로부터 TEOS 표면까지의 이러한 연장은 도 3에서 점선을 이용하여 도시하였다. 명확성을 위하여, 단지 몇 개의 결함들 만을 도시하였다. 이러한 국부화된 공극들은 본원에서 인용된 SiON 층의 베이크가 수행되지 않는 한 일렉트로마이그레이션 및 다른 신뢰성 문제들을 야기시킬 수도 있다.
이후, 도 4에 도시한 바와 같이, SiON 층(24)에 열 공정(2)이 적용된다. 열 공정(2)은 도 3에 도시한 TEOS 증착 이전에 도 2에 도시한 구조에 적용된다. 열 공정(2)은 바람직하게는 약 1분 동안 약 400℃로 기판을 가열하는 것을 포함한다. 베이크 온도는 약 350℃ 내지 약 450℃이며, 베이크 시간은 약 30초에서 약 2분이다. 열 공정(2)은 바람직하게는 질소 또는 아르곤과 같은 비활성 가스 환경에서 수행된다. 또한, 열 공정(2)은 바람직하게는, 하나 또는 그 이상의 진공 밸브들을 이용하는 SiON 및 TEOS 증착 챔버들에 연결된 가열 챔버 내에서 수행되는 인사이츄 베이크이다. 이러한 방식에 있어서, 기판은 SiON 및 TEOS 증착 사이에 공간 공기에 노출되지 않는다. 변형적으로, 베이크는 반응성 가스들을 챔버로 유입시키지 않으면서 기판을 가열함으로써 SiON 또는 TEOS 증착 챔버들에서 수행될 수 있다. 그러나,증착 챔버들 내에서의 기판을 가열하는 것은 전형적으로 가능한 정도까지 최소화되는데, 이는 예를 들어 입자들, 및 챔버의 벽들 상에 증착된 물질의 박편들로부터의 오염 가능성 때문이다. 또한, 전형적인 클러스터 툴 증착 시스템의 운용 하드웨어 및 소프트웨어는 종종, 하나의 기판 장착 위치에서의 부가적인 가열 단계가 모든 장착 위치들에서 반복될 수 있도록 구성된다. 이는 결과적으로 공정에 대한 순환 시간을 증가시킨다.
도 5에 도시한 바와 같이, 본원에서 인용된 공정에 따라 도 4의 베이크된 SiON 층(24) 위에 TEOS 층(30)이 증착된다. TEOS 층(30)은 도 3에 도시된 TEOS 층(26)과 유사한 방법으로 증착된다. 그러나, TEOS 층(30)은 도 3의 TEOS 층(26)과 비교하여 상당히 감소된 수의 버블 결함들(28)을 갖는다. 이러한 버블 결함들의 감소는 도 4에 도시된 열 공정(2)의 결과로 여겨진다. SiON 층(24)의 가열은 TEOS 층(30)을 증착하는 동안 SiON 층(24)의 아웃개싱, 및 이러한 아웃개싱으로부터 비롯될 수도 있는 결함 형성을 상당히 감소시키는 것으로 여겨진다.
도 5에 도시된 바와 같이 층간 유전체를 형성한 후, 유전체 내로 개구부들이 식각되어 트랜지스터의 소스, 게이트, 및/또는 드레인으로의 연결이 가능하게 된다. 이러한 개구부들은, 예를 들어 개구부의 윤곽을 잡기 위해 점착층이 증착된 다음 텅스텐이 증착되어 개구부를 채우는 텅스텐 플러그 공정을 이용하여 채워질 수도 있다. 이후, 상부에 있는 내부연결층이 텅스텐 플러그들을 연결할 수도 있다. 변형적으로, 로컬 내부연결들은, 이후 상기 설명된 텅스텐 플러그 공정과 유사한 공정으로 채워지는 층간 유전체 내에 트랜치를 패터닝함으로써, 텅스텐 (또는 다른전도체) 플러그 물질로부터 바로 형성될 수 있다. 또한, 트랜지스터의 바로 위에서 수행되는 대신에, 도 2, 4 및 5에 도시된 공정은 또한 이전에 형성된 하나 또는 그 이상의 내부연결 층들을 갖는 기판에 적용될 수 있다. 이후, TEOS/SiON 유전체 내에 개구부들이 형성되어 하부 및 상부에 있는 내부연결 층들 간의 연결을 가능하게 한다.
도 6은 예시적인 증착 챔버(32)의 상부 단면도이다. 도 6에 도시된 것과 같은 반도체 산업용 증착 챔버들은, 예를 들어 노벨러스(Novellus)에 의해 제조된다. 밸브(34)는 챔버(32)가 다른 챔버들에 연결될 수 있게 하여 클러스터 툴을 형성한다. 기판 장착 표면(36)은 다수(이 경우에서는 여섯 개)의 다중 기판, 또는 웨이퍼 장착 위치들을 포함한다. 점선의 화살표는 증착을 위하여 챔버 내에서 기판이 이동하는 경로를 나타낸다. 증착되는 층의 제 1 부분이 제 1 장착 위치(38) 상의 기판에 의해 형성된다. 이후, 기판은 층의 제 2 부분의 증착을 위하여 제 2 증착 위치(40)로 이동된다. 공정은 제 6 부분이 여섯 번째 장착 위치(42) 상의 기판에 의해 증착될 때 까지 각 장착 위치 상에서 계속되며, 이후 기판은 증착 챔버를 빠져나온다. 이 공정이 하나의 기판에 대하여 설명되기는 하였지만, 도 6에 도시된 증착 시스템이 전형적으로 동작하는 동안, 새로운 기판이 제 1 장착 위치 상으로 이동하고, 완전한 증착층을 갖는 기판이 각 부분의 증착 이후 챔버로부터 빠져나올 수 있다는 것을 유념하자. 다시 말해, 여섯 개의 기판들이 동시에 증착될 수도 있으며, 각 기판은 챔버 내의 특정한 증착 위치에 있으며, 총 증착량의 일부를 수용한다. 도 6에 도시되지 않는 전형적인 챔버의 부분들은 기판-처리 메커니즘, 기판가열기들, 반응성 가스들의 전달을 위한 플러밍(plumbing), 플라즈마 발생을 위한 전극들, 및 하나 또는 그 이상의 진공 펌프들을 포함한다. 도 6에는 여섯 개의 기판 장착 위치들이 도시되었지만, 다른 수의 위치들이 이용될 수 있다.
도 7은 도 2, 4 및 5 공정의 바람직한 실시예에 대하여 이용된 예시적인 클러스터 툴 배열의 상부도를 도시한다. 기판의 그룹이 웨이퍼 카세트(44) 내에 적층된다. 카세트(44)는 밸브(46)를 통하여 클러스터 툴의 로드록/엔트리 챔버(48) 내로 로드된다. 밸브(50)는 로드록 챔버(48)를 트랜스퍼 챔버(52)에 연결한다. 트랜스퍼 챔버(52)는 카세트(44)로부터 기판을 제거하여 부착된 챔버 내의 기판 장착 위치로 이동시킬 수 있는 하나 또는 그 이상의 기판 조종기(54)를 포함한다. 본원에서는, 가령 기판(56)과 같이 기판의 아래 및/또는 주위에 적용되는 포크로서 도시되기는 하였지만, 기판 조정기(54)는 다른 형태를 취할 수 있다. 예를 들어, 진공을 이용하여 기판을 잡는 진공 막대(wand)가 이용될 수도 있다. 기판 조정기들(54)은 기판들이 부착된 챔버들의 안밖으로 이동할 수 있도록 다양한 방식으로 이동하게 구성된다. 이동되는 이동의 형태들은 회전, 트랙을 따른 이동, 및 더 길게 또는 더 짧게 하기 위한 텔레스코핑(telescoping)을 포함한다.
도 8은, 가령 도 7에 도시된 것과 같은 장비를 이용하여 본원에서 인용된 공정을 수행하는 절차를 제공한다. 이러한 절차는 도 7에 도시된 장비의 부분들에 대한 참조 라벨들을 이용하여 설명된다. 기판(56) 상에 층간 유전체를 형성하기 위하여 본원에서 인용된 공정을 수행하기 위하여, 기판은 밸브(58)를 통하여 SiON 증착 챔버(62)의 제 1 기판 장착 위치(60) 상으로 로드된다. 이후, 도 6에 도시된 챔버를 통하여 기판을 이동시킴으로써, SiON 층이 여섯 위치들에서 증착된다. 도 8에서 설명한 바와 같이, 기판은 증착 온도로 가열되며 반응 가스들이 유입되기 전에 그 온도에서 안정화된다. 이러한 공정은 각 부분의 증착에 대하여 반복된다. 여섯 개의 장착 위치(64) 내에서 SiON 층의 최종 부분이 증착된 후, 기판(56)은 SiON 증착 챔버(62)로부터 빠져나온다. 기판(56)은 이후 밸브(66)를 통하여 가열 챔버(70)의 장착 위치(68)로 이동된다. 이후, 기판(56)은 도 4에 도시한 바와 같이 약 1분 동안 대략 400℃의 온도로 가열된다. 이러한 가열은, 예를 들어 기판이 방사적으로 가열될 수 있도록 챔버 내에 배열된 램프들의 시스템에 의해 이루어질 수도 있다. 램프 가열 시스템은 전형적으로 (단지 몇 초의) 매우 급속한 가열 및 냉각 응답 시간을 제공한다. 가열 챔버(70) 내에서의 베이크에 이어서, 기판(56)은 밸브(72)를 통하여 TEOS 증착 챔버(76)의 제 1 기판 장착 위치(74)로 이동된다. TEOS 증착은 SiON 증착과 유사한 방법으로 여섯 개의 위치들에서 진행된다. TEOS 층의 마지막 부분이 증착된 후, 도 8에 나타낸 바와 같이 층간 유전체 형성 공정이 완료된다. 이후, 하부의 트랜지스터들 또는 내부연결들로 연결하기 위하여 유전체층 내에 개구부들을 형성하기 위한 식각 공정이 수행될 수도 있다. 이 식각 공정은 도 7의 클러스터 툴의 일부로서 연결된 부가적인 챔버에서 수행될 수도 있다. 변형예로서, 기판은 다른 처리를 위하여 별개의 챔버로 이동되어야 할 수도 있다. 도 6의 설명에서 지적한 바와 같이, 새로운 기판은 전형적으로 제 1 장착 위치가 점유되지 않게 되자 마자 각 챔버 내에 유입되며, 결과적으로 다수의 기판이 언제라도 공정을 통하여 이동하게 된다는 것을 유념하자. 한 챔버 내에서 일어나는 공정이 이후-이용되는 챔버에서의 공정과 다른 시간량을 갖는 경우, 기판들이 챔버 내에서 이용가능한 공간을 기다리면서 "축적(pile up)"하는, 제조 순서에 있어서의 포인트들이 있을 것이다. 이러한 경우, 기판들은 한 챔버를 빠져나온 후, 그리고 다른 챔버에 들어가기 전에, 예를 들어 카세트들 내에 일시적으로 저장될 수도 있다. 도 6의 경우처럼, 기판 가열기들, 반응성 가스 플러밍, 플라즈마 발생을 위한 전극들 및 진공 펌프들을 포함하는 실제적인 클러스터 툴의 몇 가지 양상들은 도 7에 도시되지 않는다.
본 발명은, 한정하는 것은 아니지만 집적 회로 제조 분야를 포함하는 다수의 산업적인 적용들에 적절하다. 상기 설명에 따르면, 집적 회로의 제조는 TEOS/SiON 층간 유전체 형성 방법을 제공함으로써 수행된다. 본 설명을 통하여 당업자에게 있어서 다양한 양상들의 다른 변경들 및 변형적인 실시예들이 명백해질 것이다. 예를 들어, 본원에서 인용된 클러스터 툴 및 증착 챔버들이 아닌 장비가 본원에서 인용된 공정을 수행하는 데에 이용될 수 있다. 이용될 수 있는 다른 타입의 증착 챔버들은 수평 튜브 LPCVD 반응기들을 포함한다. 또한, 본원에서 인용된 층간 유전체 형성은, 가령 바이폴라 집적 회로들과 같은 MOS 트랜지스터들을 포함하지 않는 회로들에도 적용가능할 수도 있다. 하기의 청구항들은 상기 모든 변경들 및 변형들을 포함하며, 이에 따라 상세한 설명 및 도면들은 한정적인 의미가 아닌 예시적인 것으로 간주되어야 한다.

Claims (10)

  1. 반도체 토폴로지 상에 실리콘 옥시나이트라이드층(24)을 형성하는 단계와;
    상기 실리콘 옥시나이트라이드층(24)의 베이크(2)를 수행하는 단계와; 그리고
    상기 실리콘 옥시나이트라이드층(24) 상에 산화막층(30)을 형성하는 단계를 포함하는 것을 특징으로 하는 층간 유전체 형성 방법.
  2. 제 1 항에 있어서, 상기 실리콘 옥시나이트라이드층의 형성 단계는 상기 반도체 토폴로지의 위에, 그리고 그 안에 트랜지스터(10)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 실리콘 옥시나이트라이드층을 형성하는 단계는 약 200℃ 내지 약 500℃의 증착 온도로 화학 기상 증착을 하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서, 상기 화학 기상 증착 단계는 질소-함유 화학물질 및 산소-함유 화학 물질과 시레인을 반응시키는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 3 항에 있어서, 상기 화학 기상 증착 단계는:
    상기 반도체 토폴로지를 다수의 기판 장착 위치들을 갖는 증착 챔버(32)의 제 1 기판 장착 위치(38)로 로드시키는 단계와;
    상기 증착 온도가 소정의 정확한 정도로 유지될 때 까지 상기 반도체 토폴로지를 가열하는 단계와;
    상기 실리콘 옥시나이트라이드층의 일부가 증착되도록, 소정의 시간 동안 상기 증착 챔버에 반응 가스들을 유입시키는 단계와; 그리고
    상기 실리콘 옥시나이트라이드층의 다른 부분을 증착하기 위하여, 상기 반도체 기판을 상기 증착 챔버 내의 인접하는 장착 위치(40)로 이동시키는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 상기 베이크 수행 단계는 약 350℃ 내지 약 450℃의 베이크 온도를 이용하여 상기 반도체 기판을 가열시키는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 가열 단계는:
    상기 반도체 기판(12)을 가열 챔버(70)의 기판 장착 위치(68) 내로 로드시키는 단계와, 여기서 상기 가열 챔버는 하나 또는 그 이상의 진공 밸브들(66)을 이용하여 하나 또는 그 이상의 증착 챔버들에 연결되며; 그리고
    상기 반도체 기판을 약 30초 내지 약 2분 동안 상기 베이크 온도로 가열시키는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서, 상기 산화막층 형성 단계는 약 300℃ 내지 약 800℃의 증착 온도를 이용하여 테트라에틸 오쏘실리케이트(TEOS)를 분해하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 분해 단계는:
    상기 반도체 토폴로지를 다수의 기판 장착 위치들을 갖는 증착 챔버(76)의 제 1 기판 장착 위치(74)로 로드시키는 단계와;
    상기 증착 온도가 소정의 정확한 정도로 유지될 때 까지 상기 반도체 토폴로지를 가열하는 단계와;
    상기 산화막층의 일부가 증착되도록, 상기 TEOS를 소정의 시간 동안 증착 챔버 내로 유입시키는 단계와; 그리고
    상기 산화막층의 다른 부분의 증착을 위하여 상기 반도체 토폴로지를 상기 증착 챔버의 인접하는 장착 위치로 이동시키는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 반도체 기판(12)을 제공하는 단계와;
    상기 반도체 기판을 다수의 기판 장착 위치들(36)을 갖는 옥시나이트라이드 증착 챔버(32)의 제 1 기판 장착 위치(38)로 로드시키는 단계와;
    온도가 소정의 정확한 정도로 유지될 때 까지 상기 반도체 기판을 약 200℃ 내지 약 500℃의 온도로 가열시키는 단계와;
    실리콘 옥시나이트라이드층의 일부가 증착되도록, 반응 가스들을 소정의 시간 동안 상기 옥시나이트라이드 증착 챔버로 유입시키는 단계와;
    완전한 실리콘 옥시나이트라이드층의 증착을 위하여, 각각의 기판 장착 위치들에서 상기 실리콘 옥시나이트라이드층의 다른 부분을 증착할 수 있도록 상기 실리콘 옥시나이트라이드 증착 챔버 내의 각각의 나머지 장착 위치들로 상기 반도체 기판을 연속적으로 이동시키는 단계와;
    상기 반도체 기판을 가열 챔버(70) 내로 연속적으로 로드시키는 단계와, 여기서 상기 가열 챔버는 하나 또는 그 이상의 진공 밸브들(66)을 이용하여 상기 옥시나이트라이드 증착 챔버에 연결되며;
    상기 반도체 기판을 약 30초 내지 약 2분 동안 약 350℃ 내지 약 450℃의 베이크 온도로 가열하는 단계와;
    상기 반도체 기판을 다수의 기판 장착 위치들을 갖는 TEOS 증착 챔버(76)의 제 1 기판 장착 위치로 연속적으로 로드시키는 단계와, 여기서 상기 TEOS 증착 챔버는 하나 또는 그 이상의 밸브들(72)을 이용하여 상기 옥시나이트라이드 증착 챔버 및 상기 가열 챔버에 연결되며;
    상기 TEOS 온도가 소정의 정확한 정도로 유지될 때 까지 상기 반도체 기판을 약 300℃ 내지 약 800℃의 TEOS 온도로 가열시키는 단계와;
    TEOS 산화막층의 일부가 증착되도록, 테트라에틸 오쏘실리케이트(TEOS)를 소정의 시간 동안 상기 증착 챔버 내로 유입시키는 단계와; 그리고
    완전한 TEOS 산화막층의 증착을 위하여, 각각의 기판 장착 위치들에서 상기 TEOS 산화막층의 다른 부분을 증착할 수 있도록 상기 TEOS 증착 챔버 내의 각각의 나머지 장착 위치들로 상기 반도체 기판을 연속적으로 이동시키는 단계를 포함하는 것을 특징으로 하는 층간 유전체 형성 방법.
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