KR20010077133A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 콘택홀의 종횡비(Aspect Ratio)에 상관없이 베리어 금속막을 용이하게 형성하기 위한 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 반도체 기판상에 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 노출된 반도체 기판의 표면에만 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막상에 금속 플러그를 형성하는 단계와, 그리고 상기 금속 플러그를 통해 반도체 기판과 전기적으로 연결되는 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 콘택홀의 종횡비(Aspect Ratio)에 상관없이 베리어 금속막을 용이하게 형성하기 위한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 제조 공정 중에서 배선 형성 기술은 반도체 소자의 고집적화에 따라 다층 배선 구조를 지향하게 되고, 소자 면적의 축소로 인한 반도체 기판과의 콘택홀 또는 다층 금속 배선간의 콘택홀의 크기 또한 축소되어 이로 인해 작은 면적의 콘택홀을 매립하는데 효과적인 방법으로서 최근 선택적 화학 기상 증착법(Selective Chemical Vapor Deposition)에 의한 금속막 증착법(CVD -Metalization)을 널리 이용하고 있다.
상기 선택적 화학 기상 증착 방법에 의한 금속막 증착법은 소오스(source) 가스와 리덕션(reduction) 가스간의 환원 반응에 의해 금속막을 형성하는데, 이때 화학 기상 증착 금속막은 실리콘 및 금속막상에서만 선택적으로 성장한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 금속 배선 형성 방법을 설명하면 다음과 같다.
도 1a 내지 1f는 종래의 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와 같이 반도체 기판(11)상에 소자를 구동시키는 트랜지스터 또는 메모리 캐패시터와 금속 배선간의 절연, 또는 다층 금속 배선 형성시 하부 금속 배선과의 절연을 위한 층간 절연막(12)을 형성한다.
도 1b에 도시한 바와 같이 상기 층간 절연막(12)상에 포토레지스트(13)를 도포한 후, 노광 및 현상 공정으로 포토레지스트(13)를 패터닝하여 콘택영역을 정의하고, 상기 패터닝된 포토레지스트(13)를 마스크로 이용해 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 층간 절연막(12)을 선택적으로 제거하여 콘택홀(14)을 형성한다.
도 1c에 도시한 바와 같이, 상기 포토레지스트(13)를 제거하고, 상기 콘택홀(14)과 층간 절연막(12)의 전면에 물리적 기상 증착법(PVD)으로 베리어 금속막(15)을 형성한다.
상기 베리어 금속막(15)은 이후에 형성되는 금속 배선 물질과 하부층과의 상호 확산이나 화학적 반응을 억제시키는 역할을 하며 보통 고융점 금속, 금속간 화합물등을 사용하고 화학적 및 열역학적으로 안정한 구조를 가져야 한다.
도 1d에 도시한 바와 같이, 상기 반도체 기판(11)에 선택적 화학 기상 증착 방법을 실시하여 상기 콘택홀(14)을 매립하는 금속막(16)을 형성한다. 그런데 상기 금속막(16)을 형성할 때 실리콘 또는 금속막에서만 선택적으로 성장되는 선택적 화학 기상 증착 방법을 이용하기 때문에 상기 콘택홀(14) 내부뿐만 아니라 베리어 금속막(15)상의 전면에 금속막(16)이 성장하게 된다.
도 1e에 도시한 바와 같이 상기의 금속막(16)이 콘택홀(14)의 내부에만 남도록 상기 베리어 금속막(15)을 앤드 포인트로 하여 전면에 CMP(Chemical Mechanical Polishing)공정을 실시하여 금속 플러그(16a)를 형성한다.
도 1f에 도시한 바와 같이, 상기 금속 플러그(16a)를 포함한 반도체 기판(11)의 전면에 물리적 기상 증착법으로 비저항이 낮은 금속막을 증착하고, 포토 및 식각 공정을 통해 금속막을 선택적으로 제거하여 금속 배선(17)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 금속 배선 형성 방법에 있어서 다음과 같은 문제점이 있다.
첫째, 반도체 소자의 고집적화로 칩의 크기 감소함에 따라 다층 스택 구조와 다층 배선 구조를 가지게 되어 이로 인한 종횡비가 커지고, 콘택홀의 크기 또한 점점 작아져 콘택홀의 단차가 매우 커지게 되어 콘택홀의 바닥부에 효과적으로 베리어 금속막을 형성하기가 어렵다.
둘째, 금속 배선 전체 면적에 비저항을 가진 베리어 금속막이 상당 두께 차지하게 되므로 상대적으로 일정 면적의 금속 배선에서 순수한 금속 배선이 차지하는 면적이 줄어들어 이로 인한 금속 배선 저항이 증가한다.
셋째, 금속막 플러그를 형성할 때 반도체 기판 또는 하부 베리어 금속막이 CVD(Chemical Vapor Deposition)내의 소오스 가스와 상호 반응을 하여 콘택홀의 내부뿐만 아니라 반도체 기판 전영역에 금속막이 형성되어 금속 배선을 형성하기 전에 콘택홀 내의 금속막을 제외한 전 영역의 금속막을 제거해야 되므로 별도의 식각 공정이 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 반도체 소자의 고집적화에 따른 높은 종횡비를 갖는 반도체 기판 또는 하부 금속 배선과 상부 금속 배선간의 콘택홀내에서 상호 반응 및 확산을 억제하기 위한 베리어 금속막을 콘택홀의 종횡비와 상관없이 용이롭게 형성하도록 한 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 1f는 종래의 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도
도 2a 내지 2e는 본 발명의 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 층간 절연막
23 : 포토레지스트 24 : 콘택홀
25 : 베리어 금속막 26 : 금속 플러그
27 : 금속 배선
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속 배선형성 방법은 반도체 기판상에 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 노출된 반도체 기판의 표면에만 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막상에 금속 플러그를 형성하는 단계와, 그리고 상기 금속 플러그를 통해 반도체 기판과 전기적으로 연결되는 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발병에 의한 반도체 소자의 금속 배선 형성 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 2e는 본 발명에 의한 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도이다.
도 2a 및 도 2b에 도시한 바와 같이 반도체 기판(21)상에 1000∼20000Å의 두께로 층간 절연막(22)을 형성하고, 상기 층간 절연막(22)상에 포토레지스트(23)를 도포한 후, 노광 및 현상 공정으로 포토레지스트(23)를 패터닝하여 콘택영역을 정의한다. 상기 패터닝된 포토레지스트(23)를 마스크로 이용해 반도체 기판(21)의 표면이 소정 부분 노출되도록 상기 층간 절연막(22)을 선택적으로 제거하여 콘택홀(24)을 형성한다.
여기서 콘택홀(24)은 0.01∼1㎛의 너비로 형성한다.
도 2c에 도시한 바와 같이, 선택적 화학 기상 증착 방법을 실시하여 콘택홀(24) 내부의 노출된 반도체 기판(21)상에 베리어 금속막(25)을 10∼1000Å의 두께로 성장시킨다.
상기의 선택적 화학 기상 증착 방법은 실리콘과 금속막 상에서만 선택적으로 성장하기 때문에 반도체 기판(21)의 표면이 노출된 콘택홀(24) 내부에서만 반도체 기판(21)과 반응하여 노출된 반도체 기판(21)상에만 베리어 금속막(25)이 성장된다. 상기 베리어 금속막(25)은 실리사이드계열 또는 고융점 금속막등을 사용한다.
도 2d에 도시한 바와 같이, 상기 베리어 금속막(25)이 형성된 반도체 기판(21)에 선택적 화학 기상 증착 방법을 실시하여 베리어 금속막(25)상에 금속 플러그(26)를 형성한다.
이 경우도 실리콘과 금속막 상에서만 선택적으로 금속막을 성장시키는 선택적 화학 기상 증착 방법을 이용하므로 콘택홀(24) 내부에 형성되어 있는 베리어 금속막(25)상에만 금속 플러그(26)가 형성된다.
도 2e에 도시한 바와 같이 상기 금속 플러그(26)를 포함한 반도체 기판(21)의 전면에 물리적 기상 증착법으로 비저항이 낮은 금속막을 증착하고, 포토 및 식각 공정을 통해 금속막을 선택적으로 제거하여 금속 플러그(26)를 통해 반도체 기판(21)과 전기적으로 연결되는 금속 배선(27)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속 배선 형성 방법에 있어서 다음과 같은 효과가 있다.
첫째, 반도체 기판 또는 하부 금속 배선과 접촉되어지는 콘택홀의 단차 또는 크기에 상관없이 콘택홀의 저면부에만 선택적으로 베리어 금속막을 성장시킬 수 있다.
둘째, 콘택홀의 저면부에만 선택적으로 베리어 금속막을 형성함으로서 반도체 기판의 활성 영역에서의 침식(encroachment) 또는 정션 리키지(Junction Leakage), 홀(hole) 불량과 같은 결함 및 배선 저항 불량 발생을 최소화 할 수 있다.
셋째, 선택적 화학 기상 증착 방법으로 베리어 금속막 및 금속 플러그를 형성하기 때문에 층간 절연막상에는 화학 기상 증착으로 인한 금속막이 성장되지 않는다. 따라서 층간 절연막상의 금속막 제거를 위한 별도의 식각 공정이나 연마 공정이 필요없다.
넷째, 종래의 화학 기상 증착 방법에 의해 층간 절연막상에도 성장된 금속막에 대한 식각 및 연마 공정시 발생하는 콘택홀에서의 금속막 소실을 억제할 수 있어 금속 배선의 신뢰성을 확보 할 수가 있다.
다섯째, 콘택홀의 저면부에만 베리어 금속막을 형성함으로서 상대적으로 전체 금속 배선에서는 비저항을 가지는 화학 기상 증착 방법에 의해 성장된 베리어 금속막이 차지하는 면적을 감소시켜 금속 배선 저항 측면에서도 매우 유리하다.
Claims (5)
- 반도체 기판상에 절연막을 형성하는 단계;상기 반도체 기판의 표면이 소정부분 노출되도록 상기 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 노출된 반도체 기판의 표면에만 베리어 금속막을 형성하는 단계;상기 베리어 금속막상에 금속 플러그를 형성하는 단계; 그리고상기 금속 플러그를 통해 반도체 기판과 전기적으로 연결되는 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서,상기 베리어 금속막 및 금속 플러그는 선택적 화학 기상 증착 방법으로 형성함을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서,상기 절연막은 1000∼20000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서,상기 베리어 금속막은 10∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서,상기 콘택홀은 0.01∼1㎛의 너비로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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Cited By (1)
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| KR101035622B1 (ko) * | 2009-05-22 | 2011-05-19 | 건국대학교 산학협력단 | 지하철 터널 내의 선로 고속 주행용 하이브리드 세정차량 |
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| KR101035622B1 (ko) * | 2009-05-22 | 2011-05-19 | 건국대학교 산학협력단 | 지하철 터널 내의 선로 고속 주행용 하이브리드 세정차량 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20000131 |
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| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20011218 Patent event code: PE09021S01D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20020321 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20011218 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |