KR20010071950A - 전면에 차단층이 배치된 에미터 영역을 가지는 전력용반도체 소자 - Google Patents
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Abstract
본 발명은 미리 설치된 위치에 배열된 에미터 영역(5) 및 차단층(6)을 가지는 반도체 소자에 관한 것이며, 에미터 영역(5) 및 차단층(6)은 대조적인 타입의 도전성질을 띤다. 종래 기술에서 현재의 경우의 전력용 도체에서의 정적 및 동적 손실을 감소시키기 위해, 차단층(6)에 사용되는 원자는 반도체 밴드 간격 이내에 위치하며 반도체의 전도대 및 가전자대로부터 적어도 200 meV의 간격으로 배열되는 적어도 하나의 에너지 준위를 가지는 이종 원자이다.
Description
비대칭 사이리스터에서, 대칭 사이리스터와 관련된 부재의 두께는 애노드 측의 p-에미터의 전면에 n-차단층을 배치함으로써 감소된다. n-차단층은 역 전압이 걸릴 때 전계가 p-에미터를 통과하는 것을 방지하는 역할을 한다. 이 방식으로, 리버스 층은 특히 IGBT 또는 사이리스터등과 같은 우수한 차단 부재가 사용될 때 전력용 반도체의 총 손실을 상당히 감소시킬 수 있으며, 상기 IGBT 또는 사이리스터는 3kV 이상의 역 전압에 견디며 500μm 이상의 비교적 큰 두께를 가진다.
사이리스터의 애노드상의 에미터 전면에 차단층이 크게 도핑될수록, 부분적인 트랜지스터 증폭계수(αpnp)는 더욱 낮아질 것이다. 이것은 한편으로, 차단 특성 라인에서 흐름 특성 라인으로의 전이가 발생하는 사이리스터의 달성 가능한 스위프(sweep) 전압의 증가를 수반하지만, 다른 한편으로는, 도전 전압이 증가하며그에 따라, 정적 전력 손실도 증가한다. 따라서 사이리스트의 정적 및 동적 손실은 차단층의 특성에 의해 서로 커플링된다.
본 발명은 전면에 차단층이 배치된 에미터 영역을 가지는 전력용 반도체 소자에 관한 것이며, 에미터 영역 및 차단층의 도전성질은 서로 대조된다.
도 1은 애노드 측에 차단층을 가지는 본 발명에 따른 전력용 반도체 실시예의 단면도.
도 2는 도 1에 따른 회로 소자의 도핑 물질의 농도를 도시한다.
본 발명의 목적은 정적 및 동적 손실이 종래 기술에 따른 부재의 정적 및 동적 손실보다 작은 차단층을 가진 전력용 반도체를 제공하는 것이다.
상기 목적은 청구범위 제 1 항 특징부의 전력용 반도체에 의해 달성된다. 바람직한 실시예는 종속항의 목적이다.
본 발명은 차단층이 회로소자의 오프 상태에서만 "활성화"될 필요가 있고, 동작에서는 활성화될 필요가 없다는 원리에 기초한다. 다시 말하면, 차단층의 파괴로 발생된 유효 도핑 원자수는 회로 소자의 동작 타입(오프 또는 통과 동작)에 따라 바뀌어야 한다. 이것은 에너지 준위가 반도체 물질의 밴드 갭내에서, 전도대와 가전자대의 에너지 준위에서 벗어난 도핑 원자에 의해 생성된다는 점에서 달성된다.
그 전면에 이종(foreign) 원자를 가지는 차단층이 배치된 에미터 영역을 가지는 본 발명에 따른 전력용 반도체 소자는 차단층의 이종 원자가 반도체 밴드 갭내에 놓이며, 반도체의 전도대 및 가전자대에서 적어도 200 meV 벗어난 적어도 하나의 에너지 준위를 가지는 것을 특징으로 하고, 여기서, 에미터 영역과 차단층의 도전성질은 서로 대조된다.
도핑 물질은 특히 유황 또는 셀레늄이다.
유황으로 도핑된 차단층을 가지는 전력용 반도체의 이점은 유황 원자의 확산계수가 매우 높아서 차단층이 쉽게 형성될 수 있다는 것이다.
다른 이점 및 특징은 첨부된 도면을 참조로, 본 발명의 바람직한 실시예의 추후 설명에서 나타난다.
도 1에서는 전력용 반도체 소자로서 사이리스터가 도시되며, 사이리스터는 도시된 실시예에서, 약하게 n-도핑되며, n--베이시스 기능을 하는 반도체(1)를 포함한다. p-베이시스(2)는 p-베이시스 표면에서 n--베이시스(1)에 접속되며 캐소드 측의 n+-에미터 구조(3)는 캐소드 단락 회로(4)에 배열된다.
p-베이시스(2)에 대향하는 n--베이시스(1) 측에서, p-에미터(5)는 애노드 측에 위치한다. 종래 기술에서 공지된 바와 같이, p-에미터(5)는 역전압으로 차단층(6)에 의해 전계의 통과가 차단된다. 차단층(6)이 n-도핑되는데, 다시 말해서 인 또는 비소가 종래 기술에서 도핑 물질로서 사용된다.
에미터들(3 및 5)은 모두 금속화층(7)을 통해 외부 애노느와 접속 또는 캐소드와 접속된다.
본 발명에 따르면, 차단층(6)은 도핑 물질로 도핑되며 밴드 갭의 에너지 준위는 가전자대 또는 전도대에서 멀리, 즉 적어도 200 meV 이격되어 있다. 다른 원자 이외에도, 유황 원자는 특히 적절한 도핑 물질로 인식되는데 이는 이 원자들이 실온에서 부분적으로 전기적 활성화되기 때문이다. 그러나, 유황으로 도핑된 영역이 공간 전하 영역으로 둘러싸이면, 이 유황 원자들은 2개의 도네이터(donator), 즉 2개의 방출된 전하 캐리어를 가지는 도네이터로서 완전히 활성화되어, 유황 원자는 이중으로 충전된다. 유황의 에너지 준위는 실리콘 밴드 갭에서 너무 낮아 공간 전하 영역을 성립할 때 완전히 전기적으로만 활성화된다: 유황의 제 1 에너지 준위는 실리콘의 전도대의 260 meV 아래에 위치하고, 제 2 에너지 준위는 가전자대의 480 meV 위에 존재한다. 실리콘 밴드 갭은 1120 meV이다. 따라서 이것은 한편으로는, 차단층이 온 상태에서 일부만 전기적으로 활성화되어, 부분 트랜지스터의 증폭계수(αpnp)가 상대적으로 조금만 감소하고 이에 의해 온 상태 전압이 낮게 유지될 수 있다는 것을 의미한다. 반면에 다른 한편으로는, 공간 전하 영역으로 둘러싸인 오프 전압 조건을 가지는 차단층의 일부는 완전히 활성화될 수 있으며, 따라서 매우 효과적인 차단층의 결과를 초래한다. 따라서, 온 상태 전압과 오프 상태 전압 사이의 상호관계가 개선된다.
본 발명에 따른 전력용 반도체 소자의 추가 실시예는 도핑 물질로서 셀레늄을 포함하며, 이것은 전도대 아래의 약 310 meV 및 590 meV에 위치한 Si의 밴드 갭내에 2개의 에너지 준위를 가진다.
도 1에 따른 회로 소자의 도핑 형태가 도 2에서 나타난다. 도 2의 좌측단의 캐소드 측의 에미터(3)는 n-+도핑된다. 그리고 p-베이시스(2), n--베이시스(1), 차단층(6) 및 p-에미터(5)의 순서로 연결된다. 도핑 물질의 원자에 의해 형성된 차단층(6)에서, 2개의 도핑 성분(8 또는 9)이 보여지며, 점선(9)이 도시된다. 차단층(6)의 도핑 성분(8)은 공간 전하 영역에서의 성분을 나타내며, n--베이시스(1)로부터 보여지는 바와 같이, 가파르게 증가하며, 이에 의해 p-에미터(5)로 전계가 통과하는 것을 방지하는 반면에, 차단층(6)의 도핑 형태(9)의 성분은 온 상태 전압에서 평평하게 된다, 즉 전하 캐리어는 n--베이시스(1)에서 p-에미터(5)로 이동하거나 그 역으로 이동하며, 현저하게 약한 차단층(6)을 "인식"한다.
전력용 반도체 제조시, 차단층은 예를 들어 이종 원자의 애노드-측 주입에 의해 에미터 영역 앞에 형성된다. 인 또는 비소등과 같은 이종 원자의 주입 후에, n-도핑된 차단층(6)을 형성하는 이종 원자 또는 도핑 원자가 실리콘 슬라이스로 확산되고 크리스탈 격자가 어닐링된다. 결국, 반도체는 온도 처리 단계에 영향을 받는다. 처리 단계의 온도와 길이는 도핑 원자와 반도체 물질의 특성에 영향을 받는다. 실리콘에서 인과 비소의 낮은 확산계수 때문에, 상대적으로 높은 확산 온도 및 긴 확산 시간, 즉 1200℃ 이상의 온도와 일반적으로 20 시간 이상인 확산 시간이 주입 공정후에 온도 처리 단계에서 선택되야 한다.
차단층(6)을 형성하는 도핑 물질로서의 유황의 이점은 유황은 비교적 빠르게 실리콘으로 확산된다는 것이다. 이것은 확산 시간과 온도를 현저하게 감소시킬 수있게 한다. 유황 원자의 결합은 연속 운전 단계에서 애노드 측에 이온 주입함으로써 발생할 수 있다. 일반적으로, cm2당 1012내지 1014사이의 도오즈량(dose)이 주입된다. 이런 방식으로, 도핑 물질로서 인과는 대조적으로, 유황은 cm2당 대략 5×1012유황 원자량의 대략 10%의 온 상태 동작시 전압 감소를 초래한다.
본 발명은 전력용 반도체로서 사이리스터에 기초하여 기술되었다. 그러나, 개시된 기술적 교훈이 IGBT 등의 다른 전력용 회로 소자에도 적용될 수 있다는 것이 당업자에게 명확하게 이해될 것이다.
Claims (3)
- 전면에 이종 원자를 가지는 차단층(6)이 배치된 에미터 영역(5)을 가지는 에미터 영역(5) 및 상기 차단층(6)의 도전성질이 서로 대조되고 전력용 반도체 소자에 있어서,상기 차단층(6)에서의 이종 원자는 상기 반도체 밴드 갭 내에 놓이며, 상기 반도체의 전도대 및 가전자대에서 적어도 200 meV 벗어난 적어도 하나의 에너지 준위를 가지는 것을 특징으로 하는 전력용 반도체 소자.
- 제 1 항에 있어서,상기 차단층(6)에서의 이종 원자는 유황 원자를 포함하는 것을 특징으로 하는 전력용 반도체 소자.
- 제 1 항에 있어서,상기 차단층(6)에서의 이종 원자는 셀레늄 원자를 포함하는 것을 특징으로 하는 전력용 반도체 소자.
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