KR20010070958A

KR20010070958A - 비교기에서의 오프셋 에러 보상 방법 및 시스템

Info

Publication number: KR20010070958A
Application number: KR1020000075856A
Authority: KR
Inventors: 첸펭
Original assignee: 윌리엄 비. 켐플러; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1999-12-14
Filing date: 2000-12-13
Publication date: 2001-07-28
Also published as: EP1109316A2; ATE557474T1; JP2001217691A; EP1109316A3; US6433711B1; EP1109316B1; KR100755527B1; TW480829B; SG87913A1; IL139785A0

Abstract

오프셋 에러 보상 시스템은 오프셋 에러(44), 양의 리셉터(56), 음의 리셉터(58), 양의 출력(60), 및 음의 출력(62)을 갖는 비교기(42)를 포함한다. 시퀀스 발생기(14)는 정상 사이클 또는 스와프 사이클을 나타내는 제어 신호(22)를 발생시키도록 동작할 수 있다. 제1 크로스 커넥트(46)는 양의 리셉터(56), 음의 리셉터(58), 양의 입력 신호(52), 및 음의 입력 신호(54)에 결합된다. 제1 크로스 커넥트(46)는 정상 사이클 제어 신호에 응답하여 양의 입력 신호(52)를 양의 리셉터(56)에 결합시키고 음의 입력 신호(54)를 음의 리셉터(58)에 결합시킨다. 제1 크로스 커넥트(46)는스와프 사이클 제어 신호에 응답하여 양의 입력 신호(52)를 음의 리셉터(58)에 결합시키고 음의 입력 신호(54)를 양의 리셉터(56)에 결합시킨다. 제2 크로스 커넥트(48)는 양의 리셉터(56), 음의 리셉터(58), 양의 출력(60), 및 음의 출력(62)에 결합된다. 제2 크로스 커넥트(48)는 정상 사이클에 응답하여 양의 리셉터(56)를 양의 출력(60)에 결합시키고 음의 리셉터(58)를 음의 출력(62)에 결합시킨다. 제2 크로스 커넥트(48)는 스와프 사이클에 응답하여 양의 리셉터(56)를 음의 출력(62)에 결합시키고 음의 리셉터(58)를 양의 출력(68)에 결합시킨다.

Description

비교기에서의 오프셋 에러 보상 방법 및 시스템{SYSTEM AND METHOD FOR OFFSET ERROR COMPENSATION IN COMPARATORS}

본 발명은 일반적으로 집적 회로에 관한 것으로 특히 비교기에서 오프셋 에러 보상을 위한 시스템 및 방법에 관한 것이다.

실리콘 웨이퍼와 같은 기판상에 형성된 집적 회로는 흔히 웨어퍼 제조 공정 중에 발생되는 오프셋 에러를 갖는다. 이들 오프셋 에러는 트랜지스터와 같은 집적 회로 소자의 약간의 치수차로부터 생긴다. 예를 들어, 비교기는 트랜지스터로 각각 이루어진 양 및 음의 입력을 가질 수 있다. 2개의 트랜지스터 간의 약간의 치수차는 비교기내에 오프셋 에러를 발생시킨다. 이 오프셋 에러는 잘못된 출력을 야기시킬 수 있다. 또한, 오프셋 에러는 비교기가 사용되는 아날로그-디지털 변환기의 선형성 및 잡음 성능 모두를 저하시킨다.

집적 회로에서 오프셋 에러를 처리하기 위한 종래의 시스템은 오프셋 에러가 캐패시터 상에 샘플되어 저장되는 제거 방식을 포함한다. 저장된 오프셋 에러는 다음에 비교기내의 오프셋 에러를 제거하는데 사용된다. 그러나, 이 제거 방식은 여분의 클럭 사이클을 사용하고 클럭 속도를 제한하여 비교기의 처리량을 감소시킨다.

오프셋 에러를 처리하기 위한 다른 종래의 방법은 디써링(dithering) 기술을 이용하는 것이다. 이 디써링 기술은 오프셋 에러를 랜덤화하기 위해 랜덤 잡음 소스를 아날로그 입력에 부가한다. 랜덤 잡음은 의사 자유 다이너믹 범위를 개선시키기 위해 디써링 소스로 부가된다. 이 디써링 기술의 단점은 디써링 잡음 소스로서 사용되는 랜덤 잡음이 제어하기 어렵고 비교기의 신호 대 잡음비를 저하시킨다는 것이다. 그러므로, 오프셋 에러를 보다 효율적인 방식으로 처리하는 것이 바람직하다.

상기한 것으로부터, 선형성을 향상시키고 속도를 증가시키는 비교기에서 오프셋 에러 평균 시스템 및 방법의 필요성이 야기된다는 것을 알 수 있다. 본 발명에 따르면, 비교기에서의 오프셋 에러 평균 시스템 및 방법은 종래의 오프셋 에러 보상 기술과 관련된 단점 및 문제를 실질적으로 없애 주고 감소시킨다.

본 발명의 실시예에 따르면, 오프셋 에러 평균 시스템은 오프셋 에러를 갖는 비교기, 양의 리셉터, 음의 리셉터, 양의 출력, 음의 출력을 포함한다. 시퀀스 발생기는 양의 스와프(swap) 사이클 및 음의 스와프 사이클의 시퀀스를 발생시킨다. 제1 크로스 커넥트(cross connect)는 양의 리셉터, 음의 리셉터, 양의 입력 신호 및 음의 입력 신호에 결합된다. 제1 크로스 커넥트는 양의 스와프 사이클에 응답하여 양의 입력 신호를 양의 리셉터에 그리고 음의 입력 신호를 음의 리셉터에 결합시킨다. 또한, 제1 크로스 커넥트는 음의 스와프 사이클에 응답하여 양의 입력 신호를 음의 리셉터에 그리고 음의 입력 신호를 양의 리셉터에 결합시킨다. 제2 크로스 커넥트는 양의 리셉터, 음의 리셉터, 양의 출력, 및 음의 출력에 결합된다. 제2 크로스 커넥트는 양의 스와프 사이클에 응답하여 양의 리셉터를 양의 출력에 그리고 음의 리셉터를 음의 출력에 결합시킨다. 또한, 제2 크로스 커넥트는 음의 스와프 사이클에 응답하여 양의 리셉터를 음의 출력에 그리고 음의 리셉터를 양의 출력에 결합시킨다.

본 발명은 오프셋 에러 보상을 위한 종래의 시스템에 비해 다양한 기술적 장점을 제공한다. 예를 들어, 한가지 기술적 장점은 비교기의 선형성을 개선시키는 것이다. 또 하나의 기술적 장점은 비교기의 처리 속도를 증가시키는 것이다. 또하나의 기술적 장점은 회로내에 생기는 잡음을 최소화시킨다는 것이다. 또 하나의 기술적 장점은 오프셋 에러 보상의 구현을 위해 요구되는 하드웨어를 최소화시킨다는 것이다. 다른 기술적 장점은 제어 시퀀스를 프로그램가능하게 제어한다는 것이다. 다른 기술적 장점은 다음의 도면, 설명 특허청구범위로부터 본 기술에 숙련된 자에에게는 명백할 것이다.

도 1은 아날로그-디지털 변환기의 개략도.

도 2는 오프셋 에러 보상 비교기를 도시한 도면.

도 3은 오프셋 에러 보상 비교기에서 사용된 크로스 커넥트를 도시한 도면.

<도면의 주요부분에 대한 부호의 설명>

14: 시퀀스 발생기

22: 제어 신호

42: 비교기

44: 오프셋 에러

46: 제1 크로스 커넥트

48: 제2 크로스 커넥트

도 1을 참조하면, 아날로그-디지털 변환기(ADC) 시스템은 일반적으로 참조번호(10)으로 표시된다. ADC 시스템(10)은 플래시 ADC를 포함하는 임의의 적합한 ADC 시스템일 수 있다. 플래시 ADC는 2ⁿ개의 출력 상태를 갖는 N-비트 아날로그-디지털 변환기 및 2ⁿ-1개의 병렬 비교기 회로를 특징으로 한다. 예를 들어, 6-비트 아날로그-디지털 변환기는 64개의 출력 상태와 63개의 병렬 비교기 회로를 갖는다. 병렬 아키텍처를 사용하면 처리 속도가 증가된다.

ADC 시스템(10)은 시퀀스 발생기(14) 및 플래시 ADC(16)를 포함한다. 플래시 ADC(16)는 아날로그 입력 신호(18)를 수신하고 디지털 출력 신호(20)를 발생시킨다. 플래시 ADC(16)는 또한 시퀀스 발생기(14)에 의해 발생된 제어 신호(22)를 수신한다. 시퀀스 발생기(14)는 비교기 회로에 존재하는 오프셋 에러의 영향을 최소화하기 위해 본 발명의 비교기 회로에 의해 사용된 제어 신호를 제공한다. 본 발명은 또한 플래시 ADC(15)에 대한 입력 신호로 도입된 잡음량을 최소화시킨다. 또한, 본 발명은 오프셋 에러 보상과 관련된 처리를 최소화시키고 오프셋 에러를보상하기 위해 단일 클럭 사이클을 사용하여 처리 속도를 증가시킨다.

오프셋 에러는 비교기와 같은 집적 회로 소자에 나타난다. 오프셋 에러는 제조중에 집적 회로 소자들에 도입된다. 본 발명은 오프셋 에러의 극성을 특정화된 간격으로 스와핑함으로써 시간 주기에 걸쳐 오프셋 에러의 영향을 최소화시킨다. 시간 주기에 걸쳐, 오프셋 에러의 영향은 거의 제로로 평균한다. 오프셋 에러의 영향을 최소화시킴으로써, 장치의 선형성이 개선될 수 있다.

도 2를 참조하면, 플래시 ADC(16)은 한 개 이상의 오프셋 에러 보상 비교기(40)를 갖는 것으로 도시된다. 오프셋 에러 보상 비교기(40)는 단일 비교기 장치 또는 다수의 병렬 비교기를 갖는 플래시 ADC를 포함하는 임의의 적합한 장치에 사용될 수 있다. 오프셋 에러 보상 비교기(40)는 오프셋 에러(44)를 갖는 비교기(42)를 포함한다. 오프셋 에러(44)가 비교기(42)의 일부이지만, 여기서는 도시 및 설명의 용이를 위해 별도의 소자로서 도시된다. 오프셋 에러(44)는 입력 전압의 변화를 비교기(42)에 발생시키고 보통 입력 참조 오프셋이라고 한다. 오프셋 에러(44)는 입력 전압에 양 또는 음의 영향을 주고 비교기(42)의 임의의 부품에 발생할 수 있다. 비교기(42)는 양의 리셉터(56), 음의 리셉터(58), 양의 출력(60) 및 음의 출력(62)을 포함한다. 양의 리셉터(56) 및 음의 리셉터(58)는 입력 신호의 양 및 음의 성분을 수신한다. 처리후에, 비교기(42)는 입력 신호의 양 및 음의 성분 부분을 양의 출력(60) 및 음의 출력(62)에 디지털 출력 신호(68)로서 전송한다. 비교기(42)는 양의 리셉터(56) 및 음의 리셉터(58)의 입력과 양의 출력(60) 및 음의 출력(62)을 갖는 비교기 크로스 커넥트(48)를 포함한다.

아날로그 입력 신호(18)는 임계 보정된 입력 신호(50)을 오프셋 에러 보상 비교기(40)에 제공하기 위해 아날로그 입력 신호(18)로부터 뺀 임계 전압(24)을 갖는다. 플래시 ADC (16) 내의 각각의 오프셋 에러 보상 비교기(40)는 대응하는 임계 전압(24)을 갖는다. 아날로그 입력 신호(18)로부터 임계 전압(24)을 뺌으로써, 플래시 ADC(16) 내의 각각의 오프셋 에러 보상 비교기(40)는 아날로그 입력 신호(18) 내의 소정의 전압 범위를 처리할 수 있다. 임계 보정된 입력 신호(50)는 비교기(52)에 입력 신호를 제공하고 양의 입력 신호(52) 및 음의 입력 신호(54)의 성분 부분들을 포함한다. 2-라인 입력 크로스 커넥트(46)는 제1 입력(74), 제2 입력(76), 제1 출력(78), 및 제2 출력(80)을 포함한다. 양의 입력 신호(52)는 제1 입력(74)에 결합되고 음의 입력 신호(52)는 제2 입력(74)에 결합된다. 제1 출력(78)은 양의 리셉터(56)에 결합되고 제2 출력(80)은 음의 리셉터(58)에 결합된다. 입력 크로스 커넥트(46)는 임계 보정된 입력 신호(50)를 사전 처리하기 위한 별도의 장치 또는 비교기(42)의 일체부일 수 있다.

오프셋 에러 보상 비교기(40)는 또한 제어 신호(22)를 발생시키기 위한 시퀀스 발생기(14)를 포함한다. 제어 신호(22)는 입력 크로스 커넥트(46) 및 비교기 크로스 커넥트(48)에 결합되고 입력 크로스 커넥트(46) 및 비교기 크로스 커넥트(48)의 크로스 커넥트 기능성에 대한 제어 신호를 제공한다.

본 발명은 임계 보정된 입력 신호(50)의 극성을 소정 시간 간격으로 스와핑함으로써 오프셋 에러(44)의 영향을 최소화시킨다. 임계 보정된 입력 신호(50)의 극성은 양의 입력 신호(52)를 음의 리셉터(58)에 결합된 제2 출력(80)에 전송하는입력 크로스 커넥트에 의해 그리고 음의 입력 신호(54)를 양의 리셉터(56)에 결합된 제1 출력(78)에 전송함으로써 스와프된다. 입력 신호를 크로스 커넥트하면 오프셋 에러(44)의 극성이 효과적으로 스와프된다. 비교기 크로스 커넥트(48)는 양의 리셉터(56)에 의해 수신된 입력 신호를 음의 출력(62)로 전송하고 음의 리셉터(58)에 의해 수신된 입력 신호를 양의 출력(60)에 전송함으로써 비교기(42)에 의해 수신된 입력 신호의 극성을 스와프한다. 2개의 크로스 커넥트를 사용하면 양의 입력 신호(52)가 처리되어 양의 출력(60)에 제공되고 음의 입력 신호(54)가 오프셋 에러 보상 비교기(40)을 통하는 신호 경로에 관계없이 처리되어 음의 출력(62)에 제공되는 것이 보장된다.

입력 크로스 커넥트(46)는 2개의 상태를 갖는다. 제1 상태는 제1 입력(74)에서 수신된 입력 신호가 제1 출력(78)에 직접 전송되고 제2 입력(76)에서 수신된 입력 신호가 제2 출력(80)에 직접 전송되는 정상 상태이다. 제2 상태는 제1 입력(74)에서 수신된 입력 신호가 크로스 커넥트되고 제2 출력(80)에 전송되고 제2 입력(76)에서 수신된 입력 신호가 크로스 커넥트되어 제1 출력(78)에 전송되는 스와프 상태이다. 입력 신호를 크로스 커넥트함으로써, 제1 크로스 커넥트(46)는 입력 신호의 극성을 효과적으로 스와프한다.

비교기 크로스 커넥트(48)는 구조 및 동작에 있어서 입력 크로스 커넥트(46)과 유사하고 2개의 상태, 즉 정상 상태 및 스와프 상태를 갖는다. 정상 상태에서, 비교기 크로스 커넥트(48)는 양의 리셉터(56)에서 수신된 입력 신호를 양의 출력(60)에 전송하고 음의 리셉터(58)에서 수신된 입력 신호를 음의 출력(62)에 전송한다. 스와프 상태에서, 비교기 크로스 커넥트(48)는 양의 리셉터(56)에서 수신된 입력 신호를 크로스 커넥트하고 음의 출력(62)에 전송하고 음의 리셉터(58)에서 수신된 입력 신호를 크로스 커넥트하고 양의 출력(60)에 전송한다. 출력하기 전에 비교기(42) 내의 양 및 음의 신호를 크로스 커넥트함으로써, 비교기 크로스 커넥트(48)는 양의 입력 신호(52)에 대응하는 신호가 입력 크로스 커넥트(46) 및 비교기 크로스 커넥트(48) 둘다의 상태에 관계없이 양의 출력(60)에 전송되는 것을 보장한다. 입력 크로스 커넥트(46) 및 비교기 크로스 커넥트(48)는 임의의 주어진 시점에서 동일 상태에 있어야 한다.

시퀀스 발생기(14)는 입력 크로스 커넥트(46) 및 비교기 크로스 커넥트(48)의 상태를 제어하기 위한 제어 신호(22)를 발생시킨다. 시퀀스 발생기(14)는 동일한 제어 신호들(22)을 입력 크로스 커넥트(46) 및 비교기 크로스 커넥트(48)를 제공한다. 그러므로, 입력 크로스 커넥트(46) 및 비교기 크로스 커넥트(48)는 임의의 시점에서 동일한 상태를 갖는다. 오프셋 에러 보상 비교기(40)가 플래시 ADC(16)에서 사용될 때, 시퀀스 발생기(14)는 동일한 제어 신호들(22)을 플래시 ADC(16) 내의 모든 오프셋 에러 보상 비교기(40)에 제공할 수 있다. 다른 실시예에서, 플래시 ADC 내의 각각의 오프셋 에러 보상 비교기(40)는 단일 시퀀스 발생기(14)에 의해 발생된 특이한 제어 신호(22)를 가질 수 있다.

제어 신호(22)는 입력 크로스 커넥트(46) 및 제2 크로스 커넥트(48)의 각각의 동작 상태를 위한 제어 신호를 포함한다. 2개의 제어 신호는 입력 크로스 커넥트(46) 및 비교기 크로스 커넥트(48)에 대응하는 정상 사이클 및 스와프 사이클이다.

임의의 시간 주기에 걸쳐, 시퀀스 발생기(14)에 의해 발생된 스와프 사이클에 대한 정상 사이클의 비는 거의 1 대 1이어야 한다. 1 대 1 비는 시간 주기에 걸쳐 양의 입력 신호(52) 및 음의 입력 신호(54)에 동등하게 영향을 주는 오프셋 에러(44)를 가짐으로써 오프셋 에러(44)의 영향을 최소화시킨다. 제어 신호의 임의의 적합한 시퀀스는 특정화된 시간 주기에 걸쳐 스와프 사이클에 대한 정상 사이클의 비 가 거의 1 대 1인 경우 사용될 수 있다. 시간 주기는 오프셋 에러 보상 비교기(40)의 성능에 영향을 주는 선형성 및 다른 요인이 최적화되도록 선택된다.

시퀀스 발생기(14)는 정상 사이클 및 스와프 사이클의 임의의 적합한 시퀀스를 사용하여 제어 신호(22)의 시퀀스를 발생시킬 수 있다. 한 실시예에서, 시퀀스 발생기(14)는 매 다른 클럭 신호로 정상 사이클과 스와프 사이클 사이에 교대하는 제어 신호(22)를 발생시킨다. 이 시퀀스 발생에서는 임의의 시간 주기에 걸쳐 일의 스와프 사이클에 대한 일의 정상 사이클의 비가 고유하다.

다른 실시예에서, 디지털 출력 신호(68)는 제어 신호(22) 내의 다음 제어 신호(정상 사이클 또는 스와프 사이클)를 결정하는데 사용된다. 시퀀스 발생기(14)는 플래시 ADC(16) 내의 각각의 오프셋 에러 보상 비교기(40)에 특이한 제어 신호(22)를 제공할 수 있다. 소정의 디지털 출력 신호(68)는 특정된 전압 범위내에 드는 아날로그 입력 신호(18)에 대해 발생된다. 이 전압 범위는 상한선 및 하한선을 갖는다. 상한선 및 하한선은 2개의 임계 전압(24)에 의해 나타난다. 시퀀스 발생기(14)는 2개의 임계 전압(24)이 디지털 출력 신호(68)에 의해 나타나는 전압 범위의 상한 및 하한을 결정하는데 디지털 출력 신호(68)를 사용한다. 시퀀스 발생기(14)는 다음에 전압 범위의 상한 및 하한에 대응하는 임계 전압(24)을 처리하는 오프셋 에러 보상 비교기(40)의 크로스 커넥트 상태를 변화시키는 제어 신호(22)를 발생시킨다. 플래시 ADC(16) 내의 다른 오프셋 에러 보상 비교기(40)는 그대로 남는다. 크로스 커넥트 상태는 정상 사이클에서 스와프 사이클로 또는 스와프 사이클에서 정상 사이클로 변화된다. 본 실시예에서, 이전의 임계 보정된 입력 신호(50)에 가까운 신호를 처리하는 이들 비교기만이 그들의 상태가 변화되게 한다.

다른 실시예에서, 시그마 델타 변조기 코드 종속 방식(변조기에 입력 없음)은 제어 신호(12)를 발생시키기 위해 시퀀스 발생기(14)에서 사용된다. 시그마 델타 변조기 코드 종속 방식은 잡음 형성 특성과 소정의 시간 주기에 걸쳐 거의 1 대 1의 정상 상태 대 스와프 상태를 갖는다.

다른 실시예에서, 랜덤 스와핑 방식은 제어 신호(22)를 발생시키기 위해 시퀀스 발생기(14)에 의해 사용된다. 그 실시예에서, 랜덤 발생기는 소정 주기에 걸쳐 약 1 대 1의 비로 정상 사이클 및 스와프 사이클의 제어 신호(22) 시퀀스를 랜덤하게 발생시키는데 사용된다. 시간 주기는 오프셋 에러(44)의 영향이 최소화되도록 선택된다. 플래시 ADC(16) 내의 모든 오프셋 에러 보상 비교기(40)는 동시에 그들의 결정된 크로스 커넥트 상태를 갖고, 또는 특이한 제어 신호(22)가 각각의 오프셋 에러 보상 비교기(40)의 크로스 커넥트 상태가 랜덤하게 스와프되도록 플래시 ADC내의 각각의 오프셋 에러 보상 비교기(40)에 제공될 수 있다.

상술한 제어 신호 시퀀스의 각각에서, 시간 주기에 걸친 정상 사이클 대 스와프 사이클의 비는 오프셋 에러(44)가 양의 입력 신호(52) 및 음의 입력 신호(54)에 동등하게 영향을 주도록 거의 1 대 1이다.

도 3을 참조하면, 입력 크로스 커넥트(46) 및 비교기 크로스 커넥트(48)의 내부 상세가 도시된다. 입력 크로스 커넥트(46) 및 비교기 크로스 커넥트(48)는 동일한 제어 신호(22)를 시용하여 동일한 방식으로 동작한다. 도 3은 입력 크로스 커넥트(46)에 관하여 설명되나 비교기 크로스 커넥트(48)에 동등하게 적용된다. 입력 크로스 커넥트(46)는 다음에 제1 출력(78)에 결합되는 제1 정상 스위치(70)에 결합된 제1 입력(74)을 포함한다. 제2 입력(76)은 다음에 제2 출력(80)에 결합되는 제2 정상 스위치(71)에 결합된다. 제1 입력(74)는 다음에 제2 출력(80)에 결합되는 제1 스와프 스위치(72)에 또한 결합된다. 제2 입력(76)은 또한 다음에 제1 출력(78)에 결합되는 제2 스와프 스위치(73)에 결합된다. 이 구성은 제1 입력(74)에서 수신된 입력 신호에 2개의 신호 경로를 제공한다. 그 입력 신호는 제1 정상 스위치(70)을 통해 제1 출력(78)로 진행할 수 있고 또는 제1 스와프 스위치(72)를 통해 제2 출력(80)으로 진행할 수 있다. 동일한 방식으로, 제2 입력(76)에서 수신된 입력 신호는 제2 정상 스위치를 통해 제2 출력(80)으로 진행할 수 있고 또는 제2 스와프 스위치(73)를 통해 제1 출력(78)로 진행할 수 있다. 그러므로, 입력 크로스 커넥트(46)는 2개의 정상 스위치(70 및 71) 및 2개의 스와프 스위치(72 및 73)를 포함한다.

제어 신호(22)의 정상 사이클 및 스와프 사이클은 제1 정상 스위치(70), 제2정상 스위치(71), 제1 스와프 스위치(72), 및 제2 스와프 스위치(73)의 동작을 제어한다. 입력 크로스 커넥트(46)가 정상 사이클 제어 신호(22)를 수신할 때, 제1 정상 스위치(70) 및 제2 정상 스위치(71)는 닫히고 제1 스와프 스위치(72) 및 제2 스와프 스위치(73)는 열리어 입력 신호가 입력 크로스 커넥트(46)을 통해 직접 흐르게 한다. 제1 입력(74)에서 수신된 입력 신호는 제1 정상 스위치(70)을 통해 제1 출력(78)에 전송되고 제2 입력(76)에서 수신된 입력 신호는 제2 정상 스위치(71)를 통해 제2 출력(80)에 전송된다. 입력 크로스 커넥트(46)가 스와프 사이클 제어 신호(22)를 수신할 때, 제1 정상 스위치(70) 및 제2 정상 스위치(71)는 닫히고 제1 스와프 스위치(72) 및 제2 스와프 스위치(73)은 열리어 입력 신호가 크로스 커넥트되어 반대 출력으로 흐르게 한다. 제1 입력(74)에서 수신된 입력 신호는 제1 스와프 스위치(72)를 통해 제2 출력(80)에 전송되고 제1 입력(76)에서 수신된 입력 신호는 제2 스와프 스위치(73)을 통해 제1 출력(78)으로 전송된다.

그러므로, 개선된 선형성 및 증가된 처리 속도를 포함하는 위에 기술된 장점을 만족시키는 비교기에서 오프셋 에러 평균하기 위한 시스템 및 방법이 본 발명에 따라 제공되다는 것이 분명하다. 본 발명 및 그 장점이 상세히 설명되었지만, 다양한 변화, 대체 및 변경이 본 기술에 숙련된 자에게는 명백하고 다음의 특허청구범위를 벗어나지 않고서 이루어질 수 있다.

Claims

오프셋 에러 평균 시스템에 있어서,

오프셋 에러, 양의 리셉터, 음의 리셉터, 양의 출력, 및 음의 출력을 갖는 비교기,

정상 사이클 또는 스와프 사이클을 나타내는 제어 신호를 발생시키도록 동작하는 시퀀스 발생기,

상기 양의 리셉터, 상기 음의 리셉터, 양의 입력 신호, 및 음의 입력 신호에 결합되고, 상기 시퀀스 발생기로부터의 정상 사이클 제어 신호에 응답하여 상기 양의 입력 신호를 상기 양의 리셉터에 결합시키고 상기 음의 입력 신호를 상기 음의 리셉터에 결합시키도록 동작하고 상기 시퀀스 발생기로부터의 스와프 사이클 제어 신호에 응답하여 상기 양의 입력 신호를 상기 음의 리셉터에 결합시키고 상기 음의 입력 신호를 상기 양의 리셉터에 결합시키도록 동작하는 제1 크로스 커넥트, 및

상기 양의 리셉터, 상기 음의 리셉터, 상기 양의 출력, 및 상기 음의 출력에 결합되고, 상기 정상 사이클 제어 신호에 응답하여 상기 양의 리셉터를 상기 양의 출력에 결합시키고 상기 음의 리셉터를 상기 음의 출력에 결합시키도록 동작하고, 상기 스와프 사이클 제어 신호에 응답하여 상기 양의 리셉터를 상기 음의 출력에 결합시키고 상기 음의 리셉터를 상기 양의 출력에 결합시키도록 동작하는 제2 크로스 커넥트

를 포함하는 오프셋 에러 평균 시스템.
제1항에 있어서, 상기 제1 크로스 커넥트는 상기 비교기의 일체부인 오프셋 에러 평균 시스템.
제1항에 있어서, 상기 제2 크로스 커넥트는 상기 비교기의 일체부인 오프셋 에러 평균 시스템.
제1항에 있어서, 상기 시퀀스 발생기는 한 주기에서 거의 동등한 수의 정상 사이클 및 스와프 사이클 제어 신호를 발생시키는 오프셋 에러 평균 시스템.
제1항에 있어서, 상기 시퀀스 발생기는 매 다른 제어 신호마다 상기 정상 사이클 및 상기 스와프 사이클 사이에서 교대하는 오프셋 에러 평균 시스템.
제1항에 있어서, 상기 시퀀스 발생기는 비교기 출력에 응답하여 다음 제어 신호를 결정하는 오프셋 에러 평균 시스템.
제1항에 있어서, 상기 시퀀스 발생기는 시그마 델타 변조기를 사용하여 상기 제어 신호에 대한 상기 정상 사이클 또는 상기 스와프 사이클 표시를 결정하는 오프셋 에러 평균 시스템.
제1항에 있어서, 상기 시퀀스 발생기는 상기 정상 사이클 및 상기 스와프 사이클의 제어 신호 표시를 랜덤화하는 오프셋 에러 평균 시스템.
제1항에 있어서, 상기 양의 입력 신호 및 상기 음의 입력 신호는 조합된 입력 신호를 포함하는 오프셋 에러 평균 시스템.
제9항에 있어서, 상기 조합된 입력 신호는 상기 조합된 입력 신호로부터 임계 전압을 제거함으로써(remove) 임계 보정되는 오프셋 에러 평균 시스템.
오프셋 에러 보정 방법에 있어서,

조합된 입력 신호를 수신하는 단계-상기 조합된 입력 신호는 양의 입력 신호 및 음의 입력 신호의 성분들을 포함함-,

정상 사이클 또는 스와프 사이클을 나타내는 제어 신호를 발생시키는 단계,

정상 사이클 제어 신호에 응답하여 상기 양의 입력 신호를 양의 리셉터에 제공하고 상기 음의 입력 신호를 음의 리셉터에 제공하는 단계-상기 양의 리셉터 및 상기 음의 리셉터는 오프셋 에러를 갖는 비교기에 입력 접속점을 제공함-,

스와프 사이클 제어 신호에 응답하여 상기 양의 입력 신호를 상기 음의 리셉터에 제공하고 상기 음의 입력 신호를 상기 양의 리셉터에 제공하는 단계,

상기 정상 사이클 제어 신호에 응답하여 상기 양의 리셉터를 양의 출력에 제공하고 상기 음의 리셉터를 음의 출력에 제공하는 단계-상기 양의 출력 및 상기 음의 출력은 상기 양의 및 음의 입력 신호를 전달하기 위해 상기 비교기에 출력점을 제공함-, 및

상기 스와프 사이클 제어 신호에 응답하여 상기 양의 리셉터를 상기 음의 출력에 결합하고 상기 음의 리셉터를 상기 양의 출력에 결합시키는 단계

를 포함하는 오프셋 에러 보상 방법.
제11항에 있어서, 상기 조합된 입력 신호로부터 임계 전압을 제거하는 단계를 더 포함하는 오프셋 에러 보상 방법.
제11항에 있어서, 제어 신호를 발생시키는 단계는 매 다른 제어 신호마다 상기 정상 사이클과 상기 스와프 사이클 사이에서 교대하는 제어 신호를 발생시키는 단계를 포함하는 오프셋 에러 보상 방법.
제11항에 있어서, 제어 신호를 발생시키는 단계는 상기 제어 신호에 대한 상기 정상 사이클 및 스와프 사이클 표시를 결정하기 위해 제어 신호를 랜덤하게 발생시키는 단계를 포함하는 오프셋 에러 보상 방법.
제11항에 있어서, 제어 신호를 발생시키는 단계는 시그마 델타 변조기를 사용하여 상기 제어 신호를 발생시키는 단계를 포함하는 오프셋 에러 보상 방법.
제11항에 있어서, 제어 신호를 발생시키는 단계는 상기 비교기의 출력에 기초하여 다음 제어 신호를 결정하는 단계를 포함하는 오프셋 에러 보상 방법.
아날로그-디지털 변환기에 있어서,

각각 오프셋 에러, 양의 리셉터, 음의 리셉터, 양의 출력, 및 음의 출력을 갖는 복수의 비교기,

정상 사이클 또는 스와프 사이클을 나타내는 제어 신호를 발생시키도록 동작하는 시퀀스 발생기,

각각이 상기 복수의 비교기들 중 하나의 비교기의 상기 양의 리셉터 및 상기 음의 리셉터에 결합되고, 각각이 양의 입력 신호 및 음의 입력 신호에 결합되고, 상기 시퀀스 발생기에 의해 발생된 정상 사이클 제어 신호에 응답하여 상기 양의 입력 신호를 관련된 상기 양의 리셉터에 결합시키고 상기 음의 입력 신호를 관련된 상기 음의 리셉터에 결합시키도록 동작하고, 상기 시퀀스 발생기에 의해 발생된 스와프 사이클 제어 신호에 응답하여 상기 양의 입력 신호를 관련된 상기 음의 리셉터에 결합시키고 상기 음의 입력 신호를 관련된 상기 양의 리셉터에 결합시키도록 동작하는 복수의 제 1 크로스 커넥트, 및

각각이 상기 복수의 비교기들 중 하나의 비교기의 상기 양의 리셉터, 상기 음의 리셉터, 상기 양의 출력, 및 상기 음의 출력에 결합되고, 각각이 상기 정상 사이클 제어 신호에 응답하여 상기 양의 리셉터를 상기 양의 출력에 결합시키고 상기 음의 리셉터를 상기 음의 출력에 결합시키도록 동작하고, 상기 스와프 사이클제어 신호에 응답하여 상기 양의 리셉터를 상기 음의 출력에 결합시키고 상기 음의 리셉터를 상기 양의 출력에 결합시키도록 동작하는 복수의 제2 크로스 커넥트

를 포함하는 아날로그-디지털 변환기.