KR20010070040A - 반도체 장치 - Google Patents

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아베미쓰오
가또요시쓰구
호소야마다수미까즈
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아끼구사 나오유끼
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Abstract

본 발명은 접지 링과 전원 링 사이의 디커플링 용량을 증대시켜, 동시 스위칭 노이즈 등의 영향을 감소시킨 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에서는, 인터포저(6) 상의 반도체 소자(1)의 주위에 접지 링(2) 및 전원 링(3)을 형성한다. 전원 링(3)에 접지 링(2)으로 향하여 돌출된 복수의 볼록부(3a)를 형성한다. 접지 링(2)에는 볼록부(3a)를 소정 거리 떨어진 상태에서 수용하는 오목부(2a)를 형성한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것으로, 특히, 반도체 소자의 주위에 전원 링과 접지 링이 형성된 반도체장치에 관한 것이다.
최근, 반도체 소자의 고밀도화가 진전되어, 반도체 소자의 전극 수는 점점 증가하고 있다. 이것에 따라, 반도체장치에 공급되는 다수의 신호가 동시에 온(on)으로 되거나 오프(off)로 되었을 경우에 발생하는 노이즈를 저감시키는 대책에 대한 필요성이 증대되고 있다. 이러한 노이즈는 동시 스위칭 노이즈(simultaneous switching noise)라고 불리며, 특히, 전원 링과 접지 링과의 전기적인 결합이 강한 경우에 큰 스위칭 노이즈에 의한 영향이 크다.
도 1은 종래의 반도체장치의 전원 링과 접지 링을 나타낸 평면도이다. 도 1에 있어서, 반도체 소자(1)는 인터포저(재배선(再配線) 기판)(6)에 탑재되어 있다. 인터포저(6) 상에 있어서, 반도체 소자(1)의 주변에는 반도체 소자(1)를 포위하도록 접지 링(2)이 형성되어 있다. 또한, 접지 링(2)의 주위에는 소정의 간격을 두고 전원 링(3)이 형성되어 있다. 그리고, 전원 링(3)의 바깥쪽에 복수의 본딩 패드(4)가 형성되어 있다.
반도체 소자(1)의 소정의 전극 패드(1a)는 인터포저(6)에 형성된 본딩 패드(4)에 본딩 와이어(5)에 의해 전기적으로 접속된다. 또한, 반도체 소자(1)의 다른 전극 패드(1a)는 본딩 와이어(5)에 의해 접지 링(2)에 접속되어 접지된다. 또한, 반도체 소자(1)의 또 다른 전극 패드(1a)는 본딩 와이어(5)에 의해 전원 링(3)에 접속되어 전원이 공급된다.
도 2는 도 1에 나타낸 반도체장치의 일부확대평면도이다. 도 2에 나타낸 바와 같이, 본딩 패드(4)의 각각은 반도체 소자(1)의 대응하는 전극 패드(1a)에 본딩 와이어(금속 와이어)(5)에 의해 접속된다. 또한, 반도체 소자(1)의 소정의 전극 패드(1a)는 상기와 동일하게 본딩 와이어(5)에 의해 전원 링(3)에 접속된다. 전원 링(3)에는, 예를 들어, 3V의 전압이 공급되고 있으며, 이 전원 링(3)으로부터 반도체 소자(1)의 소정의 전극 패드(1a)에 전원전압(예를 들어, 3V)이 공급된다. 이와 동일하게, 반도체 소자(1)의 소정의 전극 패드(1a)는 본딩 와이어(5)에 의해 접지 링(2)에 접속되어 있다. 접지 링(2)은 접지 라인에 접속되기 때문에, 접지 링(2)에 접속된 전극 패드(1a)는 접지된다.
상술한 종래의 반도체장치에서는, 반도체 소자(1)의 네 변 주위에 전극 패드(1a)가 배열되어 있고, 접지 링(2)과 전원 링(3)은 반도체 소자(1)를 포위하도록 대략 사각형의 띠 형상으로 연속적으로 형성되며, 그들 사이에는 규칙성이 없는틈이 형성되어 있다.
이러한 구성에 있어서, 접지 링(2)은 접지되며, 전원 링(3)에는 소정의 전원전압이 공급된다. 따라서, 접지 링(2)과 전원 링(3)과의 사이에 전압 차가 생기고, 접지 링(2)과 전원 링(3)과의 사이에 용량 결합이 실행된다. 이 용량 결합은 일반적으로 디커플링(decoupling) 용량이라고 불리며, 접지 링(2)과 전원 링(3)과의 전기적 결합도를 나타낸다.
반도체장치의 고기능화 및 고속화에 의해 반도체 소자의 I/O 수의 증가나 주파수의 증가가 진전되고, 그것에 따라, 동시 스위칭 노이즈, 반사 노이즈, 외래 노이즈(exogenous noise)와 같은 노이즈가 문제시되게 되었다. 특히, 접지 전위와 전원 전위의 전기적인 결합이 약할 경우는 상술한 노이즈의 영향을 크게 받는 상태로 된다. 접지 링(2) 및 전원 링(3)의 전위 변동은 상술한 동시 스위칭 노이즈, 반사 노이즈, 외래 노이즈 등에 의해 야기된다. 접지 링(2)의 전위 변동은 접지 바운스(ground bounce)라고 불리고, 전원 링의 전위 변동은 전원 바운스라고 불린다. 상술한 동시 스위칭 노이즈, 반사 노이즈, 외래 노이즈 등이 커질 경우, 전원 바운스나 접지 바운스가 커져, 반도체장치의 오(誤)동작을 야기시키는 원인으로 된다.
또한, 반도체장치의 사이즈가 축소될 경우, 반도체 소자(1)의 전극 패드(1a)와 접지 링(2)과의 간격이 좁아진다. 이와 동일하게, 전극 패드(1a)와 전원 링(3)과의 간격 및 전극 패드(1a)와 본딩 패드(4)와의 간격도 좁아진다. 종래의 반도체장치에서는, 도 2에 나타낸 바와 같이, 반도체 소자(1)의 전극 패드(1a)로부터는접지 링(2)과 전원 링(3)과 본딩 패드(4)와의 각각에 대하여 본딩 와이어(5)가 뻗어 있다. 즉, 전극 패드(1a)로부터 상이한 3개의 거리의 위치(접속점)에 대하여 본딩 와이어(5)가 뻗어 있다. 이와 같이 상이한 위치에 대하여 인접하여 본딩 와이어(5)를 접속하는 구성에서는, 인접하는 본딩 와이어(5)가 접촉할 우려가 있기 때문에, 상이한 접속점 사이에 어느 정도의 거리를 마련할 필요가 있다. 그러나, 반도체장치의 사이즈가 축소됨에 따라, 이 접속점 사이의 거리를 충분히 둘 수 없게 되었다.
또한, 반도체 소자(1)의 전극 패드(1a)의 수가 증가할 경우, 전극 패드(1a)와 접속하는 본딩 패드의 수도 많아진다. 따라서, 본딩 패드(4)끼리의 간격이 좁아져, 인접하는 본딩 패드(4) 사이에 발생하는 크로스토크(cross-talk) 노이즈(전자유도 노이즈)가 커진다. 특히, 본딩 와이어(5)의 접속점에 있어서는 큰 크로스토크 노이즈가 발생하고, 크로스토크 노이즈에 의해 반도체장치가 오동작을 일으킬 우려가 있다.
본 발명은 상기의 점을 감안하여 안출된 것으로, 접지 링과 전원 링 사이의 디커플링 용량을 증대시켜, 동시 스위칭 노이즈 등의 영향을 감소시킨 반도체장치를 제공하는 것을 목적으로 한다.
상기 과제는 후술하는 각 수단을 강구함으로써 해결할 수 있다.
청구항 1에 기재된 발명은
반도체 소자와,
상기 반도체 소자가 탑재된 재배선 기판과,
상기 재배선 기판 상에서 상기 반도체 소자의 주위에 형성된 접지 패턴 및 전원 패턴으로 이루어지고,
상기 접지 패턴과 상기 전원 패턴의 한 쪽은 다른 쪽으로 향하여 돌출된 복수의 볼록부를 가지며, 상기 접지 패턴과 상기 전원 패턴의 다른 쪽은 상기 돌출부의 각각을 소정 거리 떨어진 상태에서 수용하는 오목부를 갖는 구성으로 된다.
청구항 2에 기재된 발명은 청구항 1에 기재된 반도체장치로서,
상기 접지 패턴과 상기 전원 패턴과의 각각은 상기 반도체 소자를 포위하도록 형성되고, 상기 재배선 기판의 본딩 패드는 상기 접지 패턴과 상기 전원 패턴에 대하여 상기 반도체 소자의 반대쪽에 배열되며, 상기 볼록부 및 상기 오목부는 상기 반도체 소자의 전극 패드와 상기 재배선 기판의 본딩 패드 사이에 형성되는 구성으로 된다.
청구항 3에 기재된 발명은 청구항 2에 기재된 반도체장치로서,
상기 접지 패턴과 상기 전원 패턴 중에서 상기 재배선 기판의 본딩 패드에 근접한 한 쪽은, 인접한 상기 본딩 패드의 사이에 뻗어 나와 있는 차폐부를 갖는 구성으로 된다.
청구항 4에 기재된 발명은 청구항 2에 기재된 반도체장치로서,
상기 재배선 기판의 본딩 패드는 상기 접지 패턴과 상기 전원 패턴이 형성된 층과는 상이한 층에 형성되는 것을 특징으로 하는 반도체장치이다.
청구항 5에 기재된 발명은 청구항 1 내지 4 중 어느 한 항에 기재된 반도체장치로서,
상기 접지 패턴과 상기 전원 패턴의 각각은 본딩 와이어에 의해 상기 반도체 소자의 전극 패드에 접속되고, 상기 본딩 와이어는 상기 볼록부에 접속되는 구성으로 된다.
청구항 6에 기재된 발명은 청구항 1 내지 5 중 어느 한 항에 기재된 반도체장치로서,
상기 접지 패턴과 상기 전원 패턴의 적어도 한 쪽은 링 형상의 일부가 제거된 형상인 구성으로 된다.
상술한 각 수단은 다음과 같이 작용한다.
청구항 1에 기재된 발명에 따르면, 접지 패턴과 전원 패턴의 한 쪽은 다른 쪽으로 향하여 돌출된 복수의 볼록부를 갖고, 접지 패턴과 전원 패턴의 다른 쪽은 돌출부의 각각을 소정 거리 떨어진 상태에서 수용하는 오목부를 갖기 때문에, 접지 링과 전원 링 사이의 틈의 길이가 증대된다. 이것에 의해, 접지 링과 전원 링 사이의 디커플링 용량이 증대되어, 동시 스위칭 노이즈나 외래 노이즈에 기인한 전원 바운스나 접지 바운스를 억제할 수 있다. 따라서, 동시 스위칭 노이즈에 의한 반도체장치의 오동작을 방지할 수 있다.
청구항 2에 기재된 발명에 따르면, 반도체 소자의 주위에 접지 링 및 전원 링을 배치하며, 본딩 패드를 그의 바깥쪽에 배치하기 때문에, 반도체 소자와 본딩 패드를 효율적으로 배치시킬 수 있다. 또한, 전원 링 또는 접지 링의 볼록부가 반도체 소자의 전극 패드와 재배선 기판의 본딩 패드와의 사이에 형성되기 때문에,본딩 와이어를 사용한 경우, 접지 링 또는 전원 링의 볼록부에 접속할 수 있다. 이것에 의해, 재배선 기판의 본딩 패드 상의 접속 위치와, 접지 링 또는 전원 링 상의 접속 위치와의 거리를 증대시킬 수 있고, 인접하는 본딩 와이어의 접촉을 방지할 수 있다.
청구항 3에 기재된 발명에 따르면, 접지 패턴과 전원 패턴 중에서 재배선 기판의 본딩 패드에 근접한 한 쪽에, 인접하는 본딩 패드 사이에 뻗어 있는 차폐부가 형성되기 때문에, 인접하는 본딩 패드끼리가 차폐(shielding)된다. 따라서, 인접하는 본딩 패드 사이에서의 크로스토크 노이즈(cross-talk noise)의 발생을 방지할 수 있다.
청구항 4에 기재된 발명에 따르면, 재배선 기판의 본딩 패드는 접지 패턴과 전원 패턴이 형성된 층과는 상이한 층에 형성되기 때문에, 인접한 본딩 패드의 상하방향의 거리를 증대시킬 수 있고, 본딩 와이어끼리의 접촉을 방지할 수 있다.
청구항 5에 기재된 발명에 따르면, 접지 패턴과 전원 패턴의 각각은 본딩 와이어에 의해 반도체 소자의 전극 패드에 접속되고, 본딩 와이어는 볼록부에 접속되기 때문에, 재배선 기판의 본딩 패드 상의 접속 위치와 접지 링 또는 전원 링 상의 접속 위치와의 거리를 증대시킬 수 있으며, 본딩 패드에 접속된 본딩 와이어와 접지 링 또는 전원 링에 접속된 본딩 와이어와의 접촉을 방지할 수 있다.
청구항 6에 기재된 발명에 따르면, 접지 패턴과 전원 패턴의 적어도 한 쪽은 링 형상의 일부가 제거된 형상이기 때문에, 제거된 부분에 와이어 본딩 시에 위치결정용 마크로서 사용하는 인식 마크 등을 설정할 수 있다.
도 1은 종래의 반도체장치의 접지 링(ring)과 전원 링을 나타낸 평면도.
도 2는 도 1에 나타낸 종래의 반도체장치의 일부확대평면도.
도 3은 본 발명의 제 1 실시형태에 따른 반도체장치의 접지 링과 전원 링을 나타낸 평면도.
도 4는 도 3에 나타낸 반도체장치의 일부확대평면도.
도 5는 도 3에 나타낸 반도체장치의 측면도.
도 6은 도 3에 나타낸 반도체장치의 변형예의 측면도.
도 7은 본 발명의 제 2 실시형태에 따른 반도체장치의 접지 링과 전원 링을 나타낸 평면도.
도 8은 도 7에 나타낸 반도체장치의 일부확대평면도.
도 9는 본 발명의 제 3 실시형태에 따른 반도체장치의 일례의 접지 링과 전원 링을 나타낸 평면도.
도 10은 본 발명의 제 3 실시형태에 따른 반도체장치의 다른 접지 링과 전원 링을 나타낸 평면도.
도 11은 전원 링의 볼록부의 변형예를 나타낸 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 소자 2 : 접지 링
2a : 오목부 3 : 전원 링
3a : 볼록부 3b : 차폐부(shielding portion)
4 : 본딩(bonding) 패드 5 : 본딩 와이어
6 : 인터포저(interposer) 7 : 빗형 형상부
10 : 인식 마크
다음으로, 본 발명의 실시형태에 대해서 도면과 함께 설명한다.
도 3은 본 발명의 제 1 실시형태에 따른 반도체장치의 접지 링과 전원 링을 나타낸 평면도이다. 도 3에 있어서, 도 1에 나타낸 구성 부품과 동일한 부품에는 동일 부호를 첨부한다.
도 3에 나타낸 반도체장치에 있어서, 반도체 소자(1)는 인터포저(재배선 기판)(6)에 탑재된다. 인터포저(6) 상에 있어서, 반도체 소자(1)의 주변에는 반도체 소자(1)를 포위하도록 접지 링(2)이 형성된다. 또한, 접지 링(2)의 주위에는 소정의 간격을 두고 전원 링(3)이 형성된다. 전원 링(3)의 바깥쪽에는 복수의 본딩 패드(4)가 배치된다.
반도체 소자(1)는 복수의 전극 패드(1a)를 갖고 있고, 전극 패드(1a) 중의 소정의 전극 패드(1a)는 인터포저(6)에 형성된 본딩 패드(4)에 본딩 와이어(5)에 의해 전기적으로 접속된다. 또한, 반도체 소자(1)의 다른 전극 패드(1a)는 본딩 와이어(5)에 의해 접지 링(2)에 접속되어 접지된다. 또한, 반도체 소자(1)의 또 다른 전극 패드(1a)는 본딩 와이어(5)에 의해 전원 링(3)에 접속되어 전원이 공급된다.
도 3에 나타낸 반도체장치에서는, 반도체 소자(1)의 네 변 주위에 전극 패드(1a)가 배열되어 있고, 접지 링(2)과 전원 링(3)은 반도체 소자(1)를 포위하도록 대략 사각형의 띠 형상으로 연속적으로 형성되며, 그것들 사이에는 소정의 틈(10㎛∼150㎛)이 형성된다. 본 실시형태에서는, 전원 링(3)과 접지 링(2)과의대향하는 부분에 있어서, 전원 링(3)에 복수의 볼록부(3a)가 형성된다. 볼록부(3a)의 각각은 접지 링(2)으로 향하여 돌출되어 있고, 접지 링(2)에는 전원 링(3)의 볼록부(3a)의 각각을 수용하는 오목부(2a)가 형성된다. 전원 링(3)의 볼록부(3a)의 각각과 접지 링(2)의 대응하는 오목부(2a)와의 사이에는 소정의 틈(10㎛∼150㎛)이 형성된다. 따라서, 접지 링(2)과 전원 링(3)이 대향하는 부분에는, 도 3의 점선으로 둘러싼 부분과 같이 빗형 형상부 또는 삽입 형상부(7)가 형성된다.
빗형 형상부 또는 삽입 형상부(7)가 형성됨으로써, 접지 링(2)과 전원 링(3)과의 대향하는 부분의 길이가 증대된다. 즉, 빗형 형상부 또는 삽입 형상부(7)가 형성됨으로써, 전원 링(3)의 볼록부(3a)와 접지 링(2)의 오목부(2a)와의 사이에 형성된 틈의 길이만큼 접지 링(2)과 전원 링(3) 사이의 틈의 길이가 길어진다. 따라서, 접지 링(2)과 전원 링(3) 사이의 디커플링 용량이 증대되고, 이것에 의해, 접지 링(2)과 전원 링(3)과의 전기적인 결합은 강해진다. 따라서, 동시 스위칭 노이즈나 외래 노이즈에 기인한 전원 바운스나 접지 바운스를 억제할 수 있어, 반도체장치의 오동작을 방지할 수 있다.
도 4는 도 3에 나타낸 반도체장치의 1점쇄선으로 둘러싼 부분의 확대도이다. 도 4에 나타낸 바와 같이, 본딩 패드(4)의 각각은 반도체 소자(1)의 대응하는 전극 패드(1a)에 본딩 와이어(금속 와이어)(5)에 의해 접속된다. 또한, 반도체 소자(1)의 소정의 전극(1a)은 상기와 동일하게 본딩 와이어(5)에 의해 전원 링(3)의 볼록부(3a)에 접속된다. 전원 링(3)에는, 예를 들어, 3V의 전압이 공급되고, 이 전원링(3)으로부터 반도체 소자(1)의 소정의 전극 패드(1a)에 전원전압(예를 들어, 3V)이 공급된다. 이와 동일하게, 반도체 소자(1)의 소정의 전극 패드(1a)는 본딩 와이어(5)에 의해 접지 링(2)에 접속된다. 접지 링(2)은 접지 라인에 접속되기 때문에, 접지 링(2)에 접속된 전극 패드(1a)는 접지된다.
상술한 구성에 있어서, 본딩 와이어(5)의 전원 링(3)으로의 접속은 전원 링의 볼록부(3a)에서 행함으로써, 반도체 소자(1)의 전극 패드(1a)로부터 접지 링(2)으로의 본딩 와이어(5)의 접속점 사이에서의 거리와, 전극 패드(1a)로부터 전원 링(3)으로의 본딩 와이어(5)의 접속점까지의 거리를 동등하게 할 수 있다. 즉, 접지 링(2)에서의 접속점과 전원 링(3)에서의 접속점을 본딩 패드(4)의 배열방향을 따라 일렬로 정렬시킬 수 있다. 이 경우, 본딩 와이어(5)의 접속점이 배치되는 열은, 본딩 패드(4)에 있어서의 접속점의 열(도 4에 있어서 부호 8로 나타낸 점선의 열)과, 접지 링(2)과 전원 링(3)에 있어서의 접속점의 열(도 4에 있어서 부호 9로 나타낸 점선의 열)의 합계 2열로 된다.
이러한 구성에 따르면, 접지 링(2) 및 전원 링(3)에 있어서의 본딩 와이어(5)의 접속점과, 본딩 패드(4)에 있어서의 본딩 와이어(5)의 접속점과의 거리를 크게 할 수 있고, 인접한 본딩 와이어(5)의 접촉을 방지할 수 있다.
도 5는 상술한 바와 같은 본딩 와이어(5)의 접속점을 2열로 한 경우의 본딩 와이어를 측면으로부터 본 도면이다. 도 5 중에 있어서, 종래와 같이 본딩 와이어의 접속점의 열을 3열로 한 경우에 있어서의 전원 링에 접속되는 본딩 와이어를 점선으로 나타낸다. 본딩 와이어(5)의 접속점의 열을 2열로 할 경우, 접속점의 열사이의 거리를 3열의 경우보다도 크게 할 수 있고, 인접하는 본딩 와이어(5)의 상하방향의 거리(도면 중의 화살표로 나타낸다)를 크게 할 수 있다. 따라서, 인접하는 본딩 와이어(5)의 상하방향의 거리가 작아져 접촉하는 것과 같은 문제를 방지할 수 있다.
도 6은 본 실시형태에 따른 반도체장치의 변형예를 나타낸 도면이다. 도 6에 나타낸 변형예에서는, 인터포저(6)는 적층 구조로 이루어지고, 접지 링(2)과 전원 링(3)은 본딩 패드(4)가 형성되는 층보다 낮은 층에 형성된다. 따라서, 본딩 패드(4)에 접속되는 본딩 와이어(5)와 접지 링(2) 및 전원 링(3)에 접속되는 본딩 와이어(5)와의 상하방향의 거리(도면 중의 화살표로 나타낸다)는 도 5에 나타낸 경우보다도 더 크게 할 수 있다. 따라서, 인접하는 본딩 와이어(5)의 상하방향의 거리가 작아져 접촉하는 것과 같은 문제를 확실하게 방지할 수 있다.
다음으로, 도 7을 참조하면서, 본 발명의 제 2 실시형태에 대해서 설명한다. 도 7은 본 발명의 제 2 실시형태에 따른 반도체장치의 접지 링 및 전원 링을 나타낸 평면도이다. 도 7에 있어서, 도 3에 나타낸 구성 부품과 동일한 부품에는 동일 부호를 붙이며, 그의 설명을 생략한다.
본 발명의 제 2 실시형태에 따른 반도체장치는, 상술한 제 1 실시형태에 따른 반도체장치와 기본적으로 동일한 구성을 갖지만, 상이점은 인접하는 본딩 패드 사이에 뻗어 나온 차폐부(3b)를 갖는 점이다. 즉, 도 7에 나타낸 바와 같이, 전원 링(3)에는 인접하는 소정의 본딩 패드 사이에 뻗은 차폐부(3b)가 형성된다.
도 8은 도 7의 1점쇄선으로 둘러싼 부분의 확대도이다. 도 8에 나타낸 바와같이, 차폐부(3b)는 본딩 패드의 본딩 와이어(5)가 접속되는 접속점을 넘어 뻗어 있다. 본딩 와이어(5)의 접속점은 특성 임피던스가 큰 불연속점이고, 이러한 점에서는 전기 신호가 반사되기 쉬우며, 크로스토크 노이즈가 발생하기 쉽다. 본 실시형태에서는, 인접하는 본딩 패드(4)의 사이에서 특히 크로스토크가 발생하기 쉬운 접속점의 사이에 전원 링(3)에 접속된 차폐부(3b)가 형성되기 때문에, 접속점은 차폐부(3b)에 의해 차폐되고, 크로스토크 노이즈의 발생이 저감된다. 따라서, 본 실시형태에 따른 반도체장치에 있어서, 본딩 패드 사이의 크로스토크에 의한 오동작을 방지할 수 있다.
또한, 본 실시형태에 있어서, 전원 링(3)에 대한 본딩 와이어(5)의 접속은, 상술한 제 1 실시형태와 같이 전원 링(3)의 볼록부(3a)에 대하여 행할 수도 있으며, 차폐부(3b)에 대하여 행할 수도 있다. 차폐부(3b)에 본딩 와이어(5)를 접속할 경우는, 본딩 패드(4)의 접속점의 열에 정렬되도록 접속함으로써, 2열의 접속을 유지할 수 있다.
다음으로, 도 9 및 도 10을 참조하면서 본 발명의 제 3 실시형태에 대해서 설명한다. 도 9 및 도 10은 본 발명의 제 3 실시형태에 따른 반도체장치의 접지 링 및 전원 링을 나타낸 평면도이다. 도 9 및 도 10에 있어서, 도 3에 나타낸 구성 부품과 동일한 부품에는 동일 부호를 붙이며, 그의 설명을 생략한다.
본 실시형태에 따른 반도체장치는 기본적으로 상술한 제 1 실시형태에 따른 반도체장치와 동일한 구성을 갖지만, 상이점은 접지 링 또는 전원 링이 연속된 띠 형상이 아니라, 적어도 1개소가 중단되어 있는 것이다.
도 9에 나타낸 반도체장치에서는, 전원 링(3)의 대략 사각형상의 코너부가 제거되어 4개의 부분으로 분할된다. 전원 링(3)이 제거된 부분에는 본딩 와이어(5)를 접속할 때에 위치결정의 기준으로 되는 인식 마크(10)가 형성된다. 이와 같이, 전원 링(3)은 반드시 연속된 링(띠 형상)으로 할 필요는 없고, 그의 일부가 제거된 것으로 할 수도 있으며, 복수로 분할되는 것으로 할 수도 있다.
또한, 도 10에 나타낸 반도체장치에서는, 접지 링(2)의 대략 사각형상의 코너부가 제거되어 4개의 부분으로 분할된다. 접지 링(2)이 제거된 부분에는 본딩 와이어(5)를 접속할 때에 위치결정의 기준으로 되는 인식 마크(10)가 형성된다. 이와 같이, 접지 링(3)은 반드시 연속된 링(띠 형상)으로 할 필요는 없고, 그의 일부가 제거된 것으로 할 수도 있으며, 복수로 분할된 것으로 할 수도 있다.
상술한 각 실시형태에서는, 접지 링(2)의 주위에 전원 링(3)을 형성했으나, 본 발명은 이것에 한정되지 않고, 반도체 소자(1)의 주위에 전원 링(3)을 형성하고, 그의 주위에 접지 링(2)을 형성하는 것으로 할 수도 있다. 이 경우, 접지 링에 볼록부를 형성하고, 전원 링에 오목부를 형성함으로써, 빗형 형상부 또는 삽입 형상부(7)가 형성된다. 또한, 도 7에 나타낸 차폐부는 접지 링에 형성된다.
또한, 상술한 각 실시형태에서는, 전원 링(3)의 볼록부(3a)는 직사각형이나, 본 발명은 이것에 한정되는 것이 아니라, 다양한 형상으로 할 수 있다. 예를 들어, 도 11에 나타낸 바와 같이, 볼록부(3a)의 선단(先端)을 밑바닥보다 크게 함으로써, 접지 링(2)과 전원 링(3) 사이의 틈의 길이를 보다 길게 하여 디커플링 용량을 보다 크게 할 수도 있다.
상술한 바와 같이, 청구항 1에 기재된 발명에 따르면, 접지 패턴과 전원 패턴의 한 쪽은 다른 쪽으로 향하여 돌출된 복수의 볼록부를 갖고, 접지 패턴과 전원 패턴의 다른 쪽은 돌출부의 각각을 소정 거리 떨어진 상태에서 수용하는 오목부를 갖기 때문에, 접지 링과 전원 링 사이의 틈의 길이가 증대된다. 이것에 의해, 접지 링과 전원 링 사이의 디커플링 용량이 증대되어, 동시 스위칭 노이즈나 외래 노이즈에 기인한 전원 바운스나 접지 바운스를 억제할 수 있다. 따라서, 동시 스위칭 노이즈에 의한 반도체장치의 오동작을 방지할 수 있다.
청구항 2에 기재된 발명에 따르면, 반도체 소자의 주위에 접지 링 및 전원 링을 배치하며, 본딩 패드를 그의 바깥쪽에 배치하기 때문에, 반도체 소자와 본딩 패드를 효율적으로 배치시킬 수 있다. 또한, 전원 링 또는 접지 링의 볼록부가 반도체 소자의 전극 패드와 재배선 기판의 본딩 패드와의 사이에 형성되기 때문에, 본딩 와이어를 사용한 경우, 접지 링 또는 전원 링의 볼록부에 접속할 수 있다. 이것에 의해, 재배선 기판의 본딩 패드 상의 접속 위치와, 접지 링 또는 전원 링 상의 접속 위치와의 거리를 증대시킬 수 있고, 인접하는 본딩 와이어의 접촉을 방지할 수 있다.
청구항 3에 기재된 발명에 따르면, 접지 패턴과 전원 패턴 중에서 재배선 기판의 본딩 패드에 근접한 한 쪽에, 인접하는 본딩 패드의 사이에 뻗어 나와 있는 차폐부가 형성되기 때문에, 인접하는 본딩 패드끼리가 차폐된다. 따라서, 인접하는 본딩 패드 사이에서의 크로스토크 노이즈의 발생을 방지할 수 있다.
청구항 4에 기재된 발명에 따르면, 재배선 기판의 본딩 패드는 접지 패턴과 전원 패턴이 형성된 층과는 상이한 층에 형성되기 때문에, 인접한 본딩 패드의 상하방향의 거리를 증대시킬 수 있고, 본딩 와이어끼리의 접촉을 방지할 수 있다.
청구항 5에 기재된 발명에 따르면, 접지 패턴과 전원 패턴의 각각은 본딩 와이어에 의해 반도체 소자의 전극 패드에 접속되고, 본딩 와이어는 볼록부에 접속되기 때문에, 재배선 기판의 본딩 패드 상의 접속 위치와 접지 링 또는 전원 링 상의 접속 위치와의 거리를 증대시킬 수 있으며, 본딩 패드에 접속된 본딩 와이어와 접지 링 또는 전원 링에 접속된 본딩 와이어와의 접촉을 방지할 수 있다.
청구항 6에 기재된 발명에 따르면, 접지 패턴과 전원 패턴의 적어도 한 쪽은 연속된 형상의 일부가 제거된 형상이기 때문에, 제거된 부분에 와이어 본딩 시에 위치결정용 마크로서 사용하는 인식 마크 등을 형성할 수 있다.

Claims (6)

  1. 반도체 소자와,
    상기 반도체 소자가 탑재된 재배선 기판과,
    상기 재배선 기판 상에서 상기 반도체 소자의 주위에 형성된 접지 패턴 및 전원 패턴으로 이루어지고,
    상기 접지 패턴과 상기 전원 패턴의 한 쪽은 다른 쪽으로 향하여 돌출된 복수의 볼록부를 가지며, 상기 접지 패턴과 상기 전원 패턴의 다른 쪽은 상기 돌출부의 각각을 소정 거리 떨어진 상태에서 수용하는 오목부를 갖는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 접지 패턴과 상기 전원 패턴과의 각각은 상기 반도체 소자를 포위하도록 형성되고, 상기 재배선 기판의 본딩 패드는 상기 접지 패턴과 상기 전원 패턴에 대하여 상기 반도체 소자의 반대쪽에 배열되며, 상기 볼록부 및 상기 오목부는 상기 반도체 소자의 전극 패드와 상기 재배선 기판의 본딩 패드와의 사이에 형성되는 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 접지 패턴과 상기 전원 패턴 중에서 상기 재배선 기판의 본딩 패드에근접한 한 쪽은, 인접한 상기 본딩 패드의 사이에 뻗어 나와 있는 차폐부를 갖는 것을 특징으로 하는 반도체장치.
  4. 제 2 항에 있어서,
    상기 재배선 기판의 본딩 패드는 상기 접지 패턴과 상기 전원 패턴이 형성된 층과는 상이한 층에 형성되는 것을 특징으로 하는 반도체장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 접지 패턴과 상기 전원 패턴의 각각은 본딩 와이어에 의해 상기 반도체 소자의 전극 패드에 접속되고, 상기 본딩 와이어는 상기 볼록부에 접속되는 것을 특징으로 하는 반도체장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 접지 패턴과 상기 전원 패턴의 적어도 한 쪽은 링 형상의 일부가 제거된 형상인 것을 특징으로 하는 반도체장치.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW511414B (en) * 2001-04-19 2002-11-21 Via Tech Inc Data processing system and method, and control chip, and printed circuit board thereof
JP2003124420A (ja) * 2001-10-16 2003-04-25 Shinko Electric Ind Co Ltd リードフレーム及び該リードフレームを用いた半導体装置の製造方法
TW533517B (en) * 2002-02-26 2003-05-21 Silicon Integrated Sys Corp Substrate for semiconductor package
JP3637903B2 (ja) 2002-06-12 2005-04-13 日本電気株式会社 半導体回路の製造方法
US6784532B2 (en) * 2002-07-31 2004-08-31 Intel Corporation Power/ground configuration for low impedance integrated circuit
US20060049505A1 (en) * 2002-12-10 2006-03-09 Koninklijke Philips Electronics N.V. High density interconnect power and ground strap and method therefor
TWI289918B (en) * 2003-01-15 2007-11-11 Via Tech Inc Integrated circuit package structure with heat dissipation design
JP4322516B2 (ja) * 2003-02-17 2009-09-02 エルピーダメモリ株式会社 半導体装置
US7489519B1 (en) * 2008-04-15 2009-02-10 International Business Machines Corporation Power and ground ring snake pattern to prevent delamination between the gold plated ring and mold resin for wirebond PBGA
US8148206B2 (en) * 2009-10-27 2012-04-03 Freescale Semiconductor, Inc. Package for high power integrated circuits and method for forming
JP2011165858A (ja) * 2010-02-09 2011-08-25 Renesas Electronics Corp 半導体パッケージ
JP5573645B2 (ja) * 2010-12-15 2014-08-20 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
JP5990438B2 (ja) 2012-09-13 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10903144B1 (en) * 2020-02-16 2021-01-26 Nanya Technology Corporation Semiconductor package and manufacturing method thereof
CN112151510B (zh) * 2020-09-11 2022-08-02 安徽龙芯微科技有限公司 一种具有接地环的堆叠封装件及其加工方法
TWI828378B (zh) * 2022-10-19 2024-01-01 財團法人工業技術研究院 電源設計架構

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343074A (en) * 1993-10-04 1994-08-30 Motorola, Inc. Semiconductor device having voltage distribution ring(s) and method for making the same
US5483099A (en) * 1994-08-31 1996-01-09 Intel Corporation Standardized power and ground design for pin grid array packages
US5543657A (en) * 1994-10-07 1996-08-06 International Business Machines Corporation Single layer leadframe design with groundplane capability
US5801440A (en) * 1995-10-10 1998-09-01 Acc Microelectronics Corporation Chip package board having utility rings
EP0903780A3 (en) * 1997-09-19 1999-08-25 Texas Instruments Incorporated Method and apparatus for a wire bonded package for integrated circuits
US6064113A (en) * 1998-01-13 2000-05-16 Lsi Logic Corporation Semiconductor device package including a substrate having bonding fingers within an electrically conductive ring surrounding a die area and a combined power and ground plane to stabilize signal path impedances
US6034427A (en) * 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US5903050A (en) * 1998-04-30 1999-05-11 Lsi Logic Corporation Semiconductor package having capacitive extension spokes and method for making the same
US5977626A (en) * 1998-08-12 1999-11-02 Industrial Technology Research Institute Thermally and electrically enhanced PBGA package
US6252307B1 (en) * 2000-03-28 2001-06-26 International Business Machines Corporation Structure for preventing adhesive bleed onto surfaces

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