KR20010065115A - method for fabricating PCB - Google Patents
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Abstract
Description
본 발명은 인쇄회로기판에 관한 것으로서, 더욱 상세하게는 반도체패키지 제조시에 사용되는 인쇄회로기판의 제조 공정을 개선하여 회로패턴의 미세 피치(Fine-Pitch)화가 가능하도록 한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a printed circuit board, and more particularly, to fine-pitch circuit patterns by improving a manufacturing process of a printed circuit board used in manufacturing a semiconductor package.
일반적으로, 인쇄회로기판은 플라스틱 기판상에 접합된 하나 이상의 금속 회로층을 포함하며, 다른 전자부품들에 대한 기계적 지지구조 및 전기적 접속 구조를 제공하게 된다.Generally, a printed circuit board includes one or more metal circuit layers bonded on a plastic substrate, and provides a mechanical support structure and an electrical connection structure for other electronic components.
한편, 반도체 패키지 제조용 인쇄회로기판의 구조예는 도 1에 나타낸 바와 같으며, 그 제조 공정을 첨부도면 도 2a 내지 도 2g를 참조하여 설명하면 다음과 같다.Meanwhile, a structural example of a printed circuit board for manufacturing a semiconductor package is as shown in FIG. 1, and the manufacturing process thereof is described below with reference to FIGS. 2A to 2G.
먼저, 도 2a에 나타낸 바와 같이, 코어(core)를 이루는 수지층(1)과 상기 수지층(1) 양면에 형성되는 동박(2)(銅箔)으로 이루어진 코어재(core material)를 준비한다.First, as shown in FIG. 2A, the core material which consists of the resin layer 1 which comprises a core, and the copper foil 2 formed in both surfaces of the said resin layer 1 is prepared. .
이 때, 상기 동박(2)은 통상적으로 12㎛ 정도의 두께를 갖는다.At this time, the copper foil 2 usually has a thickness of about 12 μm.
이어, 상기 코어재의 소정 부분에 드릴링하여 도 2b에 나타낸 바와 같이 비어홀(3)(via hole)을 형성하게 된다.Subsequently, drilling into a predetermined portion of the core material forms a via hole 3 as shown in FIG. 2B.
드릴링 후에는 상기 코어재에 대해 무전해도금을 실시하여 도 2c에 나타낸 바와 같이 구리도금층을 입힌다.After drilling, the core material is electroless plated to coat a copper plated layer as shown in FIG. 2C.
이 때, 상기 무전해도금층(4)은 코어재 전면과 비어홀(3)내부에 형성되며, 상기 무전해도금층(4)의 두께는 통상 2∼3㎛이다.At this time, the electroless plating layer 4 is formed on the front surface of the core material and the via hole 3, and the thickness of the electroless plating layer 4 is usually 2 to 3 mu m.
또한, 상기와 같이 무전해도금후에는 전해도금을 실시하여 도 2d에 나타낸 바와 같이 상기 무전해도금층(4) 위로 전해도금층(6)을 형성시키게 된다.After the electroless plating as described above, electroplating is performed to form the electroplating layer 6 over the electroless plating layer 4 as shown in FIG. 2D.
이 때, 통상적으로 전해도금층(6)의 두께는 최소 13㎛이다.At this time, the thickness of the electroplating layer 6 is 13 micrometers at least normally.
따라서, 코어재의 한쪽면에 대한 구리층의 총두께는 최소한 27㎛ 이상이 된다.Therefore, the total thickness of the copper layer with respect to one side of the core material is at least 27 μm.
이와 같이 무전해도금층(4) 위로 전해도금층(6)을 형성하여 구리층의 두께를 증대시키는 이유는 무전해도금층(4)만으로는 전기적인 접속이 곤란하기 때문이며, 인쇄회로기판 제조후 비어홀(3) 영역에 형성되는 구리층의 두께와 열방출 능력이 비례하기 때문에 구리층의 두께를 일정 두께 이상으로 확보해야 하기 때문이다.The reason why the electroplating layer 6 is formed on the electroless plating layer 4 to increase the thickness of the copper layer is because the electrical connection is difficult with the electroless plating layer 4 alone, and the via hole 3 after the printed circuit board is manufactured. This is because the thickness of the copper layer must be secured to a predetermined thickness or more because the thickness of the copper layer formed in the region is proportional to the heat dissipation ability.
한편, 전해도금후에는 상기 코어재의 전해도금층(6) 상부에 포토레지스트를 도포하고 포토마스크(도시는 생략함)를 이용하여 노광을 한 후, 현상액을 이용하여 현상하므로써 에칭 영역을 정의하게 된다.On the other hand, after electroplating, a photoresist is applied on the electroplating layer 6 of the core material, exposed using a photomask (not shown), and then developed using a developer to define an etching region.
즉, 노광 및 현상을 거쳐 코어재 면상에 도포된 포토레지스트(7)중 빛을 받은 부분이 제거되면 도 2e에 나타낸 바와 같이 회로패턴이 될 부분은 포토레지스트(7)에 덮혀 가려지고 에칭될 부분만이 노출된다.That is, when the lighted portion of the photoresist 7 applied on the surface of the core material through exposure and development is removed, the portion to be a circuit pattern is covered and covered by the photoresist 7 as shown in FIG. 2E. Only is exposed.
이와 같이 된 상태에서 포토레지스트(7)에 의해 보호된 회로패턴을 제외한 도금층을 에칭하여 제거하고, 이어 회로패턴을 보호하고 있던 포토레지스트(7)를 제거하면, 코어재는 도 2f에 나타낸 바와 같은 형태가 된다.In this state, if the plating layer except for the circuit pattern protected by the photoresist 7 is etched and removed, and then the photoresist 7 protecting the circuit pattern is removed, the core material is in the form as shown in Fig. 2F. Becomes
그 다음, 스크린 프린팅 방식에 의해 코어재 전면(全面)에 솔더레지스트(8)를 입혀 솔더마스크를 형성하게 된다.Next, a solder mask 8 is formed on the entire surface of the core material by screen printing to form a solder mask.
이 때, 상기 솔더레지스트(8)는 반도체 패키지[예; BGA 패키지(Ball Grid Array Package)] 제조시 전기적으로 오프닝되어야 하는 핑거영역 또는 볼영역을 제외한 나머지 영역에 입혀지게 된다.In this case, the solder resist 8 may be a semiconductor package [for example; BGA Package (Ball Grid Array Package)] It is coated on the remaining areas except for the finger area or the ball area to be electrically opened during manufacturing.
그러나, 이러한 종래에는 무전해도금 및 전해도금을 거쳐 무전해도금층(4) 및 전해도금층(6)이 형성된 상태에서 에칭이 실시되므로 인해 회로패턴의 미세 피치화에 한계가 있었다.However, in the related art, since the etching is performed while the electroless plating layer 4 and the electroplating layer 6 are formed through the electroless plating and the electroplating, there is a limit to the fine pitch of the circuit pattern.
즉, 종래에는 비어홀(3) 영역에서의 도전성(導電性) 및 방열성(放熱性) 확보를 위해 구리 도금층의 두께를 소정의 두께(최소 27㎛) 이상으로 유지할 필요가 있으므로, 이를 위해 무전해도금 및 전해도금을 코어재 전면에 실시하여 도금 두께를 소정의 두께 이상이 되도록 한 상태에서 회로패턴 형성을 위한 에칭을 행하게 된다.That is, in order to secure the conductivity and heat dissipation in the via hole 3 region, it is necessary to maintain the thickness of the copper plating layer to a predetermined thickness (at least 27 μm). And electroplating is performed on the entire surface of the core material to perform etching for forming a circuit pattern in a state in which the plating thickness is greater than or equal to a predetermined thickness.
이 때, 구리도금층에 대한 에칭 형태는 식각 깊이에 따른 식각률의 저하 현상에 기인해 도 3에 나타낸 바와 같이 패턴의 피치에 비해 패턴간의 절연거리가 좁아지는 형태를 이루게 되며, 이에 따라 도금층의 두께가 두꺼울수록 회로패턴간의 피치(P)와 절연거리(DI)와의 차이는 점점 커지게 된다.At this time, the etching form of the copper plated layer is formed due to the decrease in the etching rate according to the etching depth, as shown in Figure 3 to form a narrow insulating distance between the patterns compared to the pitch of the pattern, accordingly the thickness of the plating layer The thicker the difference between the pitch P and the insulation distance D I between the circuit patterns becomes larger.
따라서, 종래에는 회로패턴 형성을 위한 에칭후 패턴간의 절연거리가 충분히 유지되도록 하기 위해서는 패턴 피치(P)의 충분한 간격 유지가 선행되어야만 하였으며, 이는 회로패턴의 미세 피치화를 불가능하게 만들어 결국 회로패턴의 선폭이 일정하다고 가정할 경우 인쇄회로기판상에 형성되는 회로패턴의 조밀도를 떨어뜨리는 결과를 가져오게 된다. 요컨대, 종래의 인쇄회로기판 제조방법은 인쇄회로기판 제조시에 있어 회로패턴을 미세 피치화하는데 한계가 있어, 회로패턴의 조밀화를곤란하게 만드는 문제점이 된다.Therefore, in order to maintain a sufficient insulation distance between the patterns after etching to form a circuit pattern, maintaining a sufficient interval of the pattern pitch (P) had to be preceded, which makes the fine pitch of the circuit pattern impossible, resulting in the If the line width is assumed to be constant, the result is that the density of the circuit pattern formed on the printed circuit board is reduced. In short, the conventional method of manufacturing a printed circuit board has a limitation in finely pitching a circuit pattern in manufacturing a printed circuit board, which makes it difficult to densify the circuit pattern.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 인쇄회로기판 제조 공정을 개선하여, 무전해도금후에 회로패턴 형성을 위한 식각이 이루어지도록 하는 한편, 비어홀 영역에서만 전해도금층이 형성되도록 하므로써, 비어홀 영역의 도전성 및 열방출 성능을 훼손시키지 않으면서 회로패턴의 미세 피치화가 가능하도록 한 인쇄회로기판 제조방법을 제공하는데 그 목적이 있다.The present invention is to solve the above-mentioned problems, by improving the manufacturing process of the printed circuit board, the etching for the circuit pattern formation after the electroless plating, while the electroplating layer is formed only in the via hole region, the via hole region It is an object of the present invention to provide a method for manufacturing a printed circuit board which enables fine pitch formation of a circuit pattern without compromising the conductivity and heat dissipation performance thereof.
도 1은 종래의 인쇄회로기판 구조를 나타낸 종단면도1 is a longitudinal cross-sectional view showing a conventional printed circuit board structure
도 2a 내지 도 2g는 종래 인쇄회로기판 제조 공정을 순차적으로 나타낸 것으로서,2A to 2G sequentially illustrate a conventional PCB manufacturing process.
도 2a는 코어재 구조를 나타낸 종단면도Figure 2a is a longitudinal sectional view showing the core material structure
도 2b는 드릴링에 의한 비어홀 형성 후의 상태를 나타낸 종단면도Figure 2b is a longitudinal cross-sectional view showing a state after the formation of the via hole by drilling.
도 2c는 무전해도금 후의 상태를 나타낸 종단면도2C is a longitudinal sectional view showing a state after electroless plating
도 2d는 전해도금 후의 상태를 나타낸 종단면도2D is a longitudinal sectional view showing a state after electroplating
도 2e는 포토레지스트 도포후 노광 및 현상하여 에칭 영역을 정의한 상태를 나타낸 종단면도Fig. 2E is a longitudinal sectional view showing a state where an etching region is defined by exposure and development after photoresist coating;
도 2f는 에칭 및 포토레지스트 제거 공정 완료후의 상태를 나타낸 종단면도2F is a longitudinal cross-sectional view showing a state after completion of the etching and photoresist removal process;
도 2g는 솔더레지스트 패터닝후의 상태를 나타낸 종단면도2G is a longitudinal sectional view showing a state after solder resist patterning;
도 3은 종래 인쇄회로기판 제조 공정의 문제점을 설명하기 위한 도 2f의 A부 확대도FIG. 3 is an enlarged view of a portion A of FIG. 2F for explaining a problem of a conventional printed circuit board manufacturing process.
도 4는 본 발명의 인쇄회로기판 구조를 나타낸 종단면도Figure 4 is a longitudinal cross-sectional view showing a printed circuit board structure of the present invention
도 5a 내지 도 5h는 본 발명의 인쇄회로기판 제조 공정을 나타낸 종단면도Figures 5a to 5h is a longitudinal cross-sectional view showing a printed circuit board manufacturing process of the present invention
도 5a는 코어재 구조를 나타낸 종단면도5A is a longitudinal sectional view showing the core material structure;
도 5b는 드릴링에 의한 비어홀 형성 후의 상태를 나타낸 종단면도5B is a longitudinal sectional view showing a state after the formation of the via hole by drilling;
도 5c는 무전해도금 후의 상태를 나타낸 종단면도5C is a longitudinal sectional view showing a state after electroless plating
도 5d는 포토레지스트 도포후 노광 및 현상하여 에칭 영역을 정의한 상태를 나타낸 종단면도5D is a longitudinal sectional view showing a state in which an etching region is defined by exposure and development after photoresist coating;
도 5e는 에칭완료 후의 상태를 나타낸 종단면도5E is a longitudinal sectional view showing a state after etching completion
도 5f는 전해도금을 위해 비어홀 영역을 제외한 나머지 영역에 피·에스·알이 도포된 상태를 나타낸 종단면도FIG. 5F is a longitudinal sectional view showing a state in which P.S.Al is applied to the remaining areas except the via hole area for electroplating; FIG.
도 5g는 전해도금 후의 상태를 나타낸 종단면도5G is a longitudinal sectional view showing a state after electroplating
도 5h는 피·에스·알을 도포한 후 핑거영역 또는 볼영역을 정의하여 오프닝시킨 상태를 나타낸 종단면도Fig. 5H is a longitudinal sectional view showing a state in which a finger region or a ball region is defined and opened after applying P.S.al.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1:코어 2:동박1: Core 2: Copper foil
3:비어홀 4:무전해도금층3: Beer Hall 4: Electroless Plating Layer
5a,5b:피·에스·알(Photo Solder resist)5a, 5b: P.S.R (Photo Solder resist)
6:전해도금층 7:포토레지스트6: electroplated layer 7: photoresist
8:솔더레지스트8: Solder Resist
상기한 목적을 달성하기 위해, 본 발명은 코어를 이루는 수지층과 상기 수지층 양면에 형성되는 동박(銅箔)으로 이루어진 코어재의 소정 부분에 비어홀을 형성하는 단계와, 상기 코어재의 상·하면 및 비어홀 내부에 무전해도금층을 형성하는 단계와, 상기 무전해도금층이 소정의 회로패턴을 이루도록 에칭하는 단계와, 회로패턴이 형성된 코어재의 비어홀 영역을 제외한 나머지 영역에 피·에스·알(PSR; Photo Solder resist; 이하, '피·에스·알'이라 한다)을 도포하여 전해도금영역을 정의하는 단계와, 상기 코어재에 대해 전해도금을 실시하여 비어홀 영역에 전해도금층을 형성하는 단계와, 코어재의 전영역을 덮도록 피·에스·알을 도포하는 단계와, 상기 피·에스·알의 노광 및 현상을 통해 회로패턴의 핑거영역 또는 볼영역을 오프닝하는 단계를 포함하여서 됨을 특징으로 하는 인쇄회로기판 제조방법이 제공된다. 이하, 본 발명의 일실시예를 첨부도면 도 4 내지 도 5h를 참조하여 상세히 설명하면 다음과 같다.In order to achieve the above object, the present invention comprises the steps of forming a via hole in a predetermined portion of the core material consisting of a resin layer constituting the core and the copper foil formed on both sides of the resin layer, the upper and lower surfaces of the core material and Forming an electroless plated layer in the via hole, etching the electroless plated layer to form a predetermined circuit pattern, and forming a PSR in the remaining regions other than the via hole region of the core material on which the circuit pattern is formed. Defining a electroplating region by applying a solder resist (hereinafter referred to as 'P-S-Al'); forming an electroplating layer in the via hole region by electroplating the core material; Applying the PS egg to cover the entire area, and opening the finger area or the ball area of the circuit pattern by exposing and developing the PS egg; That the printed circuit board manufacturing method according to claim is provided. Hereinafter, an embodiment of the present invention will be described in detail with reference to FIGS. 4 to 5H.
도 4는 본 발명의 인쇄회로기판 구조를 나타낸 종단면도이고, 도 5a 내지 도 5 h는 본 발명의 인쇄회로기판 제조 공정을 나타낸 종단면도이다.Figure 4 is a longitudinal cross-sectional view showing a printed circuit board structure of the present invention, Figures 5a to 5h is a longitudinal cross-sectional view showing a printed circuit board manufacturing process of the present invention.
본 발명에 따른 인쇄회로기판의 제조 공정중 무전해도금이 이루어지기까지는 전술한 종래 기술과 동일한 과정을 따른다.Until the electroless plating is performed in the manufacturing process of the printed circuit board according to the present invention, the same process as described above is followed.
즉, 도 5a에 나타낸 바와 같이 코어를 이루는 수지층(1)과 상기 수지층(1) 양면에 형성되는 동박(2)(銅箔)으로 이루어진 코어재를 준비한 상태에서, 상기 코어재의 소정 부분에 드릴링하여 도 2b에 나타낸 바와 같이 비어홀(3)을 형성하고, 비어홀(3)이 형성된 후에는 상기 코어재에 대해 무전해도금을 실시하여 도 5c에 나타낸 바와 같이 동박(2) 상부에 무전해도금층(4)을 입히게 되는 과정까지는 종래와 동일하다. 그러나, 본 발명의 경우에는 무전해도금 후의 인쇄회로기판 제조 공정이 다음과 같이 달라지게 된다.That is, as shown in FIG. 5A, in a state in which a core material made of a resin layer 1 forming a core and copper foil 2 formed on both surfaces of the resin layer 1 is prepared, a predetermined portion of the core material is provided. Drilling to form the via hole (3) as shown in Figure 2b, after the via hole (3) is formed electroless plating on the core material, as shown in Figure 5c the electroless plating layer on top of the copper foil (2) The process of coating (4) is the same as before. However, in the case of the present invention, the printed circuit board manufacturing process after electroless plating is changed as follows.
본 발명에서는 무전해도금 후, 도 5d에 나타낸 바와 같이 포토레지스트(7) 도포후 노광 및 현상하여 에칭 영역을 정의한 다음, 정의된 에칭 영역을 식각하여 도 5e에 나타낸 바와 같이 회로패턴을 형성하게 된다. 이에 따라, 본 발명에서는 전해도금층(6)의 두께가 배제된 상태에서 회로패턴이 형성되므로 인해, 회로패턴간의 피치를 미세화하는 것이 가능하게 된다.In the present invention, after the electroless plating, as shown in FIG. 5D, the photoresist 7 is coated and exposed and developed to define an etching region, and then the defined etching region is etched to form a circuit pattern as shown in FIG. 5E. . Accordingly, in the present invention, since the circuit pattern is formed in a state where the thickness of the electroplating layer 6 is excluded, the pitch between the circuit patterns can be reduced.
이는, 에칭되는 구리층의 두께가 동박(2) 및 무전해도금층(4)의 두께만으로 이루어져 종래에 비해 식각 깊이가 매우 얇아지므로 회로패턴의 피치(P)와 절연거리(DI)가 거의 동일하게 되므로써, 피치(P)에 구애받지 않고 절연거리 확보가 가능하기 때문이다.This is because the thickness of the copper layer to be etched only consists of the thickness of the copper foil 2 and the electroless plating layer 4, so that the etching depth becomes very thin as compared with the prior art, so that the pitch P and the insulation distance D I of the circuit pattern are almost the same. This is because the insulation distance can be secured regardless of the pitch P.
한편, 에칭후에는 코어재 전면에 피·에스·알(5a)을 도포한 상태에서 포토마스크를 이용하여 비어홀(3) 영역만 노광이 이루어지도록 하여 비어홀(3) 영역의 도 5f에 나타낸 바와 같이 비어홀(3) 영역의 피·에스·알(5a)이 제거되어 비어홀(3) 영역의 무전해도금층(4)이 노출되도록 한다.On the other hand, after etching, only the via hole 3 region is exposed using a photomask in a state in which the PS-Al 5a is applied to the entire core material, as shown in FIG. 5F of the via hole 3 region. The P / S 5a of the via hole 3 region is removed to expose the electroless plating layer 4 of the via hole 3 region.
이와 같이 된 후에, 전해도금을 실시하면 전해도금층(6)은 피·에스·알(5a)에 의해 덮혀있지 않고 노출된 비어홀(3) 영역의 무전해도금층(4) 표면에 도 5g에 나타낸 바와 같은 형태로 형성된다.After the electroplating is performed, the electroplating layer 6 is not covered by the P-S 5a, and is shown on the surface of the electroless plated layer 4 in the exposed via hole 3 region as shown in FIG. 5G. It is formed in the same form.
상기와 같이 전해도금에 의해 비어홀(3) 영역의 구리층 두께를 두텁게 한 후에는 상기 코어재의 전면에 걸쳐 피·에스·알(5b)을 도포한 후, 노광 및 현상을 통해 도 5h에 나타낸 바와 같이 핑거영역 또는 볼영역을 오프닝시키게 된다.After thickening the thickness of the copper layer in the via hole 3 region by electroplating as described above, after applying the P.S.5b over the entire surface of the core material, the film is exposed and developed as shown in Fig. 5H. Likewise, the finger area or the ball area is opened.
한편, 상기 오프닝된 핑거영역 또는 볼영역에는 Ni/Au를 도금하여 핑거영역 또는 볼영역의 내마모성 및 접합성을 향상시킬 수 있다.Meanwhile, Ni / Au may be plated on the opened finger region or the ball region to improve wear resistance and adhesion of the finger region or the ball region.
상기와 같이 제조된 본 발명의 인쇄회로기판은 회로패턴의 형성이 무전해도금후에 이루어지므로써 절연거리가 피치에 구애받지 않게 되어 회로패턴의 미세 피치화가 가능하게 되며, 비어홀(3) 영역에 대한 전해도금이 이루어져 비어홀(3) 영역의 구리층에 대해서는 충분한 두께의 확보가 가능하므로 인해, 반도체 패키지 제조시 패키지의 열방출 능력을 향상시킬 수 있게 된다.In the printed circuit board of the present invention manufactured as described above, since the circuit pattern is formed after the electroless plating, the insulation distance does not depend on the pitch, so that the fine pitch of the circuit pattern is possible, Since the electroplating is performed and sufficient thickness can be secured for the copper layer in the via hole 3 region, the heat dissipation capability of the package can be improved during manufacturing of the semiconductor package.
이상에서와 같이, 본 발명은 인쇄회로기판 제조 공정을 개선하여, 무전해도금후에 회로패턴 형성을 위한 식각이 이루어지도록 하는 한편, 비어홀 영역에서만 전해도금층이 형성되도록 한 것이다.As described above, the present invention is to improve the manufacturing process of the printed circuit board, so that the etching for the circuit pattern formation after the electroless plating, the electroplating layer is formed only in the via hole region.
이에 따라, 본 발명은 비어홀 영역의 도전성 및 열방출 성능을 훼손시키지 않으면서 회로패턴의 미세 피치화가 가능하게 되므로써, 본 발명의 인쇄회로기판에 반도체소자를 탑재시, 패키지의 열방출 능력을 향상시킬 수 있게 된다.Accordingly, the present invention enables fine pitch formation of a circuit pattern without compromising the conductivity and heat dissipation performance of the via hole region, thereby improving the heat dissipation capability of the package when the semiconductor element is mounted on the printed circuit board of the present invention. It becomes possible.
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