KR20010061791A - 웨이퍼 레벨 스택 패키지 - Google Patents

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Abstract

본 발명은 웨이퍼 레벨 스택 패키지를 개시한다. 개시된 본 발명은, 2개의 반도체 칩이 상하로 배치되는데, 그의 본드 패드가 하부를 향하도록 배치된다. 각 반도체 칩의 밑면에 본드 패드가 노출되도록 제 1 절연층이 형성된다. 일단이 본드 패드에 연결된 제 1 금속 패턴이 제 1 절연층상에 증착된다. 제 1 금속 패턴의 타단이 노출되도록 제 1 절연층상에 제 2 절연층이 형성된다. 한편, 하부 반도체 칩의 표면에는 제 3 절연층이 형성된다. 제 3 절연층상에 제 2 금속 패턴이 형성되고, 제 2 금속 패턴의 두 부위가 노출되도록 제 4 절연층이 제 3 절연층상에 형성된다. 노출된 제 2 금속 패턴의 두 부위가 볼 랜드와 와이어 본딩 랜드가 된다. 각 제 1 금속 패턴의 노출 부위인 볼 랜드에는 솔더 볼이 각각 마운트된다. 상부 솔더 볼은 제 2 금속 패턴의 볼 랜드에 마운트된다. 제 2 금속 패턴의 와이어 본딩 랜드에는 금속 와이어의 일단이 연결되고, 타단은 하부 솔더 볼 위치까지 하향 연장된다. 하부 솔더 볼과 금속 와이어의 타단만이 노출되도록, 전체 결과물이 봉지제로 봉지된다.

Description

웨이퍼 레벨 스택 패키지{WAFER LEVEL STACK PACKAGE}
본 발명은 웨이퍼 레벨 스택 패키지에 관한 것으로서, 보다 구체적으로는 웨이퍼 레벨에서 패키징 공정이 이루어지면서 적어도 2개 이상의 반도체 칩을 적층된 스택 패키지에 관한 것이다.
메모리 칩의 용량 증대는 빠른 속도로 진행되고 있다. 현재는 128M DRAM이 양산 단계에 있으며, 256M DRAM의 양산도 가까운 시일안에 도래할 것으로 보인다.
메모리 칩의 용량 증대, 다시말하면 고집적화를 이룰 수 있는 방법으로는 한정된 반도체 소자의 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려지고 있으나, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근, 보다 쉬운 방법으로 고집적화를 이룰 수 있는 스택킹(stacking) 기술이 개발되어 이에 대한 연구가 활발히 진행되고 있다.
반도체 업계에서 말하는 스택킹이란 적어도 2개 이상의 반도체 소자를 수직하게 쌓아 올려 메모리 용량을 배가시키는 기술로써, 이러한 스택킹에 의하면, 예를 들어 2개의 64M DRAM급 소자를 적층하여 128M DRAM급으로 구성할 수 있고, 또 2개의 128M DRAM급 소자를 적층하여 256M DRAM급으로 구성할 수 있다.
상기와 같은 스택킹에 의한 패키지의 전형적인 예가 도 1에 단면도로 도시되어 있다. 도 1에 도시된 바와 같이, 2개의 반도체 칩(1a,1b)이 상하로 배치되어 있다. 각 반도체 칩(1a,1b) 표면에 리드 프레임(4a,4b)이 접착제(3a,3b)를 매개로 접착되어 있다. 각 리드 프레임(4a,4b)의 인너 리드가 금속 와이어(5a,5b)를 매개로반도체 칩(1a,1b)의 본드 패드(2a,2b)에 전기적으로 연결되어 있다. 한편, 각 리드 프레임(4a,4b)의 아우터 리드만이 양측으로 노출되도록, 전체 결과물이 봉지제(6a,6b)이 봉지되어 있다. 이러한 구조의 패키지 2개가 상하로 적층되고, 상부 패키지의 아우터 리드가 하부 패키지의 아우터 리드에 본딩되므로써, 2개의 패키지가 상하로 적층된 스택 패키지로 구현된다.
상기된 종래의 스택 패키지에서는 외부와 접속되는 단자로서 리드 프레임이 사용되는데, 최근의 칩 스캐일 패키지나 웨이퍼 레벨 패키지에서는 금속 패턴이나 패턴 테이프 및 솔더 볼을 주로 사용한다. 그런데, 이러한 솔더 볼을 갖는 패키지를 스택 형태로 구현하기가 종래에는 구조상 거의 불가능하였다.
설사, 상기된 구조의 패키지를 스택형으로 구현할 수 있다 하더라도, 실장 면적에서는 큰 차이가 없으나 봉지제가 이중으로 겹치기 때문에, 두께가 너무 두껍다는 단점이 있었다. 또한, 전기 신호 전달 경로가 너무 길어진다는 단점도 있다.
따라서, 본 발명은 종래의 스택 패키지가 안고 있는 문제점을 해소하기 위해 안출된 것으로서, 두께가 너무 두껍게 되지 않도록 하면서 전기 신호 전달 경로를 단축시킬 수 있는 웨이퍼 레벨 스택 패키지를 제공하는데 목적이 있다.
도 1은 종래의 스택 패키지를 나타낸 단면도.
도 2 내지 도 8은 본 발명의 실시예 1에 따른 웨이퍼 레벨 스택 패키지를 제조 공정 순서대로 나타낸 단면도.
도 9는 본 발명의 실시예 2에 따른 웨이퍼 레벨 스택 패키지를 나타낸 단면도.
도 10은 본 발명의 실시예 3에 따른 웨이퍼 레벨 스택 패키지를 나타낸 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
10 ; 상부 반도체 칩 20 ; 하부 반도체 칩
11,21 ; 본드 패드 12,22 ; 제 1 절연층
13,23 ; 제 1 금속 패턴 14,24 ; 제 2 절연층
15,25 ; 솔더 볼 26 ; 제 3 절연층
27 ; 제 2 금속 패턴 28 ; 제 4 절연층
40 ; 금속 와이어 50 ; 봉지제
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 웨이퍼 레벨 스택 패키지는 다음과 같은 구성으로 이루어진다.
2개의 반도체 칩이 상하로 배치되는데, 그의 본드 패드가 하부를 향하도록배치된다. 각 반도체 칩의 밑면에 본드 패드가 노출되도록 제 1 절연층이 형성된다. 일단이 본드 패드에 연결된 제 1 금속 패턴이 제 1 절연층상에 증착된다. 제 1 금속 패턴의 타단이 노출되도록 제 1 절연층상에 제 2 절연층이 형성된다. 한편, 하부 반도체 칩의 표면에는 제 3 절연층이 형성된다. 제 3 절연층상에 제 2 금속 패턴이 형성되고, 제 2 금속 패턴의 두 부위가 노출되도록 제 4 절연층이 제 3 절연층상에 형성된다. 노출된 제 2 금속 패턴의 두 부위가 볼 랜드와 와이어 본딩 랜드가 된다.
각 제 1 금속 패턴의 노출 부위인 볼 랜드에는 솔더 볼이 각각 마운트된다. 상부 솔더 볼은 제 2 금속 패턴의 볼 랜드에 마운트된다. 제 2 금속 패턴의 와이어 본딩 랜드에는 금속 와이어의 일단이 연결되고, 타단은 하부 솔더 볼 위치까지 하향 연장된다. 하부 솔더 볼과 금속 와이어의 타단만이 노출되도록, 전체 결과물이 봉지제로 봉지된다.
한편, 상부 반도체 칩의 표면은 봉지제로부터 노출되는 것이 바람직하고, 더욱 바람직하게는 노출된 상부 반도체 칩의 표면에 방열판이 부착된다.
상기된 본 발명의 구성에 의하면, 하부에 배치된 웨이퍼 레벨 패키지는 그의 솔더 볼이 직접 보드에 실장되고, 상부에 배치된 웨이퍼 레벨 패키지는 솔더 볼과 금속 와이어를 매개로 보드에 실장되므로써, 스택 패키지의 두께 증가를 억제하면서 전기 신호 전달 경로를 단축시킬 수가 있게 된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
[실시예 1]
도 2 내지 도 6은 본 발명의 실시예 1에 따른 웨이퍼 레벨 스택 패키지를 제조 공정 순서대로 나타낸 단면도이다.
먼저, 도 2 및 도 3에 도시된 2개의 웨이퍼 레벨 패키지를 제조한다. 여기서, 도 2에 도시된 패키지가 상부에 배치되고, 도 3에 도시된 패키지가 하부에 배치되어 적층형으로 구성된다. 각 패키지의 상부 구조는 동일하므로, 도 2 및 도 3에서 일괄적으로 설명한다.
상하부 반도체 칩(10,20)의 표면에는 본드 패드(11,21)가 배치되고, 제 1 절연층(12,22)이 본드 패드(11,21)가 노출되도록 반도체 칩(10,20)의 표면에 형성된다. 일단이 본드 패드(11,21)에 연결된 제 1 금속 패턴(13,23)이 제 1 절연층(12,22)상에 증착된다. 제 1 금속 패턴(13,23)의 타단, 즉 볼 랜드가 되는 부분이 노출되도록, 제 2 절연층(14,24)이 제 1 절연층(12,22)상에 형성된다. 제 1 금속 패턴(13,23)의 타단에 솔더 볼(15,25)이 마운트된다. 이러한 구조의 웨이퍼 레벨 패키지는 공지된 구조와 유사하다. 도 4는 각 반도체 칩(10,20)의 상부 구조를 나타낸 평면도로서, 도시된 바와 같이 솔더 볼(15,25)이 등간격으로 배열되어 있다.
한편, 도 3에 도시된 바와 같이, 하부 반도체 칩(20)의 밑면에 본 발명에서 제기되는 신규한 구조가 적용된다. 즉, 하부 반도체 칩(20)의 밑면에 제 3 절연층(26)이 형성된다. 제 3 절연층(26)상에 제 2 금속 패턴(27)이 증착된다. 제 3 절연층(26)상에 제 4 절연층(28)이 형성되는데, 제 2 금속 패턴(27)의 두 부위(27a,27b)가 제 4 절연층(28)으로부터 노출된다. 노출된 제 2 금속 패턴(27)의두 부위중 하나가 볼 랜드(27a)가 되고 나머지 다른 하나가 와이어 본딩 랜드(27b)가 된다. 하부 반도체 칩(20)의 밑면 구조를 나타낸 도 5에 볼 랜드(27a)와 와이어 본딩 랜드(27b) 위치가 명확하게 도시되어 있다.
이러한 구조로 이루어진 하부 반도체 칩(20)을 뒤집어서, 도 6과 같이 보드(30)에 실장한다. 즉, 하부 솔더 볼(25)을 보드(30)에 배열된 회로 패턴(31)에 실장한다. 그런 다음, 금속 와이어(40)로 하부 반도체 칩(20)의 표면에 배치된 와이어 본딩 랜드(27a)와 회로 패턴(31)을 전기적으로 연결한다.
이어서, 상부 반도체 칩(10)을 뒤집어서 하부 반도체 칩(20)의 상부에 배치한 상태에서 상부 솔더 볼(15)을 하부 반도체 칩(20)의 표면에 배치된 볼 랜드(27b)에 마운트한다. 그러면, 상부 반도체 칩(10)이 상부 솔더 볼(15)과 제 2 금속 패턴(27) 및 금속 와이어(40)를 경유해서 보드(30)의 회로 패턴(31)에 전기적으로 연결된다.
마지막으로, 도 8에 도시된 바와 같이, 전체 결과물을 봉지제(50)로 봉지하여, 금속 와이어(40)을 외부 충격으로부터 보호한다.
[실시예 2]
도 9는 본 발명의 실시예 2에 따른 웨이퍼 레벨 스택 패키지를 나타낸 단면도이다. 본 실시예 2에 따른 스택 패키지 구조는 실시예 1과 거의 동일하고, 다만 상부 반도체 칩(10)의 표면이 봉지제(50)로부터 노출된 점이 상이하다. 상부 반도체 칩(10)의 표면이 외부에 노출되므로써, 각 반도체 칩(10,20)의 구동중에 발생되는 열이 외부로 발산하는 특성이 향상되는 잇점이 있다.
[실시예 3]
도 10은 본 발명의 실시예 3에 따른 웨이퍼 레벨 스택 패키지를 나타낸 단면도이다. 본 실시예 3에서는 열발산 특성을 더욱 높이기 위해, 노출된 상부 반도체 칩(10)의 표면에 요철 구조의 방열판(60)이 부착된다.
이상에서 설명한 바와 같이 본 발명에 의하면, 하부 반도체 칩은 그의 솔더 볼이 직접 보드에 실장되고, 상부 반도체 칩은 솔더 볼과 금속 패턴 및 금속 와이어를 매개로 짧은 경로를 통해서 보드에 실장되므로, 전기 신호 전달 경로가 길어지는 것이 방지된다.
또한, 상하부 반도체 칩은 솔더 볼을 사이에 두고 적층되므로, 스택 패키지의 두께가 너무 두꺼워지는 것도 방지된다.
이상에서는 본 발명에 의한 웨이퍼 레벨 스택 패키지를 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (3)

  1. 본드 패드가 하부를 향하게 상하 소정 간격을 두고 배치된 2개의 상하 반도체 칩;
    상기 본드 패드가 노출되도록 상기 각 반도체 칩의 밑면에 형성된 제 1 절연층;
    상기 제 1 절연층상에 증착되어, 일단이 상기 본드 패드에 연결된 제 1 금속 패턴;
    상기 제 1 금속 패턴의 타단이 노출되도록, 상기 제 1 절연층상에 형성된 제 2 절연층;
    상기 하부 반도체 칩의 표면에 형성된 제 3 절연층;
    상기 제 3 절연층상에 형성되고, 와이어 본딩 랜드와 볼 랜드를 갖는 제 2 금속 패턴;
    상기 제 2 금속 패턴의 와이어 본딩 랜드와 볼 랜드가 노출되도록, 상기 제 3 절연층상에 형성된 제 4 절연층;
    상기 각 제 1 금속 패턴의 노출 부위에 마운트된 상하부 솔더 볼로서, 상기 상부 솔더 볼은 제 2 금속 패턴의 볼 랜드에 마운트된 상하부 솔더 볼;
    일단이 상기 제 2 금속 패턴의 와이어 본딩 랜드에 연결되고, 타단은 하부 솔더 볼 위치까지 연장된 금속 와이어; 및
    상기 금속 와이어의 타단과 하부 솔더 볼이 노출되도록, 전체 결과물을 봉지하는 봉지제를 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  2. 제 1 항에 있어서, 상기 상부 반도체 칩의 표면이 봉지제로부터 노출된 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
  3. 제 2 항에 있어서, 상기 노출된 상부 반도체 칩의 표면에 방열판이 부착된 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.
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