KR20010061397A - 플래쉬 메모리 소자의 제조 방법 - Google Patents
플래쉬 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20010061397A KR20010061397A KR1019990063891A KR19990063891A KR20010061397A KR 20010061397 A KR20010061397 A KR 20010061397A KR 1019990063891 A KR1019990063891 A KR 1019990063891A KR 19990063891 A KR19990063891 A KR 19990063891A KR 20010061397 A KR20010061397 A KR 20010061397A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- cell
- forming
- mask
- drain
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 229920005591 polysilicon Polymers 0.000 claims abstract description 18
- 230000002093 peripheral effect Effects 0.000 claims abstract description 15
- 238000005468 ion implantation Methods 0.000 claims abstract description 10
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 abstract description 2
- 238000000059 patterning Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 플래쉬 메모리 소자의 셀 영역에서 발생되는 반사 방지막의 어택(Attack) 및 자기정렬 소오스(Self Aligned Source; SAS) 식각 공정시 오정렬에 의한 소자의 특성 악화를 방지하기 위하여, 주변 회로 지역의 게이트, 셀 소오스 영역 및 셀 드레인 영역 형성에 각각 게이트 마스크, 셀 소오스 마스크 및 셀 드레인 마스크를 사용하므로써, 자기 정렬 식각 공정시 셀의 최상부에 형성된 반사 방지막과 셀의 드레인 영역이 받는 어택을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법이 개시된다.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 플래쉬 메모리 소자의 셀 영역에서 발생되는 반사 방지막의 어택(Attack) 및 자기정렬 소오스(Self Aligned Source; SAS) 식각 공정시 오정렬에 의한 소자의 특성 악화를 방지하기 위한 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리 소자는 핫 캐리어 인젝션(Hot Carrier Injection)과 F-N 터널링 현상을 이용하여 플로팅 게이트에 전하를 저장하거나 소거하므로써 전기적으로 데이터를 기록하고 소거하는 소자이며, 셀 구조에 따라 스택 게이트 셀과 스플릿트 게이트 셀로 나뉘어 진다. 스택 게이트 셀은 플로팅 게이트와 콘트롤 게이트로 형성되며, 플로팅 게이트는 셀에 데이터를 저장하는 역할을 하고 콘트롤 게이트는 유전체막을 통하여 플로팅 게이트의 전위를 조절하므로써 셀의 독출, 기록 및 소거 동작을 결정해 주는 역할을 한다.
플래쉬 메모리 셀의 소오스 영역은 자기정렬 소오스(Self Aligned Sourve; SAS) 식각 공정을 통하여 형성되는데, 이때 부위별로 오정렬(mis-align) 정도가 다르게 나타나고 있으며, 심할 경우에는 드레인 영역까지 어택(Attack)을 받을 가능성이 있다.
도 1a 및 1b는 플래쉬 메모리 소자의 자기정렬 소오스 공정시 소자의 레이아웃도이다.
도 1a는 자기정렬 소오스 식각 공정시 자기정렬 소오스 마스크(12)가 오정렬없이 정상적으로 형성된 상태를 나타내는 것으로, 드레인 라인(D)이 어택을 받지 않고, 게이트 라인(G) 사이에 공통 소오스 라인(S)이 형성된 것을 나타낸다. 미설명 부호(11)는 필드 산화막이며, (13)은 자기정렬 소오스 식각시 소오스 라인(SL)을 형성하기 위해 최소한의 필드 산화막(11)이 제거되는 부분이다.
도 1b는 자기정렬 소오스 식각 공정시 자기정렬 소오스 마스크(12)가 오정렬되어 드레인 라인(D)이 어택을 받은 상태를 나타낸다. 이와 같이 자기정렬 소오스 마스크(12)가 오정렬됨에 따라 오정렬이 발생한 드레인(D) 부분에서 필드 산화막이 제거되어(14부분) 이웃하는 드레인이 단락되게 된다.
일반적인 플래쉬 메모리 소자의 제조 공정을 설명하면 다음과 같다.
소자분리 공정 후 기판 상에 터널 산화막 및 제 1 폴리실리콘층(플로팅 게이트용)을 형성하고 제 1 폴리실리콘층을 1차 식각한다. 이후, 유전체막, 제 2 폴리실리콘층(콘트롤 게이트용) 및 반사 방지막을 순차적으로 형성한 다음 반사방지막, 제 2 폴리실리콘층 및 유전체막을 식각하여 콘트롤 게이트를 형성하고, 이어서 자기정렬 식각 공정을 실시하여 플로팅 게이트를 형성한다. 다음에, 소오스 및 드레인 영역을 형성하고, 자기정렬 소오스 식각 공정을 실시하여 소오스 라인이 형성되게 된다. 그런데, 자기정렬 식각 마스크를 이용한 식각 공정시 셀 영역은 모두 오픈되어 있기 때문에 하드 마스크 역할을 하는 반사 방지막이 어택을 받을 수 밖에 없으며, 반사 방지막의 하부층인 텅스텐 실리사이드층까지 손상되게 된다.
따라서, 자기정렬 식각 공정으로 셀을 형성한 후 셀 영역의 게이트 라인을따라 반사 방지막이 어택을 받은 상태가 되며, 특히, 소오스 콘택이 형성될 소오스 탭 부근은 더욱 심한 경향을 나타내게 된다. 또한, 이러한 어택은 게이트 길이가 작아질수록 심화되는 경향이 있다.
이상에서 설명하 바와 같이, 종래에는 자기정렬 소오스 마스크 작업시 발생하는 오정렬 정도에 따라 셀 드레인 영역이 어택을 받게되어, 각 셀마다 절연되어야 하는 드레인 영역이 모두 단락(short)되는 현상이 발생하게 되어, 소자 특성에 치명적인 결과를 가져오게 된다. 또한, 또한 셀 자기정렬 식각 공정 후 발생하는 반사 방지막의 어택으로 인하여 후속 자기정렬 소오스 식각시 셀의 게이트로 사용되는 텅스텐 실리사이드층까지도 어택을 받에 되어 셀의 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명은 플래쉬 메모리 소자의 게이트, 소오스 및 드레인 형성시 각 공정의 목적에 따라 각각의 마스크를 사용하므로써, 게이트 최상부에 형성된 반사 방지막 및 드레인에 어택이 가해지는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판의 셀 지역 및 주변 회로 지역에 필드 산화막을 형성하여 액티브 영역을 정의하는 단계; 상기 셀 지역의 액티브 영역에 터널 산화막 및 제 1 폴리실리콘층 패턴을 형성한 후 유전체막을 형성하고, 상기 주변 회로 지역의 액티브 영역에 게이트 산화막을 형성하는 단계; 상기 유전체막 및 게이트 산화막을 포함한 전체구조 상에 제 2 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 형성하는 단계; 게이트 마스크를 이용하여 상기 주변 회로 지역에 게이트를 형성하는 단계; 셀 소오스 마스크를 이용하여 상기 필드 산화막이 노출되는 부분까지 식각한 후, 소오스 이온 주입으로 소오스 라인을 형성하는 단계; 및 셀 드레인 마스크를 이용하여 상기 터널 산화막이 노출되는 부분까지 식각한 후, 드레인 이온주입으로 상기 필드 산화막에 의해 고립되는 드레인을 형성하고, 상기 셀 소오스 마스크 및 상기 셀 드레인 마스크 공정에 의해 플로팅 게이트 및 콘트롤 게이트가 형성되는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 및 1b는 플래쉬 메모리 소자의 자기정렬 소오스 공정시 소자의 레이아웃도.
도 2a 내지 2d는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
101 : 반도체 기판 102 : 터널 산화막
103 : 게이트 산화막 104 : 제 1 폴리실리콘층
105 : 유전체막 106 : 제 2 폴리실리콘층
107 : 텅스텐 실리사이드층 108 : 반사 방지막
109 : 제 1 포토레지스트 패턴 110 : 제 2 포토레지스트 패턴
111 : 제 3 포토레지스트 패턴
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2a 내지 2d는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하여, 반도체 기판(101)의 셀 지역 및 주변 회로 지역에 필드 산화막을 형성하여 액티브 영역을 정의하고, 셀 지역(C)의 액티브 영역에 터널 산화막(102), 제 1 폴리실리콘층(104) 패턴 및 유전체막(105)을 형성하고, 주변회로 지역(P)의 액티브 영역에 게이트 산화막(103)을 형성한다. 다음에, 유전체막(105)및 게이트 산화막(103)을 포함하는 전체구조 상에 제 2 폴리실리콘층(106), 텅스텐 실리사이드층(107) 및 반사 방지막(108)을 순차적으로 형성한다. 이 상태에서, 게이트 마스크를 이용한 제 1 포토레지스트 패턴(109)을 이용하여 주변회로 지역(P)의 반사 방지막(108), 텅스텐 실리사이드층(108), 제 2 폴리실리콘층(106) 및 게이트 산화막(103)을 순차적으로 식각하여 트랜지스터의 게이트를 형성한다.
도 2b를 참조하여, 제 1 포토레지스트 패턴(109)을 제거하고, 셀 소오스 마스크를 이용한 제 2 포토레지스트 패턴(110)을 이용하여 필드 산화막(도시하지 않음)이 노출되는 부분까지 식각하고 소오스 이온 주입으로 소오스 라인을 형성한다. 소오스 이온주입 공정은 셀 소오스 마스크를 이용하여 소오스 라인 형성 영역을 정의한 후, 이후의 플로팅 게이트 및 콘트롤 게이트 형성 완료 후 실시하는 것도 가능하다. 이때, 액티브 영역쪽은 기판 손실이 발생하지 않도록 제어한다. 이와 같이, 기존의 자기정렬 소오스 마스크를 대신 셀 소오스 마스크를 이용하게 되면, 셀 소오스가 될 부분만 정확하게 오픈되기 때문에 소오스 라인이 오정렬되는 문제가 발생하지 않는다.
도 2c를 참조하여, 제 2 포토레지스트 패턴(110)을 제거하고, 셀 드레인 마스크를 이용한 제 3 포토레지스트 패턴(111)을 사용하여 터널 산화막이 노출되는 부분까지 식각한 후 드레인 이온주입으로 셀 드레인 영역을 형성한다. 드레인 이온 주입은 셀 드레인 마스크를 이용하여 드레인 형성 영역을 정의한 후, 이후의 플로팅 게이트 및 콘트롤 게이트 형성 완료 후 실시하는 것도 가능하다. 이에 따라, 셀 지역(C)의 콘트롤 게이트 및 플로팅 게이트가 모두 완성되어 스택 게이트가 형성되게 된다.
도 2d는 제 3 포토레지스트 패턴(111)을 제거한 후 소오스 라인 형성을 위한 소오스 이온주입 등의 후속 공정을 실시하여 플래쉬 메모리 소자의 제조가 완료된 상태를 나타낸다.
이상에서 설명한, 게이트 마스크, 셀 소오스 마스크 및 셀 드레인 마스크를 이용하는 각 공정 단계를 그 순서를 바꾸어 진행하는 것도 가능하다.
이상에서 설명한 바와 같이, 본 발명에서는 게이트 마스크, 셀 소오스 마스크 및 셀 드레인 마스크를 각각 사용하여 게이트, 소오스 및 드레인 영역을 형성하므로써 마스크 공정 단계를 추가하지 않고도 신뢰성 있는 플래쉬 메모리 소자를 제조할 수 있다.
상술한 바와 같이, 본 발명은 게이트 마스크, 셀 소오스 마스크 및 셀 드레인 마스크를 사용하여 주변 회로 지역의 게이트, 셀 소오스 영역 및 셀 드레인 영역을 각각 형성하므로써, 자기 정렬 식각 공정시 셀의 최상부에 형성된 반사 방지막과 셀의 드레인 영역이 받는 어택을 방지할 수 있다. 또한, 셀 소오스 영역 및 드레인 영역이 각각 별도의 공정으로 오픈되기 때문에 각 접합 영역의 특성에 맞는 이온 주입 조건을 최적화할 수 있다. 이에 따라 소자의 동작 특성을 안정화시킬 수 있고, 소자의 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.
Claims (4)
- 반도체 기판의 셀 지역 및 주변 회로 지역에 필드 산화막을 형성하여 액티브 영역을 정의하는 단계;상기 셀 지역의 액티브 영역에 터널 산화막 및 제 1 폴리실리콘층 패턴을 형성한 후 유전체막을 형성하고, 상기 주변 회로 지역의 액티브 영역에 게이트 산화막을 형성하는 단계;상기 유전체막 및 게이트 산화막을 포함한 전체구조 상에 제 2 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 형성하는 단계;게이트 마스크를 이용하여 상기 주변 회로 지역에 게이트를 형성하는 단계;셀 소오스 마스크를 이용하여 상기 필드 산화막이 노출되는 부분까지 식각한 후, 소오스 이온 주입으로 소오스 라인을 형성하는 단계; 및셀 드레인 마스크를 이용하여 상기 터널 산화막이 노출되는 부분까지 식각한 후, 드레인 이온주입으로 상기 필드 산화막에 의해 고립되는 드레인을 형성하고, 상기 셀 소오스 마스크 및 상기 셀 드레인 마스크 공정에 의해 플로팅 게이트 및 콘트롤 게이트가 형성되는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 마스크, 셀 소오스 마스크 및 셀 드레인 마스크를 이용하는 각 공정 단계는 그 순서를 바꾸어 진행하는 것을 포함하는 플래쉬 메모리 소자의 제조 방법.
- 반도체 기판의 셀 지역 및 주변 회로 지역에 필드 산화막을 형성하여 액티브 영역을 정의하는 단계;상기 셀 지역의 액티브 영역에 터널 산화막 및 제 1 폴리실리콘층 패턴을 형성한 후 유전체막을 형성하고, 상기 주변 회로 지역의 액티브 영역에 게이트 산화막을 형성하는 단계;상기 유전체막 및 게이트 산화막을 포함한 전체구조 상에 제 2 폴리실리콘층, 텅스텐 실리사이드층 및 반사 방지막을 형성하는 단계;게이트 마스크를 이용하여 상기 주변 회로 지역에 게이트를 형성하는 단계;셀 소오스 마스크를 이용하여 상기 필드 산화막이 노출되는 부분까지 식각하고, 이로 인하여 소오스 라인 형성 영역이 정의되는 단계;셀 드레인 마스크를 이용하여 상기 터널 산화막이 노출되는 부분까지 식각하고, 이로 인하여 상기 필드 산화막에 의해 고립되는 드레인 형성 영역이 정의되고, 상기 셀 소오스 마스크 및 상기 드레인 마스크 공정에 의해 플로팅 게이트 및 콘트롤 게이트가 형성되는 단계; 및셀 소오스/드레인 이온 주입 공정으로 소오스 라인 및 드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 게이트 마스크, 셀 소오스 마스크 및 셀 드레인 마스크를 이용하는 각 공정 단계는 그 순서를 바꾸어 진행하는 것을 포함하는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063891A KR100347537B1 (ko) | 1999-12-28 | 1999-12-28 | 플래쉬 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063891A KR100347537B1 (ko) | 1999-12-28 | 1999-12-28 | 플래쉬 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010061397A true KR20010061397A (ko) | 2001-07-07 |
| KR100347537B1 KR100347537B1 (ko) | 2002-08-07 |
Family
ID=19631210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990063891A KR100347537B1 (ko) | 1999-12-28 | 1999-12-28 | 플래쉬 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100347537B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7544564B2 (en) | 2005-03-09 | 2009-06-09 | Hynix Semiconductor Inc. | Method of forming gate electrode pattern in semiconductor device |
| KR100923850B1 (ko) * | 2006-12-27 | 2009-10-27 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 형성 방법 |
| CN112331654A (zh) * | 2020-11-02 | 2021-02-05 | 上海华力微电子有限公司 | 提高缩减浮栅极闪存性能的方法及结构 |
-
1999
- 1999-12-28 KR KR1019990063891A patent/KR100347537B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7544564B2 (en) | 2005-03-09 | 2009-06-09 | Hynix Semiconductor Inc. | Method of forming gate electrode pattern in semiconductor device |
| KR100923850B1 (ko) * | 2006-12-27 | 2009-10-27 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 형성 방법 |
| CN112331654A (zh) * | 2020-11-02 | 2021-02-05 | 上海华力微电子有限公司 | 提高缩减浮栅极闪存性能的方法及结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100347537B1 (ko) | 2002-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7094646B2 (en) | Flash memory device having a split gate and method of manufacturing the same | |
| EP0509697B1 (en) | Stacked etch fabrication of cross-point EPROM arrays | |
| US6768162B1 (en) | Split gate flash memory cell and manufacturing method thereof | |
| US5240870A (en) | Stacked gate process flow for cross-point EPROM with internal access transistor | |
| KR100816732B1 (ko) | 낸드 플래시 메모리 소자 및 그 제조방법 | |
| US6200859B1 (en) | Method of fabricating a split-gate flash memory | |
| KR100347537B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100325698B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100538066B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| US6194271B1 (en) | Method for fabricating flash memory | |
| US6806530B2 (en) | EEPROM device and method for fabricating same | |
| US6171907B1 (en) | Method for fabricating tunnel window in EEPROM cell with reduced cell pitch | |
| US20230337425A1 (en) | Memory Structure And Method For Forming The Same | |
| KR100342822B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100423577B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR19990060867A (ko) | 스텍 게이트 형성 방법 | |
| KR100475033B1 (ko) | 불휘발성 메모리소자 제조방법 | |
| KR100687370B1 (ko) | 플래쉬 메모리 소자의 소오스 라인 형성방법 | |
| KR20040111581A (ko) | 반도체 디바이스 제조 방법 | |
| KR100317531B1 (ko) | 플래시 메모리소자 및 그 제조방법 | |
| KR100376270B1 (ko) | 스플리트 게이트형 플래쉬 메모리 소자의 제조방법 | |
| KR100833443B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100250726B1 (ko) | 스플릿 게이트 플래쉬 셀 어레이 및 그 제조방법 | |
| KR100702778B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20000066702A (ko) | 플래쉬 이이피롬 셀 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |