KR20010055259A - 반도체패키지 및 그 제조방법 - Google Patents

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Abstract

이 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, CCD용 반도체칩을 탑재한 반도체패키지로서 기존의 회로기판을 이용하여 생산비를 절감함은 물론, 더욱 박형화하고 또한 제조 공정을 단순화하기 위해, 상면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 상면에 댐이 개재되어 접착된 글래스와; 수지층에 상기 반도체칩이 위치될 수 있도록 일정 크기의 캐비티가 관통되어 형성되고, 상기 수지층의 상면에는 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 랜드를 포함하는 회로패턴이 형성되며, 상기 상, 하면의 회로패턴은 도전성 비아홀에 의해 연결된 회로기판과; 상기 반도체칩의 입출력패드와 상기 회로기판의 본드핑거를 전기적으로 접속하는 도전성와이어와; 상기 반도체칩의 입출력패드, 도전성와이어 및 반도체칩의 측면에 위치되는 회로기판의 캐비티에 충진된 봉지재와; 상기 회로기판 하면에 위치된 랜드에 형성된 입출력 단자를 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{semiconductor package and its manufacturing method}
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 CCD용 반도체칩을 탑재한 반도체패키지로서 기존의 회로기판을 이용하여 생산비를 절감함은 물론, 더욱 박형화하고 또한 제조 공정이 단순한 반도체패키지 및 그 제조 방법에 관한 것이다.
통상 CCD는 Charge Coupled Devices의 약어로 반도체 소자의 일종인 전하결합 소자를 말하며 하나의 소자로부터 인접한 다른 소자로 전하를 전송할 수 있는 소자를 말한다. 텔레비전 카메라의 영상신호 계통에서 피사체의 빛은 렌즈를 통과한 후 색분해 광학계에 의해 3원색으로 분해돼 각각 촬상 디바이스의 수광면에 결상되는데 그 상을 소자내에서 전자적으로 주사해 전기신호로 변환시켜 출력하는 소자가 고체촬상소자이다. 이러한 CCD의 응용분야는 촬상디바이스, 대용량메모리, 아날로그 신호처리의 세가지이며 구조적으로는 MOS집적회로이기 때문에 MOS프로세스 기술을 사용해 고집적회로(LSI)화도 용이하다. CCD는 특히 자기주사 기능과 광전변환 기능을 함께 갖추고 있기 때문에 촬상디바이스에 주로 응용되며 일차원의 라인센서와 이차원의 에이리어 센서가 있으며 그 화소수는 일반적으로 라인센서는1,500화소, 에이리어센서는 512×320화소의 것이 있다.
상기한 CCD 소자가 다수 형성된 CCD용 반도체칩을 탑재한 반도체패키지는 통상 그 반도체칩이 외부의 빛을 수광할 수 있도록 반도체칩의 상면에 글래스가 위치되어 있으며, 이러한 종래의 반도체패키지(100')를 도1을 참조하여 간단히 설명하면 다음과 같다.
먼저 다수의 입출력패드(2a)가 형성된 CCD용 반도체칩(2)이 구비되어 있고, 상기 CCD용 반도체칩(2)은 접착제에 의해 회로기판(10)에 접착되어 있다. 상기 회로기판(10)은 수지층(11)을 중심으로 상기 반도체칩(2)이 위치되는 영역에 일정한 공간이 형성되도록 중앙부에 대칭되는 계단형의 턱(15)이 형성되어 있다. 상기 계단형 턱(15)의 높이는 반도체칩(2)이 두께보다 크게 되어 있다. 상기 회로기판(10)의 계단형 턱(15)에는 본드핑거(12)를 포함하는 회로패턴이 형성되어 있고, 회로기판(10)의 저면에는 실장용 패드(13)가 형성되어 있으며, 상기 회로패턴과 실장용 패드(13)는 도전성 비아홀(14)에 의해 상호 연결되어 있다.
상기 반도체칩(2)의 입출력패드(2a)와 회로기판(10)의 본드핑거(12)는 도전성와이어(20)에 의해 상호 전기적으로 접속되어 있다.
상기 회로기판(10)의 계단형 턱(15) 상면에는 접착제에 의해 상기 반도체칩(2) 및 도전성와이어(20) 등을 외부 환경으로부터 보호함은 물론 외부의 빛을 상기 반도체칩(2)이 용이하게 수광할 수 있도록 투명체의 글래스(30)가 접착되어 있다.
이러한 반도체패키지(100')는 상기 반도체칩(2)으로 수광된 빛에 의해 소정의 전기적 신호가 도전성와이어(20), 도전성비아홀(14) 및 실장용 패드(13)를 통해서 마더보드에 전달된다.
그러나 이러한 종래의 반도체패키지는 회로기판에 반도체칩을 탑재할 수 있도록 계단형 턱을 형성하여야 함으로써, 전체적인 반도체패키지의 생산비가 증가됨은 물론 회로기판상에 반도체칩이 위치됨으로써 반도체패키지의 두께 및 크기 등이 커지는 단점이 있다.
또한 상기와 같이 회로기판에 계단형 턱을 형성하고, 상기 계단형 턱 중 소정 부위에만 회로패턴을 형성하여야 함으로써 제조 공정이 복잡해지는 단점도 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 기존의 인쇄회로기판을 이용하여 생산비를 절감함은 물론, 더욱 박형화하고 또한 제조 공정이 단순한 반도체패키지 및 그 제조 방법을 제공하는데 있다.
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2a 및 도2b는 본 발명의 제1,2실시예에 의한 반도체패키지를 도시한 단면도이다.
도3a 내지 도3g는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 순차 설명도이다.
도4a 내지 도4d는 본 발명에 의한 반도체패키지에서 반도체칩 상면에 글래스를 접착시키는 일례를 도시한 순차 설명도이다.
- 도면중 주요 부호에 대한 설명 -
100,101; 본 발명에 의한 반도체패키지
2; 반도체칩 2a; 입출력패드
10; 회로기판 11; 수지층
12; 본드핑거 13; 랜드
14; 도전성 비아홀 15; 캐비티
16; 도전성 플레이트층 17; 도전성 볼
18; 커버코트 20; 글래스
21; 댐 30; 도전성와이어
40; 봉지재 50; 테이프
w; 웨이퍼
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 상면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 상면에 댐이 개재되어 접착된 글래스와; 수지층에 상기 반도체칩이 위치될 수 있도록 일정 크기의 캐비티가 관통되어 형성되고, 상기 수지층의 상면에는 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 랜드를 포함하는 회로패턴이 형성되며, 상기 상, 하면의 회로패턴은 도전성 비아홀에 의해 연결된 회로기판과; 상기 반도체칩의 입출력패드와 상기 회로기판의 본드핑거를 전기적으로 접속하는 도전성와이어와; 상기 반도체칩의 입출력패드, 도전성와이어 및 반도체칩의 측면에 위치되는 회로기판의 캐비티에 충진된 봉지재와; 상기 회로기판 하면에 위치된 랜드에 형성된 입출력 단자를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 반도체칩, 봉지재 및 회로기판의 저면은 동일면이 되도록 함이 바람직하다.
또한, 상기 댐은 필름 접착제 또는 양면 접착 테이프중 어느 하나로 형성함이 바람직하다.
또한, 상기 봉지재는 에폭시 몰딩 컴파운드 또는 액상 봉지재중 어느 하나를 이용함이 바람직하다.
또한, 상기 회로기판의 본드핑거 및 랜드를 제외한 모든 회로패턴은 커버코트로 코팅됨이 바람직하다.
또한, 상기 입출력 단자는 랜드에 도전성 플레이트층 또는 도전성 볼중 어느 하나가 되도록 함이 바람직하다.
한편, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 수지층에 반도체칩이 위치될 수 있도록 일정 크기의 캐비티가 관통되어 형성되고, 상기 수지층의 상면에는 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 랜드를 포함하는 회로패턴이 형성되며, 상기 상, 하면의 회로패턴은 도전성 비아홀에 의해 서로 연결된 회로기판을 제공하는 단계와; 상기 회로기판의 저면에 테이프를 접착하여 캐비티 저면을 폐쇄하는 단계와; 상기 회로기판의 캐비티 저면의테이프 상에 상면에 다수의 입출력패드가 형성된 반도체칩을 접착하는 단계와; 상기 반도체칩의 상면에 댐을 개재하여 글래스를 부착하는 단계와; 상기 반도체칩의 입출력패드와 회로기판의 본드핑거를 도전성와이어로 접속하는 단계와; 상기 반도체칩의 입출력패드, 도전성와이어 및 반도체칩의 측면과 회로기판 사이의 캐비티를 봉지재로 봉지하는 단계와; 상기 회로기판의 랜드에 입출력 단자를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 댐은 필름 접착제 또는 양면 접착 테이프중 어느 하나를 이용함이 바람직하다.
또한, 상기 반도체칩 접착 단계 전에 미리 반도체칩의 상면에 글래스를 부착함으로써, 글래스가 부착된 반도체칩을 회로기판의 캐비티상에 위치시킬 수도 있다.
또한, 상기 댐은 필름 접착제 또는 양면 접착 테이프중 어느 하나를 이용함이 바람직하다.
또한, 상기 봉지재로 봉지하는 단계는 에폭시 몰딩 컴파운드 또는 액상 봉지재중 어느 하나를 이용함이 바람직하다.
또한, 상기 입출력 단자 형성 단계는 회로기판의 랜드에 도전성 플레이트층 또는 도전성볼중 어느 하나를 형성하여 이루어짐이 바람직하다.
한편, 상기 글래스가 부착된 반도체칩은 상면에 다수의 입출력패드가 구비된 반도체칩이 다수 형성된 웨이퍼를 제공하는 단계와; 상기 각각의 반도체칩 상면에 필름 접착제 또는 양면 접착 테이프 등으로 일정 높이의 댐을 형성하되, 입출력패드는 상기 댐의 외주연에 위치하도록 하는 단계와; 상기 각각의 댐 상부에 글래스를 접착하는 단계와; 상기 웨이퍼에서 낱개의 반도체칩으로 싱귤레이션하는 단계로 얻어짐이 바람직하다.
상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면 회로기판에 일정크기로 캐비티를 관통하여 형성시키고, 그 캐비티 내측에 반도체칩을 위치시킴으로써 전체적인 반도체패키지의 두께 및 크기 등을 축소시킴은 물론, 종래와 같이 회로기판에 계단형 턱 등을 형성할 필요가 없음으로써 반도체패키지의 생산비가 절감됨과 동시에 제조 공정이 단순해지는 장점이 있다.
더불어 반도체칩의 저면이 외부로 직접 노출됨으로써 반도체칩으로부터의 열을 외부로 용이하게 방출할 수 있는 장점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a 및 도2b는 본 발명의 제1,2실시예에 의한 반도체패키지(100,101)를 도시한 단면도이다.
먼저 상면에 다수의 입출력패드(2a)가 형성된 반도체칩(2)이 위치되어 있다. 상기 반도체칩(2)의 상면에는 댐(21)이 개재된 채 투명체의 글래스(20)가 위치되어 외부의 빛을 상기 반도체칩(2)이 용이하게 수광할 수 있도록 되어 있다.
여기서 상기 댐(21)은 필름 접착제 또는 양면 접착 테이프 등을 이용함이 바람직하며 이밖에도 여러가지 접착성 물질을 이용할 수 있으며 이를 한정하는 것은아니다.
상기 반도체칩(2)은 회로기판(10)의 캐비티(15) 내측에 위치되어 있다. 이를 좀더 자세히 설명하면 상기 회로기판(10)은 수지층(11)을 중심으로 상면에는 본드핑거(12)를 포함하는 회로패턴이 형성되어 있고, 상기 수지층(11) 하면에는 랜드(13)를 포함하는 회로패턴이 형성되어 있으며, 상기 상, 하면의 회로패턴은 도전성 비아홀(14)에 의해 상호 연결되어 있다. 또한 상기한 바와 같이 반도체칩(2)이 위치될 수 있도록 수지층(11)의 중앙부근이 관통되어 일정 크기의 캐비티(15)를 형성하고 있다. 또한 상기 본드핑거(12) 및 랜드(13)를 제외한 모든 회로패턴은 커버코트(18)로 코팅될 수 있다.
여기서, 상기 회로패턴 즉, 본드핑거(12) 및 랜드(13)를 포함하는 회로패턴은 일반적인 구리(Cu) 또는 얼로이(Alloy) 42 등을 이용한 금속 박막 형태이다.
또한 상기 본드핑거(12)에는 은(Ag)을 도금하여 차후 도전성와이어(30)와 양호한 본딩이 이루어지도록 하고, 랜드(13)에는 금(Au), 은(Ag), 니켈(Ni) 및 팔라디엄(Pd) 등을 더 도금하여 차후 입출력단자와의 양호한 본딩이 이루어지도록 할 수 있다.
또한, 상기 회로기판(10)은 수지층(11)을 중심으로 그 상, 하면에 회로패턴이 형성된 일반적인 인쇄회로기판을 예로 하였으나, 이밖에도 써킷테이프(circuit tape), 써킷필름(circuit film) 등을 이용할 수도 있으며, 이는 당업자의 선택 사항에 불과하며, 여기서 한정하는 것은 아니다.
상기 반도체칩(2)의 입출력패드(2a)와 상기 회로기판(10)의 본드핑거(12)는골드와이어나 알루미늄와이어와 같은 도전성와이어(30) 등에 의해 전기적으로 접속되어 있다.
상기 반도체칩(2)의 입출력패드(2a), 도전성와이어(30) 및 반도체칩(2)의 측면에 위치되는 회로기판(10)의 캐비티(15)에는 봉지재(40)가 충진되어 상기의 것들을 외부 환경으로부터 보호함은 물론 반도체칩(2)을 회로기판(10)의 캐비티(15) 내측에 견고히 고정하도록 되어 있다.
여기서, 상기 반도체칩(2), 봉지재(40) 및 회로기판(10)의 저면은 동일면이 되도록 함으로써 반도체칩(2)의 저면이 외부로 노출되어 반도체칩(2)에서 발생하는 열이 외부로 용이하게 방출될 수 있도록 되어 있다.
또한, 여기서 상기 봉지재(40)는 금형을 이용하여 봉지하는 에폭시 몰딩 컴파운드(epoxy molding compound)를 사용하거나 또는 디스펜서(dispenser)를 이용하여 봉지하는 액상 봉지재 등을 이용할 수 있으며, 이는 당업자의 선택 사항에 불과하고 여기서 한정하는 것은 아니다.
또한, 이때 상기 반도체칩(2)의 상면 즉, 댐(21)에 의해 글래스(20)가 부착된 영역의 상면으로는 봉지재(40)가 형성되지 않토록 한다. 그리고, 상기 글래스(20)의 하면으로는 댐(21)이 형성되어 있음으로써 봉지재(40)가 침투되지 않게 되어 있다.
이어서, 상기 회로기판(10) 하면에 형성된 랜드(13)에는 도전성 플레이트층(16) 예를 들면 솔더 플레이트층(16)을 형성하여 입출력 단자로 사용할 수 있도록 되어 있다. 따라서, 마더보드에는 상기 도전성 플레이트층(16)이 융착되어 반도체패키지(100,101)를 실장하게 된다.
한편, 상기 입출력단자로서 도2b에 도시된 반도체패키지(101)와 같이 랜드(13) 또는 상기 도전성 플레이트층(16)에 도전성 볼(17) 예를 들면 솔더볼을 융착하여 입출력단자로 사용할 수도 있다.
도3a 내지 도3g는 본 발명에 의한 반도체패키지(100)의 제조 방법을 도시한 순차 설명도이다.
먼저, 수지층(11)에 반도체칩(2)이 위치될 수 있도록 일정 크기의 캐비티(15)가 관통되어 형성되어 있고, 상기 수지층(11)의 상면에는 본드핑거(12)를 포함하는 회로패턴이 형성되고, 하면에는 랜드(13)를 포함하는 회로패턴이 형성되어 있으며, 상기 상, 하면의 회로패턴은 도전성 비아홀(14)에 의해 서로 연결된 회로기판(10)을 제공한다.
여기서, 상기 본드핑거(12) 및 랜드(13)를 제외한 모든 회로패턴의 표면에는 커버코트를 코팅할 수 있으며, 또한 전술한 바와 같이 상기 회로기판(10)은 써킷테이프 또는 써킷필름을 이용할 수도 있다.
계속해서 상기 회로기판(10)의 저면에 테이프(50)를 접착하여 일정 공간인 캐비티(15) 저면을 폐쇄시킨다.(도3a 참조)
물론, 상기 테이프(50)의 상면 전체는 접착층이 형성되어 있다.
이어서, 상기 회로기판(10)의 캐비티(15) 저면의 테이프(50) 상면에 다수의 입출력패드(2a)가 형성된 반도체칩(2)을 접착한다.(도3b 참조)
이때 상기한 바와 같이 테이프(50)의 상면 전체에는 접착층이 형성되어 있음으로써 반도체칩(2)이 쉽게 접착되며 소정의 열과 압력을 가하면 더욱 안정적으로 접착될 것이다.
이어서, 상기 반도체칩(2)의 상면 즉, 입출력패드(2a)가 형성된 영역의 내주연인 반도체칩(2) 상면에 댐(21)을 개재하여 투명체의 글래스(20)를 부착한다.(도3c 참조)
여기서, 상기 댐(21)은 필름 접착제 또는 양면 접착 테이프 등의 다양한 접착 물질을 사용할 수 있으며, 여기서 한정하는 것은 아니다.
한편, 상기 반도체칩(2) 접착 단계 전에 미리 반도체칩(2)의 상면에 댐(21)을 형성하고 글래스(20)를 부착함으로써, 글래스(20)가 부착된 반도체칩(2)을 상기 회로기판(10)의 캐비티(15) 내의 테이프(50)상에 접착할 수 있다. 이에 대한 자세한 설명은 후술한다.
이어서, 상기 반도체칩(2)의 입출력패드(2a)와 회로기판(10)의 본드핑거(12)를 골드와이어 또는 알루미늄와이어 등의 도전성와이어(30)를 이용하여 전기적으로 접속한다.(도3d 참조)
계속해서, 상기 반도체칩(2)의 입출력패드(2a), 도전성와이어(30) 및 반도체칩(2)의 측면과 회로기판(10) 사이의 캐비티(15)를 봉지재(40)로 봉지한다.(도3e 참조)
이때 상기 봉지재(40)는 금형을 이용한 에폭시 몰딩 컴파운드 또는 디스펜서를 이용한 액상 봉지재 등을 사용할 수 있다.
또한 이때, 상기 글래스(20) 상면에는 봉지재(40)가 봉지되지 않토록 함이중요하다.
계속해서, 상기 회로기판(10)의 랜드(13)에 도전성 플레이트층(16) 또는 도전성 볼(17)을 형성하여 입출력 단자를 구비한다.(도3f)
여기서, 상기 도전성 플레이트층(16) 또는 도전성 볼(17)은 일례로 솔더 플레이트층 또는 솔더볼을 이용할 수 있으며, 이를 한정하는 것은 아니다.
마지막으로, 상기 회로기판(10)의 저면에 접착된 테이프(50)를 제거함으로써 반도체칩(2)의 저면이 외부로 노출되도록 한다.(도3g)
도4a 내지 도4d는 본 발명에 의한 반도체패키지(100,101)에서 반도체칩(2) 상면에 글래스(20)를 접착시키는 일례를 도시한 순차 설명도이다.
도시된 바와 같이 먼저, 상면에 다수의 입출력패드(2a)가 구비된 다수의 반도체칩(2)이 형성된 통상의 웨이퍼(w)를 제공한다.(도4a 참조)
이어서, 상기 각각의 반도체칩(2) 상면에 필름 접착제 또는 양면 접착 테이프 등으로 일정 높이의 댐(21)을 형성하되, 상기 입출력패드(2a)가 상기 댐(21)의 외주연에 위치하도록 한다.(도4b 참조)
이어서, 상기 각 반도체칩(2)의 상면에 구비된 각각의 댐(21)에 투명체의 글래스(20)를 접착시켜 고정한다.(도4c 참조)
이어서, 상기 웨이퍼(w)에서 각각의 반도체칩(2)으로 각각 싱귤레이션하여 상면에 글래스(20)가 부착된 반도체칩(2)을 제공한다.(도4d 참조)
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 회로기판에 일정크기로 캐비티를 관통하여 형성시키고, 그 캐비티 내측에 반도체칩을 위치시킴으로써 전체적인 반도체패키지의 두께 및 크기 등을 축소시킴은 물론, 종래와 같이 회로기판에 계단형 턱 등을 형성할 필요가 없음으로써 반도체패키지의 생산비가 절감됨과 동시에 제조 공정이 단순해지는 효과가 있다.
또한, 반도체칩의 저면이 외부로 직접 노출되어 있음으로써 반도체칩으로부터의 열을 외부로 용이하게 방출할 수 있는 효과가 있다.

Claims (11)

  1. 상면에 다수의 입출력패드가 형성된 반도체칩과;
    수지층에 상기 반도체칩이 위치될 수 있도록 일정 크기의 캐비티가 관통되어 형성되고, 상기 수지층의 상면에는 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 랜드를 포함하는 회로패턴이 형성되며, 상기 상, 하면의 회로패턴은 도전성 비아홀에 의해 연결된 회로기판과;
    상기 반도체칩의 입출력패드와 상기 회로기판의 본드핑거를 전기적으로 접속하는 도전성와이어와;
    상기 반도체칩의 입출력패드, 도전성와이어 및 반도체칩의 측면에 위치되는 회로기판의 캐비티를 봉지하는 봉지재와;
    상기 회로기판 하면의 랜드에 형성되어 마더보드에 실장되는 입출력 단자를 포함하여 이루어진 것을 특징으로 하는 반도체패키지.
  2. 제1항에 있어서, 상기 반도체칩, 봉지재 및 회로기판의 저면은 동일면인 것을 특징으로 하는 반도체패키지.
  3. 제1항에 있어서, 상기 댐은 필름 접착제, 양면 접착 테이프 또는 수지중 어느 하나인 것을 특징으로 하는 반도체패키지.
  4. 제1항에 있어서, 상기 반도체칩의 상면에는 댐이 형성되어 있고, 상기 댐에는 글래스가 부착된 것을 특징으로 하는 반도체패키지.
  5. 제1항에 있어서, 상기 회로기판의 본드핑거 및 랜드를 제외한 모든 회로패턴은 커버코트로 코팅된 것을 특징으로 하는 반도체패키지.
  6. 제1항에 있어서, 상기 입출력 단자는 랜드에 도전성 플레이트층 또는 도전성 볼을 융착하여 이루어진 것을 특징으로 하는 반도체패키지.
  7. 수지층에 반도체칩이 위치될 수 있도록 일정 크기의 캐비티가 관통되어 형성되고, 상기 수지층의 상면에는 본드핑거를 포함하는 회로패턴이 형성되고, 하면에는 랜드를 포함하는 회로패턴이 형성되며, 상기 상, 하면의 회로패턴은 도전성 비아홀에 의해 서로 연결된 회로기판을 제공하는 단계와;
    상기 회로기판의 저면에 테이프를 접착하여 캐비티 저면을 폐쇄하는 단계와;
    상기 회로기판의 캐비티 저면의 테이프 상에 상면에 다수의 입출력패드가 형성된 반도체칩을 접착하는 단계와;
    상기 반도체칩의 입출력패드와 회로기판의 본드핑거를 도전성와이어로 접속하는 단계와;
    상기 반도체칩의 입출력패드, 도전성와이어 및 반도체칩의 측면과 회로기판 사이의 캐비티를 봉지재로 봉지하는 단계와;
    상기 회로기판의 랜드에 입출력 단자를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체패키지의 제조 방법.
  8. 제7항에 있어서, 상기 반도체칩의 상면에는 댐이 개재되어 글래스가 부착되는 단계를 더 포함하여 이루어진 반도체패키지의 제조 방법.
  9. 제7항에 있어서, 상기 반도체칩 접착 단계 전에 반도체칩의 상면에 글래스를 부착함으로써, 글래스가 부착된 반도체칩을 회로기판의 캐비티상에 위치시킴을 특징으로 하는 반도체패키지의 제조 방법.
  10. 제7항 내지 제9항중 어느 한 항에 있어서, 상기 입출력 단자 형성 단계는 회로기판의 랜드에 도전성 플레이트층 또는 도전성볼중 어느 하나를 형성하여 이루어짐을 특징으로 하는 반도체패키지의 제조 방법.
  11. 제7항에 있어서, 상기 반도체칩은
    상면에 다수의 입출력패드가 구비된 반도체칩이 다수 형성된 웨이퍼를 제공하는 단계와;
    상기 각각의 반도체칩 상면에 필름 접착제 또는 양면 접착 테이프 등으로 일정 높이의 댐을 형성하되, 입출력패드는 상기 댐의 외주연에 위치하도록 하는 단계와;
    상기 각각의 댐 상부에 낱개의 글래스를 접착하는 단계와;
    상기 웨이퍼에서 각각의 반도체칩으로 싱귤레이션하는 단계에 의해 얻어진 것을 특징으로 하는 반도체패키지의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010007997A (ko) * 2000-11-01 2001-02-05 김영선 촬상소자용 플라스틱 패캐지
KR100494666B1 (ko) * 2001-12-28 2005-06-13 동부아남반도체 주식회사 씨시디이미지센서장착 씨에스피 반도체

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204050A (ja) * 1995-01-30 1996-08-09 Nippon Chemicon Corp Ｃｃｄモジュールの封止構造
JPH098074A (ja) * 1995-06-16 1997-01-10 Fujitsu Ltd 半導体装置及びその製造方法
KR19990036077A (ko) * 1995-08-02 1999-05-25 모리 가즈히로 고체 촬상 장치 및 그 제조 방법
US5696666A (en) * 1995-10-11 1997-12-09 Motorola, Inc. Low profile exposed die chip carrier package
KR100237330B1 (ko) * 1997-02-14 2000-01-15 김규현 볼 그리드 어레이 반도체 패키지용 인쇄 회로 기판의 솔더볼 랜드 형성 방법 및 그 구조를 포함하는 인쇄 회로 기판과 볼 그리드 어레이 반도체 패키지

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010007997A (ko) * 2000-11-01 2001-02-05 김영선 촬상소자용 플라스틱 패캐지
KR100494666B1 (ko) * 2001-12-28 2005-06-13 동부아남반도체 주식회사 씨시디이미지센서장착 씨에스피 반도체

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