KR20010051448A - 모듈에 기초한 플렉시블 반도체 테스트 시스템 - Google Patents

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KR20010051448A
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Abstract

본 발명은 반도체 디바이스를 테스트하기 위한 반도체 테스트 시스템, 특히, 서로 다른 반도체 테스트 시스템을 용이하게 제작하기 위하여 다수의 서로 다른 형태의 테스터 모듈을 구비한 반도체 테스트 시스템에 관한 것이다.
반도체 테스트 시스템은 성능이 서로 다른 2개 이상의 테스터 모듈, 서로 다른 성능을 갖는 2개 이상의 테스터 모듈을 설치하기 위한 테스트 헤드, 상기 테스터 모듈과 테스트 디바이스(device under test, DUT)를 전기적으로 연결하기 위해 테스트 헤드상에 구비된 수단, 및 테스터 버스(tester bus)를 통하여 상기 테스터 모듈과 통신함으로써 상기 테스트 시스템의 전체 동작을 제어하기 위한 호스트 컴퓨터를 포함한다. 상기 테스터 모듈의 성능의 한 형태는 고속 및 높은 타이밍 정확도이며, 성능의 다른 형태는 저속 및 낮은 타이밍 정확도이다. 각각의 이벤트 테스터 모듈은 이벤트에 기초한 테스터로 구성되는 테스터 기판을 포함한다.

Description

모듈에 기초한 플렉시블 반도체 테스트 시스템{MODULE BASED FLEXIBLE SEMICONDUCTOR TEST SYSTEM}
본 발명은 고 집적 회로(LSI)와 같은 반도체 집적 회로를 테스트하기 위한 반도체 테스트 시스템에 관한 것으로서, 좀 더 구체적으로는, 원하는 타입의 반도체 테스트 시스템을 용이하게 생성시키도록 모듈 구성의 테스트 장치의 서로 다른 타입의 조합을 설치하는 모듈에 기초한 반도체 테스트 시스템에 관한 것이다. 또한, 본 발명의 반도체 테스트 시스템에서는, 소수의 고속, 고성능 테스트 장치(테스터 모듈(tester module))와 다수의 저속, 저성능 테스트 장치(테스터 모듈)이 자유로이 결합됨으로써, 낮은 비용의 테스트 시스템을 만들수 있다. 본 발명의 반도체 테스트 시스템에서는, 테스터 모듈과 상기 테스터 모듈내에 사용되는 테스터 기판(tester board)이 이벤트에 기초한 테스터(event based tester)로 구성되어 반도체 집적 회로를 테스트하기 위해 이벤트에 기초한 테스트 패턴을 발생시킨다.
도 1은 반도체 집적 회로(이후부터는 "IC 디바이스", "테스트중인 LSI" 또는 "테스트 디바이스(device under test, DUT)"로 나타낼 수 있음)를 테스트하기 위한 종래기술의 반도체 테스트 시스템의 일례를 도시한 개략적인 블럭도이다.
도 1의 예에서, 테스터 프로세서(1)는 테스터 버스를 통해 테스트 시스템의 동작을 제어하기 위하여 반도체 테스트 시스템내에 구비된 전용 프로세서이다. 테스트 프로세서(11)로부터의 패턴 데이타에 기초하여, 패턴 발생기(12)는 각각 타이밍 발생기(13) 및 파형 포맷터(wave formatter)(14)에 타이밍 데이타 및 파형 데이타를 제공한다. 파형 포맷터(14)가 타이밍 발생기(13)로부터의 타이밍 데이타 및 패턴 발생기(12)로부터의 파형 데이타를 사용하여 테스트 패턴을 발생하고, 상기 테스트 패턴은 드라이버(15)를 통해 테스트 디바이스(15)로 공급된다. 테스트 패턴에 의한 테스트 디바이스(19)로부터의 응답 신호는 아날로그 비교기(16)에 의해 소정의 임계 전압 레벨을 기준으로 로직 신호로 전환된다. 로직 신호는 로직 비교기(17)에 의해 패턴 발생기로부터의 예상 데이타와 비교된다. 로직 비교의 결과는 상기 테스트 디바이스(19)의 어드레스에 대응하는 불량 메모리(18)내에 저장된다. 드라이버(15), 아날로그 비교기(16) 및 테스트 디바이스의 핀을 교체하기 위한 스위치가 핀 전자회로(20)내에 구비된다.
상술한 회로 구성은 반도체 테스트 시스템의 각각의 테스트 핀에 구비된다. 그러므로, 대규모 반도체 테스트 시스템은 256 내지 1046개의 테스트 핀과 같이 많은 수의 테스트 핀을 갖고, 도 1에 도시된 각각에 동일한 개수의 회로 구성이 포함되기 때문에, 실제 반도체 테스트 시스템은 매우 큰 시스템이 된다. 도 2는 그러한 반도체 테스트 시스템의 외관의 일례를 도시한다. 반도체 테스트 시스템은 기본적으로 메인 프레임(22), 테스트 헤드(24), 및 워크 스테이션(26)으로 형성된다.
워크 스테이션(26)은, 예를 들면, 테스트 시스템과 사용자사이의 인터페이스 기능을 하기 위한 그래픽 사용자 인터페이스(GUI)가 구비된 컴퓨터이다. 테스트 시스템의 동작, 테스트 프로그램의 생성, 및 테스트 프로그램의 실행은 워크 스테이션(26)을 통해 실행된다. 메인 프레임(22)은 테스트 핀에 대응하여 도 1에 도시된 테스트 프로세서(11), 패턴 발생기(12), 타이밍 발생기(13), 파형 포맷터(14) 및 비교기(17)를 각각 구비한 다수의 테스트 채널을 포함한다.
테스트 헤드(24)는 도 1에 도시된 핀 전자회로(20)를 각각 구비한 다수의 인쇄 회로 기판을 포함한다. 예를 들면, 테스트 헤드(24)는 핀 전자회로를 형성하는 인쇄 회로 기판이 원형으로 배열된 실린더 형태를 가진다. 테스트 헤드(24)의 상부 표면위에서, 테스트 디바이스(19)는 동작 기판(28)의 중심근처의 테스트 소켓내에 삽입된다.
전기 신호 통신용 콘택 기구인 핀 (테스트) 구조물(27)이 핀 전자회로와 동작 기판(28)사이에 구비된다. 핀 구조물(27)은 핀 전자회로와 동작 기판을 전기적으로 연결하기 위하여 포고-핀(pogo-pin)과 같이 다수의 커넥터를 포함한다. 테스트 디바이스(19)는 핀 전자회로로부터 테스트 패턴 신호를 수신하고, 응답 출력 신호를 발생한다.
종래 반도체 테스트 시스템에서는, 테스트 디바이스에 공급될 테스트 패턴를 발생하기 위하여, 소위 싸이클에 기초한 포맷(cycle based format)으로 기술되는 테스트 데이타가 사용된다. 싸이클에 기초한 포맷에서, 테스트 패턴내의 각각의 변수는 반도체 테스트 시스템의 각각의 테스트 싸이클(테스터 속도)에 비례하여 규정된다. 좀 더 구체적으로, 테스트 싸이클 (테스터 속도) 기술(description), 파형(일종의 파형 및 에지 타이밍) 기술, 및 테스트 데이타내의 벡터 기술은 특정한 테스트 싸이클내의 테스트 패턴을 규정한다.
컴퓨터 보조 설계(CAD) 환경아래의 테스트 디바이스의 설계 단계에서, 결과적인 설계 데이타는 테스트 벤치(test bench)를 통해 로직 시뮬레이션 과정을 실행함으로써 평가된다. 그러나, 그 결과 테스트 벤치를 통해 얻어진 설계 평가 데이타는 이벤트에 기초한 포맷(event based format)으로 기술된다. 이벤트에 기초한 포맷에서, "0"에서 "1"로 또는 "1"에서 "0"으로와 같이 특정한 테스트 패턴내의 각각의 변화 포인트(이벤트)는 시간 경과(time passage)를 기준으로 기술된다. 시간 경과는 예를 들면, 소정의 기준 포인트로부터의 절대적 시간 길이 또는 인접한 2개의 이벤트사이의 상대적 시간 길이로 표현된다.
본 발명의 발명자는 미국 특허 출원 No.09/340,371에 싸이클에 기초한 포맷의 테스트 데이타를 사용한 테스트 패턴 형성과 이벤트에 기초한 포맷의 테스트 데이타를 사용한 테스트 패턴 형성사이의 비교를 개시한 바 있다. 또한, 본원 발명자는 반도체 테스트 시스템의 새로운 개념의 테스트 시스템으로서 이벤트에 기초한 테스트 시스템을 제안한 바 있다. 이벤트에 기초한 테스트 시스템의 구성 및 동작에 관한 상세한 설명은 본 발명과 동일한 양수인의 소유인 미국특허 출원 No. 09/406,300에 나타나 있다.
앞서 설명한 바와 같이, 반도체 테스트 시스템에서, 테스트 핀의 수 이상의 다수의 인쇄 회로 기판 등이 제공되어, 전체적으로 시스템이 매우 커지게 된다. 종래의 반도체 테스트 시스템에서는, 인쇄 회로 기판 등이 서로 동일하다.
예를 들면, 500MHz의 테스트 속도 및 80ps의 타이밍 정확도와 같이 고속 및 고해상도의 테스트 시스템에서, 모든 테스트 핀에 대한 인쇄 회로 기판은 동일한 성능을 가지며, 각각은 테스트 속도 및 타이밍 정확도를 만족시킨다. 따라서, 종래의 시스템은 필연적으로 시스템의 비용이 비싸다. 또한, 동일한 회로 구성이 각각의 테스트 핀에서 사용되기 때문에, 테스트 시스템은 단지 한정된 타입의 테스트만 수행할 수 있다.
그러나, 실제 테스트 디바이스에서는, 테스트 디바이스의 모든 핀들이 고성능 반도체 테스트 시스템에 항상 필요하지는 않다. 예를 들면, 수백개의 핀을 가진 테스트될 전형적인 로직 LSI 디바이스에서, 단지 몇개의 핀만이 실질적으로 최고의 속도로 동작하므로, 최고 속도의 테스트 신호를 필요로 할 뿐이며, 다른 수백개의 핀은 실질적으로 낮은 속도로 동작하므로, 이러한 핀에 대해서는 낮은 속도의 신호로서도 충분하다. 또한, 이것은 산업계에서 높은 관심을 끌고 있는 최근의 반도체 디바이스인 시스템-온-어-칩(system-on-a-chip, SoC)에도 적용된다. 따라서, 고속 테스트 신호는 SoC의 단지 소수의 핀에만 필요할 뿐이며, 다른 핀에는 낮은 속도의 테스트 신호로도 충분하다.
종래의 반도체 테스트 시스템에서, 테스트 디바이스의 소수의 핀에만 필요한 높은 테스트 성능은 모든 테스트 핀에 갖추어 지고, 그 결과 테스트 시스템의 비용이 증가하게 된다. 또한, 종래의 반도체 테스트 시스템은 모든 테스트 핀에 대해 동일한 구성 및 성능을 갖는 회로를 포함하기 때문에, 동시에 병렬적으로 다른 타입의 테스트를 수행하는 것이 불가능하다.
상술한 바와 같이 종래의 반도체 테스트 시스템이 모든 테스트 핀에 동일한 회로 구성을 설치하여, 결과적으로 동시에 2 이상의 서로 다른 종류의 테스트를 수행할 수 없는 이유들중의 하나는, 상기 테스트 시스템은 싸이클을 기초로 한 테스트 데이타를 사용하여 테스트 패턴을 발생시키도록 구성되는데 있다. 싸이클에 기초한 개념을 사용하는 테스트 패턴을 발생할 때, 소프트웨어 및 하드웨어는 복잡해지는 경향이 있다. 따라서, 테스트 시스템내에 서로 다른 회로와 연관된 소프트 웨어 및 서로 다른 회로 구성을 포함하는 것이 불가능하다. 왜냐하면, 이렇게 하는 것은 테스트 시스템을 훨씬 더 복잡하게 만들기 때문이다.
상기 이유를 보다 분명히 설명하기 위하여, 싸이클에 기초한 포맷의 테스트 데이타를 사용한 테스트 패턴의 형성과 도 3에 도시된 파형을 기준으로 이벤트에 기초한 포맷의 테스트 데이타를 사용한 테스트 패턴의 형성이 간단히 비교된다. 보다 상세한 비교는 본 발명의 동일한 수탁자가 소유한 미국특허출원에 개시되어 있다.
도 3의 예는 집적 회로의 설계 단계에서 수행되어 덤프(dump) 파일(37)에 저장된 로직 시뮬레이션에 의한 데이타에 기초로 하여 테스트 패턴이 발생하는 경우를 도시한다. 덤프 파일의 출력은 설계된 LSI(대규모 집적 회로) 디바이스의 입력 및 출력에서의 변화를 도시하고 예를 들어 파형(41)을 나타내기 위해 도 3의 우측 하단에 도시된 기술(descriptions)(48)을 갖는 이벤트에 기초한 포맷의 데이타이다.
이러한 예에서는, 파형(41)에 의해 도시된 것과 같은 테스트 패턴이 상기 기술을 사용하여 형성될 것으로 가정한다. 파형(41)은 각각 핀(Sa 및 Sb)에 대해 발생될 테스트 패턴을 도시한다. 상기 파형을 기술하는 이벤트 데이타는 세트 에지(San, Sbn) 및 그의 타이밍(예를 들면, 기준점으로부터의 시간 길이), 및 리셋 에지(Ran, Rbn) 및 그의 타이밍으로 형성된다.
싸이클에 기초한 개념을 근거로 하여 종래의 반도체 테스트 시스템에 사용될 테스트 패턴을 발생하기 위하여, 테스트 데이타는 테스트 사이클(테스터 속도), 파형(파형의 형태 및 그의 에지 타이밍) 및 벡터로 나누어져야 한다. 그러한 기술의 일례가 도 3의 중앙 및 좌측에 도시되어 있다. 도 3의 좌측의 파형(43)으로 도시된 바와 같이 싸이클에 기초한 테스트 패턴에서는, 테스트 패턴이 각각의 테스트 싸이클(TS1, TS2, 및 TS3)로 나누어져 각각의 테스트 싸이클에 대한 파형 및 타이밍(지연 시간)을 규정한다.
상기 파형, 타이밍 및 테스트 싸이클에 대한 데이타 기술의 일례가 타이밍 데이타(테스트 플랜)(46)내에 도시된다. 파형의 로직 "1", "0" 또는 "Z"의 일례가 벡터 데이타(패턴 데이타)(45)에 도시된다. 예를 들면, 타이밍 데이타(46)에서, 테스트 싸이클은 테스트 싸이클사이의 시간 간격을 규정하기 위하여 "속도(rate)"로 기술되고, 파형은 RZ(0으로 리턴), NRZ(0으로 리턴되지 않음), 및 XOR(배타적 OR)로 기술된다. 또한, 각각의 파형의 타이밍은 대응하는 테스트 사이클의 소정의 에지로부터의 지연 시간에 의해 규정된다.
상술한 바와 같이, 종래의 반도체 테스트 시스템은 사이클에 기초한 처리과정에 의해 테스트 패턴이 발생하기 때문에, 패턴 발생기, 타이밍 발생기, 및 파형 포맷터(wave formatter)는 복잡해지는 경향이며, 따라서, 그러한 하드웨어내에 사용될 소프트웨어도 복잡해진다. 또한, (상기 예의 Sa 및 Sb와 같은) 모든 테스트 핀들이 공통 테스트 싸이클에 의해 정의되기 때문에, 동시에 테스트 핀들사이에서 서로 다른 싸이클의 테스트 패턴을 발생시키는 것이 불가능하다.
그러므로, 종래의 반도체 테스트 시스템에서는, 동일한 회로 구성이 모든 테스트 핀에 사용되고, 서로 다른 회로 구성을 갖는 인쇄 회로 기판을 내부에 포함하는 것이 불가능하다. 결과적으로, 예를 들면, 고속 테스트 시스템도 (높은 전압 및 큰 진폭 발생 회로, 및 드라이버 방지 회로(driver inhibit circuit) 등과 같은) 저속 하드웨어 구성을 포함할 필요가 있고, 그러한 테스트 시스템에서는 고속 성능이 완전히 이용될 수 없다.
대조적으로, 이벤트에 기초한 방법을 사용함으로써 테스트 패턴을 발생하기 위해, 셋/리셋 데이타 및 이벤트 메모리내에 저장된 연관된 타이밍 데이타를 판독만 하면 되므로 매우 간단한 하드웨어 및 소프트웨어 구성이 요구된다. 또한, 테스트 사이클보다 내부의 소정의 이벤트가 존재하는지에 대해 각각의 테스트 핀들이 독립적으로 동작할 수 있으므로, 서로 다른 기능 및 주파수 영역의 테스트 패턴이 동시에 발생될 수 있다.
상술한 바와 같이, 본 발명의 발명자는 이벤트에 기초한 반도체 테스트 시스템을 제안하였다. 이벤트에 기초한 테스트 시스템에서는, 관련된 하드웨어 및 소프트웨어가 구성 및 내용이 매우 간단하기 때문에, 내부에 서로 다른 하드웨어 및 소프트웨어를 구비한 전체 테스트 시스템을 제작하는 것이 가능하다. 더우기, 각각의 테스트 핀이 서로 독립적으로 동작할 수 있기 때문에, 기능 및 주파수 범위가 서로 다른 2개 이상의 테스트가 동시에 병렬적인 방법으로 실행될 수 있다.
그러므로, 본 발명의 목적은 테스트 핀에 따라서 서로 다른 성능의 테스터 모듈을 구비한 반도체 테스트 시스템을 제공하는 것이다.
본 발명의 다른 목적은 테스터 모듈과 테스터 메인 프레임사이의 연결에 대한 규격을 표준화함으로써 서로 다른 핀 개수 및 성능을 갖는 테스터 모듈이 테스터 메인 프레임내에 자유로이 설치될 수 있는 반도체 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 고속 테스터 모듈 및 저속 테스터 모듈을 자유로이 설치함으로써 실질적으로 낮은 비용으로 테스트 디바이스에 충분한 테스트를 실행할 수 있는 반도체 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 고속 테스터 모듈(테스터 기판) 및 저속 테스터 모듈(테스터 기판)이 테스터 모듈의 동작 속도에 따라 테스트 헤드내에서 서로 다른 위치에 있는 테스트 헤드를 구비한 반도체 테스트 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 내부에 서로 다른 다수의 기능성 코어(core)를 구비한 시스템-온-어-칩인 테스트 디바이스를 낮은 테스트 비용과 높은 테스트 효율로 테스트할 수 있는 반도체 테스트 시스템을 제공하는 것이다.
본 발명에 따른 반도체 테스트 시스템은 성능이 서로 다른 2개 이상의 테스터 모듈, 서로 다른 성능을 가진 2개 이상의 테스터 모듈을 포함하는 테스트 헤드, 상기 테스터 모듈과 테스트 디바이스를 전기적으로 연결하기 위하여 테스트 헤드에 구비된 수단, 및 테스터 버스를 통하여 테스터 모듈과 통신함으로써 테스트 시스템의 전체 동작을 제어하기 위한 호스트 컴퓨터를 포함한다. 상기 테스터 모듈의 성능의 한 형태는 고속, 높은 타이밍 정확성을 가지며, 다른 한 형태의 성능은 저속, 낮은 정확도를 가진다.
본 발명에 따른 반도체 테스트 시스템에서, 테스터 모듈의 각각은 다수의 이벤트 테스터 기판을 포함한다. 호스트 컴퓨터의 제어하에서, 각각의 테스터 기판은 테스트 디바이스의 대응하는 핀에 테스트 패턴을 제공하고 테스트 디바이스로부터의 결과 출력을 평가한다.
본 발명의 다른 측면에서, 고속 및 높은 정확도의 테스터 모듈 또는 테스터 기판은 테스트 헤드내에서 저속 및 낮은 정확도의 테스터 모듈 또는 테스트 기판보다 테스트 구조물 및 동작 기판에 보다 가까이 위치한다.
본 발명의 제1 측면에서, 본 발명의 따른 반도체 테스트 시스템은 모듈 구성을 가지기 때문에, 테스트될 디바이스의 종류와 테스트의 목적에 따라 원하는 테스트 시스템이 자유롭게 형성될 수 있다. 테스트 디바이스가 고속 로직 IC인 경우, 내부의 로직 회로중 적은 부분만이 실질적으로 고속으로 동작한다. 따라서, 그러한 고속 로직 IC를 테스트하기 위하여, 소수의 테스터 핀이 고속 테스트를 수행해야 한다. 본 발명에 따른 반도체 테스트 시스템에서, 테스트 헤드와 테스터 모듈을 연결하기 위한 규격(인터페이스)은 표준화된다. 따라서, 표준 인터페이스를 갖는 임의의 테스터 모듈이 테스트 헤드의 임의의 위치에 설치될 수 있다. 따라서, 본 발명에서는 다수의 저속 테스터 모듈과 소수의 고속 테스터 모듈을 결합함으로써, 고속 디바이스가 낮은 비용으로 테스트될 수 있다.
본 발명의 제2 측면에서, 시스템 내에 테스터 모듈 또는 기판을 탑재시키기 위한 위치는 상술한 바와 같이 동작 속도에 따라 결정된다. 예를 들면, 고속 및 높은 정확도의 테스터 모듈 또는 테스터 기판은 저속 및 낮은 정확도의 테스터 모듈 또는 테스터 기판보다 테스트 디바이스(따라서, 테스트 구조물 및 동작 기판)에 보다 가깝게 위치한다. 본 발명의 제2 측면에서는, 테스터 모듈이 시스템내에서 자유롭게 결합되는 제1 측면과는 달리, 테스터 기판의 위치는 자유롭게 변화될 수 없다. 그러나, 본 발명의 제2 측면에서는, 원하는 성능의 테스트 시스템이 낮은 비용으로 제작될 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 테스트 시스템에서, 테스터 모듈(테스트 기판)은 테스트에 실행하는 데 필요한 모든 정보가 이벤트에 기초한 포맷으로 구비되는 이벤트에 기초한 구조로 구성된다. 그러므로, 각각의 테스터 싸이클의 시작 타이밍을 나타낸는 레이트 신호(rate signal) 또는 종래의 기술에서 사용되는 레이트 신호와 동기하여 동작하는 패턴 발생기는 더이상 필요하지 않다. 레이트 신호 또는 패턴 발생기를 포함할 필요가 없기 때문에, 이벤트에 기초한 테스트 시스템내의 각각의 테스트 핀은 다른 테스트 핀과 독립적으로 동작할 수 있다. 또한, 이벤트에 기초한 구조이기 때문에, 이벤트에 기초한 테스트 시스템의 하드웨어는 상당히 줄일 수 있고, 테스터 모듈을 제어하기 위한 소프트웨어도 상당히 간단하게 할 수 있다. 따라서, 이벤트에 기초한 테스트 시스템의 전체 물리적인 크기는 감소될 수 있고, 추가로 비용 절감, 및 설치 공간 및 관련된 비용 절감이 가능하다.
또한, 본 발명에 따른 반도체 테스트 시스템에서, 전자 설계 자동화 (Electronic Design Automation, EDA) 환경에서의 디바이스의 설계 단계의 로직 시뮬레이션 데이타가 평가 단계에서 디바이스를 테스트하기 위한 테스트 패턴을 발생시키는 데 직접 사용될 수 있다. 따라서, 디바이스와 상기 디바이스의 평가사이의 소요 시간(Turnaround Time, TAT)이 실질적으로 감소되고, 그 결과 테스트 효율을 증가시키면서 테스트 비용을 감소시킨다.
도 1은 종래기술의 반도체 테스트 시스템(LSI 테스터)의 기본 구성을 도시하는 도면이다.
도 2는 종래기술의 반도체 테스트 시스템의 외관의 예를 도시하는 개략도이다.
도 3은 종래 반도체 테스트 시스템에서 싸이클에 기초한 테스트 패턴을 발생하기 위한 설명의 예와 본 발명의 반도체 테스트 시스템에서 이벤트(event)에 기초한 테스트 패턴을 발생하기 위한 예를 비교하기 위한 도표이다.
도 4는 본 발명의 다수의 테스터 모듈을 포함함으로써 서로 다른 성능으로 그룹지어진 테스트 핀을 구비하는 반도체 테스트 시스템을 설정하기 위한 개략도이다.
도 5는 본 발명에 따라 테스터 모듈내에 포함된 이벤트 테스터 기판에 구비된 이벤트 테스터내의 회로 구성을 일례를 도시하는 개략도이다.
도 6은 본 발명의 반도체 테스트 시스템의 외관의 일례를 도시하는 개략도이다.
도 7은 본 발명의 이벤트에 기초한 구조에 의해 형성된 서로 다른 테스트 속도의 다수의 테스터 모듈(테스터 기판)을 결합시킴으로써 시스템-온-칩과 같은 테스트 진행할 디바이스(DUT)를 테스트하는데 적합한 반도체 테스트 시스템의 구성의 일례를 도시하는 블럭도이다.
도 8a 및 8b는 테스트 성능의 레벨에 따른 테스트 헤드내의 서로 다른 테스트 성능의 테스터 기판을 배치하는 일례를 도시하는 개략도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
19 : 테스트 디바이스(device under test, DUT)
58 : 어드레스 제어기
60 : 이벤트 메모리(event memory)
62 : 호스트 컴퓨터
64 : 시스템 버스
66 : 이벤트 테스터 기판
124 : 테스트 헤드
126 : 인터페이스
127 : 테스트 구조물(test fixture)
128 : 동작 기판(performance board)
본 발명의 실시예는 도 4 내지 8을 참조로 하여 설명된다. 도 4는 본 발명의 제1 측면을 도시하는 개략도이다. 본 발명에 따른 반도체 테스트 시스템에서 테스트 헤드(테스터 메인 프레임)는 하나 이상의 모듈 테스터(지금부터는 "테스터 모듈(tester module)")이 내부에 선택적이고 자유롭게 설치되도록 구성된다. 설치될 테스터 모듈은 원하는 테스트 핀의 수 또는 고속 모듈 HSM 및 저속 모듈 LSM과 같이 서로 다른 테스터 모듈의 조합에 따라 다수의 동일한 테스터 모듈이 될 수 있다.
테스트 헤드(124)는 예를 들면, 테스트 구조물(127)의 핀의 수, 테스트될 디바이스의 타입, 및 테스트될 디바이스의 핀의 수에 따라 다수의 테스터 모듈로 제공된다. 이후에 설명될 것과 같이, 테스트 구조물과 테스트 모듈사이의 인터페이스(연결) 규격은 소정의 테스터 모듈이 테스트 헤드내의 소정의 위치에 설치될 수 있도록 표준화된다.
테스트 구조물(127)은 테스터 모듈과 동작 기판(128)을 전기 및 기계적으로 연결하기 위하여 포고-핀(pogo-pin)과 같은 다수의 탄성적인 커넥터를 포함한다. 테스트 디바이스(19)는 동작 기판(128)상의 테스트 소켓내에 삽입됨으로써 반도체 테스트 시스템과의 전기적 통신이 성립된다.
테스터 모듈의 각각은 소정 개수의 핀 그룹을 구비한다. 예를 들면, 하나의 고속 모듈 HSM은 128 테스트 핀(테스트 채널)에 대응하는 인쇄 회로 기판에 설치되며, 하나의 저속 모듈 LSM은 256 테스트 핀(테스트 채널)에 대응하는 인쇄 회로 기판에 설치된다. 이러한 숫자는 단지 예시적인 목적으로만 개시된 것이고, 다양한 수의 테스트 핀이 가능하다.
고속 테스터 모듈은 500MHz 또는 1.2GHz의 테스트 속도와 같은 고속 동작 속도와 80ps와 같은 높은 타이밍 정확도를 갖는 테스터 모듈이다. 저속 테스터 모듈은 125MHz의 테스트 속도와 같은 저속 동작 속도와 200ps와 같은 타이밍 정확도를 갖는 테스터 모듈이다.
상기 주지한 바와 같이, 테스터 모듈내의 각각의 기판은 각각 동작 기판(128)을 통하여 테스트 디바이스의 대응하는 핀으로 테스트 패턴을 발생 및 공급하는 이벤트 테스터이다. 테스트 패턴에 응답하는 테스트 디바이스(19)의 출력 신호는 동작 기판(128)을 통하여 테스터 모듈내의 이벤트 테스터 기판으로 전송되며, 따라서, 예상 신호와 비교하여 테스트 디바이스의 양호/불량을 판정한다.
각각의 테스터 모듈은 인터페이스(126)가 제공된다. 커넥터(126)는 테스트 구조물(127)의 표준 규격에 적합하도록 배치된다. 예를 들면, 테스트 구조물(127)의 표준 규격에서, 핀의 임피던스, 커넥터 핀의 구성, 핀사이의 거리(핀 피치(pin pitch)), 및 핀들의 상대적인 거리는 의도된 테스트 헤드에 대해 규정된다. 표준 규격을 모든 테스터 모듈들과 일치시키는 인터페이스(커넥터)(126)를 사용함으로써, 다양한 조합의 테스트 모듈로 된 테스트 시스템이 자유롭게 만들어 질 수 있다.
본 발명의 구성에 의해, 테스트될 디바이스를 매치시키는 최적의 비용.성능의 테스트 시스템이 제작될 수 있다. 또한, 하나 이상의 테스터 모듈을 교체함으로써 상기 테스트 시스템의 성능 향상이 이루어 질 수 있고, 따라서, 테스트 시스템의 전체 수명도 증가된다. 더구나, 본 발명에 따른 테스트 시스템은 서로 성능이 다른 다수의 테스트 모듈을 설치할 수 있으므로, 테스트 시스템의 원하는 성능이 대응하는 테스트 모듈에 의해 직접 얻어질 수 있다. 그러므로, 테스트 시스템의 성능은 용이하게 직접적으로 개선될 수 있다.
본 발명에 따른 반도체 테스트 시스템의 외관의 일례가 도 6의 개략도에 도시되어 있다. 도 6에서, 예를 들면, 호스트 컴퓨터(메인 컴퓨터 시스템)(62)는 테스트 시스템의 전체 동작을 제어하기 위한 제어기 뿐만 아니라 사용자 인터페이스로서의 기능을 수행하는 워크 스테이션이다. 호스트 컴퓨터(62) 및 테스트 시스템의 내부 하드웨어는 시스템 버스(64)를 통해 연결된다.(도 5 및 7)
본 발명에 따른 이벤트에 기초한 테스트 시스템은 싸이클에 기초한 개념에 의해 구성된 종래의 반도체 테스트 시스템에 사용된 패턴 생성기 및 타이밍 생성기가 필요하지 않다. 그러므로, 테스트 헤드(또는 테스터 메인 프레임)(124)내의 모든 모듈 이벤트 테스터를 설치함으로써 전체 테스트 시스템의 물리적인 크기를 실질적으로 감소시키는 것이 가능하다.
도 5는 테스터 모듈에서 이벤트 테스터 기판(66)내의 구성의 일례를 도시한 블럭도이다. 이벤트에 기초한 테스트 시스템에 대한 좀 더 자세한 설명은 본 발명과 동일한 양수인이 소유한 상기 미국 특허 출원 09/406,300 뿐만 아니라 미국특허출원 09/259,401에 기술되어 있다.
인터페이스(53) 및 프로세서(CPU)(67)는 시스템 버스(64)를 통해 테스터 컴퓨터(호스트 컴퓨터)(62)로 연결된다. 예를 들면, 인터페이스(53)는 이벤트 테스터를 테스트 디바이스의 입력/출력 핀으로 할당하기 위하여 이벤트 테스터 기판내의 호스트 컴퓨터(62)로부터 레지스터(도시되지 않음)로 데이타를 전송하기 위해 사용된다. 예를 들면, 호스트 컴퓨터가 시스템 버스(64)로 어드레스가 할당된 그룹을 전송할 경우, 인터페이스(53)는 그룹 할당 어드레스를 해석하고 데이타가 호스트 컴퓨터로부터 특정 이벤트 테스트 기판내의 레지스터로 저장되게 한다.
예를 들면, 제어기(67)는 각각의 이벤트 테스터 기판에 제공되고, 이벤트의 발생(테스트 패턴)을 포함하는 이벤트 테스트 기판내에서의 동작, 테스트 디바이스로부터의 출력 신호의 평가, 및 불량 데이타의 수집을 제어한다. 제어기(67)는 각각의 테스트 기판 또는 일부 테스트 기판에 제공된다. 또한, 제어기(67)는 항상 이벤트 테스트 기판내에 구비될 필요는 없으나, 동일한 제어 기능이 호스트 컴퓨터(62)에 의해 직접 이벤트 테스터 기판으로 이루어진다.
예를 들면, 가장 간단한 경우, 어드레스 제어기(58)는 프로그램 카운터이다. 어드레스 제어기(58)는 불량 데이타 메모리(57) 및 이벤트 메모리(60)로 공급되는 어드레스를 제어한다. 이벤트 타이밍 데이타는 테스트 프로그램으로서 호스트 컴퓨터로부터 이벤트 메모리(60)로 전송되어 그 내부에 저장된다.
상술한 바와 같이 이벤트 메모리(60)는 이벤트이 각각의 타이밍("1"에서 "0"으로 및 "0"에서 "1"로의 변화점)을 정의하는 이벤트 타이밍 데이타를 저장한다. 예를 들면, 이벤트 타이밍 데이타는 2가지 타입의 데이타로 저장되는데, 하나는 기준 클럭 싸이클의 정수배를 나타내며 다른 하나는 기준 클럭 싸이클의 분수(fraction)를 나타낸다. 바람직하게는 이벤트 타이밍 데이타는 이벤트 메모리(60)내에 저장되기 전에 압축된다.
압축해제 유닛(62)은 압축된 타이밍 데이타를 이벤트 메모리(60)로부터 압축 해제(재생)한다. 타이밍 카운터/스케일링 로직(63)은 이벤트 타이밍 데이타를 합하거나 수정함으로써 각각의 이벤트의 시간 길이 데이타를 발생한다. 시간 길이 데이타는 각 이벤트의 타이밍을 소정의 기준점으로부터의 시간 길이(지연 시간)로 나타낸다. 이벤트 발생기(64)는 시간 길이 데이타에 근거하여 테스트 패턴을 발생하고, 핀 전자회로(61)롤 통해 테스트 디바이스(19)로 테스트 패턴을 제공한다. 따라서, 그로부터의 응답 출력을 평가함으로써 테스트 디바이스(19)의 특정 핀을 테스트한다. 도 1의 종래의 기술에 도시된 것과 같이, 핀 전자회로(61)는 주로 특정 디바이스 핀으로 공급될 테스트 패턴을 구동하는 드라이버와 테스트 패턴에 의해 발생한 디바이스 핀의 출력 신호의 전압 레벨을 판정하는 아날로그 비교기로 이루어진다.
상기 요약한 이벤트 테스터에서, 테스트 디바이스로 공급되는 입력 신호 및 테스트 디바이스의 출력 신호와 비교되는 예상 신호는 이벤트에 기초한 포맷의 데이타로 발생된다. 이벤트에 기초한 포맷에서, 테스트 신호 및 예상 신호에서의 변화점에 대한 정보는 동작 정보(셋 및/또는 리셋) 및 시간 정보(특정점으로부터의 시간 길이)로 형성된다.
상술한 바와 같이, 종래의 반도체 테스트 시스템에서는, 싸이클에 기초한 방법이 사용되며, 이는 이벤트에 기초한 구조에서 필요로 하는 것 보다 적은 메모리 용량을 필요로 한다. 싸이클에 기초한 테스트 시스템에서, 입력 신호 및 예상 신호의 시간 정보는 싸이클 정보(속도 또는 동기 신호) 및 지연 시간 정보로 이루어진다. 입력 신호 및 예상 신호의 동작 정보는 파형 모드 데이타 및 패턴 데이타로 이루어진다. 이러한 구성에서, 지연 시간 정보는 한정된 수의 데이타에 의해서만 정의될 수 있다. 또한, 패턴 데이타를 유연하게 발생하기 위하여, 테스트 프로그램은 많은 루프 및/또는 서브 루틴을 내부에 포함해야 한다. 그러므로, 종래의 테스트 시스템은 복잡한 구성 및 동작 처리를 필요로 한다.
이벤트에 기초한 테스트 시스템에서는, 종래의 복잡한 구성 및 동작 처리는 필요하지 않으므로, 동일한 테스트 시스템에서 서로 다른 성능의 테스트 핀을 포함 및/또는 테스트 핀의 수를 용이하게 증가시킬 수 있다. 이벤트에 기초한 테스트 시스템이 큰 용량의 메모리를 필요로 하더라도, 메모리 용량의 증가 및 메모리 비용의 감소가 오늘날 계속적으로 빠르게 실현되기 때문에, 그러한 메모리 용량의 증가는 중요한 문제가 아니다.
도 7은 본 발명에 따른 반도체 테스트 시스템이 시스템-온-어-칩을 테스트하는데 적용되는 경우의 일례를 도시한다. 이러한 테스트 시스템에서, 다수의 테스트 모듈은 각각의 기능성 코어, 상기 코어들사이의 인터페이스, 및 시스템-온-어-칩 전체를 평가하도록 시스템-온-어-칩내의 대응하는 기능성 코어로 할당된다.
상술한 바와 같이, 고속 반도체 디바이스를 테스트하는 많은 경우에 있어서, 단지 소수의 디바이스 핀만이 고속 및 높은 타이밍 정확도 테스트 신호를 필요로 하고, 다른 디바이스 핀들은 저속 및 낮은 타이밍 정확성으로 테스트되어도 충분하다. 본 발명은 디바이스 테스트시 그러한 상황에 적합하고, 디바이스를 낮은 비용으로 고성능 테스트를 실행할 수 있다.
따라서, 본 발명의 구성은 내부에 내장 자가 테스트(built-in self test, BIST) 기능을 갖는 최근의 반도체 디바이스를 테스트하는데 적합하다. BIST 기능을 구비한 반도체 디바이스는 내부 회로를 테스트할 때, 외부 테스터와 내부 회로를 인터페이스하는 BIST 제어기를 포함한다. 경계 스캔 탭 제어기(boundary scan TAP controller)에 대한 IEEE-1149.1에 규정된 것과 같이, BIST 제어기와 테스터사이의 통신은 5개의 핀으로 구성된 인터페이스를 통해 이루어진다. 상기 인터페이스는 고속 동작을 필요로 한다. 따라서, 도 7의 예에서, 이러한 목적을 위한 테스트 모듈은 인터페이스 핀 그룹(IPG) 모듈로 표시된다.
도 7의 예에서, 테스터 모듈(661)은 저속 모듈(LSM)이고, 테스트 모듈(662)는 고속 모듈(HSM)이며, 테스터 모듈(663)은 BIST 인터페이스 모듈(IPG)이고, 테스터 모듈 (664및 665)는 저속 모듈(LSM)이다. 상기 예에서, 시스템-온-어-칩내의 마이크로프로세서는 고속 테스트를 필요로 하고 테스트 모듈(663)에 대응하는 기능성 코어는 BIST 기능을 가지는 것으로 가정한다. 각각의 테스터 모듈(66)에 대한 핀의 수는 테스트 디바이스(기능성 코어)의 핀의 수에 따라 할당된다. 핀 개수의 그러한 할당은 호스트 컴퓨터로부터의 지시에 의해 변화한다.
시스템-온-어-칩을 직접 평가하기 보다 도 7의 배치에서 시스템-온-어-칩을 평가할 때, 각각의 기능성 코어에 대응하여 준비된 각각의 실리콘 IC는 대응하는 테스터 모듈에 의해 테스트된다. 메인 시스템(호스트) 컴퓨터는 시스템 버스(64)를 통해 테스터 모듈의 각각으로 시스템-온-어-칩의 설계 단계에서 발생된 테스트 벤치 데이타를 제공한다. 테스트 벤치 데이타에 기초하여, 테스트 패턴이 테스터 모듈에 의해 발생된다. 시스템-온-어-칩 기능의 평가에 대한 좀 더 자세한 설명은 본 발명의 동일한 양수인의 소유인 미국특허출원 09/428,746에 나타나 있다.
도 8은 본 발명의 제2 측면을 도시하는 개략도이다. 이 도면은 반도체 테스트 시스템의 테스트 헤드(224)내의 인쇄 회로 기판의 레이아웃(layout)의 일례를 도시한다. 고속 및 높은 정확도의 테스터 모듈(또는 테스터 기판)에 있어서, 테스트 모듈과 테스트 디바이스사이의 신호 경로 길이를 최소화하는 것이 필요하다. 반대로, 저속 및 낮은 정확도의 테스터 모듈에 있어서는, 테스트 모듈과 테스트 디바이스사이의 신호 경로 길이를 상대적으로 길게하는 것이 허용될 수 있다.
그러므로, 도 8a 및 8b에 도시된 것과 같이, 고속 테스터 모듈 또는 고속 테스터 기판은 테스트 헤드(224)의 상부에 배치되며, 저속 테스터 모듈은 테스트 헤더(224)의 하부에 배치된다. 이러한 배치에서, 고속 테스터 모듈과 테스트 디바이스사이의 테스트 구조물(227)을 통한 신호 경로 길이는 짧아질 수 있으며, 고속 테스트 동작이 달성된다.
본 발명의 제2 측면에서, 시스템내의 테스터 모듈 또는 기판을 탑재하기 위한 위치는 상술한 바와 같이 동작 속도에 따라 결정된다. 이러한 예에서, 테스터 모듈이 시스템내에서 자유로이 결합되는 본 발명의 제1측면과 달리, 테스터 기판의 위치는 자유로이 변경될 수 없다. 이것은 테스터 기판의 위치가 테스터 기판의 동작 속도에 기초로 하여 고정적으로 결정되기 때문이다. 그러나, 본 발명의 제2 측면에서는, 원하는 성능의 테스트 시스템이 낮은 비용으로 얻어질 수 있다.
상기와 같이, 본 발명에 따른 반도체 테스트 시스템은 모두 모듈 구성을 가지기 때문에, 테스트될 디바이스의 종류 및 테스트의 목적에 따라 원하는 테스트 시스템이 자유롭게 형성될 수 있다. 테스트 디바이스가 고속 로직 IC인 경우에는, 내부의 로직 회로의 단지 일부분만이 실질적으로 고속으로 동작한다. 따라서, 그러한 고속 로직 IC를 테스트하기 위하여 소수의 테스터 핀은 고속 성능을 가질 필요가 있다. 따라서, 본 발명에서는 다수의 저속 테스터 모듈을 소수의 고속 테스터 모듈과 결합함으로써, 고속 테스터가 낮은 비용으로 얻어질 수 있다.
또한, 본 발명에 따른 반도체 테스트 시스템에서, 테스터 모듈(테스터 기판)은 테스트를 실행하는데 필요한 모든 정보가 이벤트에 기초한 포맷으로 구비되는 이벤트에 기초한 구조로 구성된다. 그러므로, 각 테스트 싸이클의 시작 타이밍을 도시하는 레이트 신호 또는 종래의 기술에 사용되는 레이트 신호와 동기하여 동작하는 패턴 발생기는 더 이상 필요하지 않다. 레이트 신호 또는 패턴 발생기를 포함할 필요가 없기 때문에, 이벤트에 기초한 테스트 시스템내의 각각의 테스트 핀은 다른 테스트 핀과 독립적으로 동작할 수 있다. 또한, 이벤트에 기초한 구조이기 때문에, 이벤트에 기초한 테스트 시스템의 하드웨어는 상당히 감소시킬 수 있으며, 테스터 모듈을 제어하기 위한 소프트웨어도 상당히 간단하게 할 수 있다. 따라서, 이벤트에 기초한 테스트 시스템의 전체 물리적인 크기는 감소될 수 있고, 추가적으로 비용 절감, 설치 공간 감소 및 관련된 비용 절감이 가능하다.
또한, 본 발명에 따른 반도체 테스트 시스템에서는, 전자 설계 자동화(EDA) 환경에서 디바이스의 설계 단계에서의 로직 시뮬레이션 데이타가 평가 단계에서 디바이스를 테스트하기 위한 테스트 패턴을 발생하는데 직접 사용될 수 있다. 따라서, 디바이스의 설계와 디바이스의 평가사이의 소요 시간이 실질적으로 저감되며, 테스트 비용이 감소되고 테스트 효율이 증가한다.
단지 바람직한 실시예만이 구체적으로 도시 및 설명되었어도, 본 발명의 많은 변형 및 변화들이 상기 개시로 미루어 보아 가능하며, 본 발명의 의도된 범주 및 사상을 벗어남이 없이 첨부된 청구항의 범위내에 있다는 것을 이해할 것이다.

Claims (14)

  1. 반도체 테스트 시스템에 있어서,
    서로 다른 성능을 구비한 2개 이상의 테스터 모듈(tester module)을 설치하기 위한 테스트 헤드;
    상기 테스트 헤드상에 구비되어 상기 테스터 모듈과 테스트 디바이스(device under test, DUT)를 전기적으로 연결하기 위한 수단; 및
    테스터 버스(tester bus)를 통하여 상기 테스터 모듈과 통신함으로써 상기 테스트 시스템의 전체 동작을 제어하기 위한 호스트 컴퓨터
    를 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
  2. 제1항에 있어서,
    상기 테스터 모듈의 성능의 한 형태는 고속 및 높은 타이밍 정확도이며, 성능의 다른 형태는 저속 및 낮은 타이밍 정확도인 것을 특징으로 하는 반도체 테스트 시스템.
  3. 제1항에 있어서,
    상기 테스터 모듈과 상기 테스트 디바이스를 전기적으로 연결하기 위한 상기 수단과 상기 테스터 모듈을 연결하기 위한 규격은 표준화되는 것을 특징으로 하는 반도체 테스트 시스템.
  4. 제1항에 있어서,
    상기 테스터 모듈과 상기 테스트 디바이스를 전기적으로 연결하기 위한 상기 수단은 그 위에 상기 테스트 디바이스를 탑재하기 위한 기구를 구비한 동작 기판(performance boards) 및 상기 동작 기판과 상기 테스터 모듈사이를 전기적으로 연결하기 위한 연결 기구를 구비한 테스트 구조물(test fixture)로 이루어지는 것을 특징으로 하는 반도체 테스트 시스템.
  5. 제1항에 있어서,
    다수의 테스터 핀이 상기 테스터 모듈에 가변적으로 할당되는 것을 특징으로하는 반도체 테스트 시스템.
  6. 제1항에 있어서,
    다수의 테스터 핀이 상기 테스터 모듈에 가변적으로 할당되고, 테스트 핀의 상기 할당 및 그의 변형은 상기 호스트 컴퓨터로부터의 어드레스 데이타에 의해 조정되는 것을 특징으로 하는 반도체 테스트 시스템.
  7. 제1항에 있어서,
    상기 테스터 모듈의 각각은 다수의 이벤트 테스터 기판(event tester boards)을 포함하고,
    상기 이벤트 테스터 기판의 각각은 소정 개수의 테스트 핀으로 할당되는 것을 특징으로 하는 반도체 테스트 시스템.
  8. 제7항에 있어서,
    상기 테스터 모듈의 각각은 상기 이벤트 테스터 기판들중의 하나와 대응하는 것을 특징으로 하는 반도체 테스트 시스템.
  9. 제1항에 있어서,
    상기 테스터 모듈의 각각은 내부 제어기를 포함하고,
    상기 내부 제어기는 상기 호스트 컴퓨터로부터의 지시에 응답하여 상기 테스터 모듈로부터 테스트 패턴을 발생시키고 상기 테스트 디바이스의 출력 신호를 평가하도록 제어하는 것을 특징으로 하는 반도체 테스트 시스템.
  10. 제7항에 있어서,
    상기 테스터 모듈의 각각은 다수의 이벤트 테스터 기판을 포함하고,
    상기 이벤트 테스터 기판의 각각은 내부 제어기를 포함하고,
    상기 내부 제어기는 상기 호스트 컴퓨터로부터의 지시에 응답하여 상기 테스터 모듈로부터 테스트 패턴을 발생시키고 상기 테스트 디바이스의 출력 신호를 평가하도록 제어하는 것을 특징으로 하는 반도체 테스트 시스템.
  11. 제2항에 있어서,
    고속 및 높은 타이밍 정확도를 갖는 상기 테스터 모듈은 상기 테스트 헤드내에서 저속 및 낮은 타이밍 정확도를 갖는 상기 테스터 모듈보다 상기 연결 수단에 더 가깝게 위치하는 것을 특징으로 하는 반도체 테스트 시스템.
  12. 제3항에 있어서,
    고속 및 높은 타이밍 정확도를 갖는 상기 테스터 모듈은 상기 테스트 헤드내에서 저속 및 낮은 타이밍 정확도를 갖는 상기 테스터 모듈보다 상기 연결 수단에 더 가깝게 위치하는 것을 특징으로 하는 반도체 테스트 시스템.
  13. 제1항에 있어서,
    상기 테스트 디바이스는 BIST(built-in self test) 기능을 가지며,
    상기 테스트 디바이스내의 BIST 제어기와 통신하는 상기 테스터 모듈은 IEEE 1149 표준에 규정된 신호를 발생하도록 구성되는 것을 특징으로 하는 반도체 테스트 시스템.
  14. 제1항에 있어서,
    상기 테스터 모듈의 각각은 다수의 이벤트 테스터 기판을 포함하고,
    상기 이벤트 테스터 기판의 각각은 하나의 테스트 핀에 할당되며,
    상기 이벤트 테스터 기판의 각각은,
    상기 호스트 컴퓨터로부터의 지시에 응답하여 상기 테스터 모듈로부터 테스트 패턴을 발생시키고 상기 테스트 디바이스의 출력 신호를 평가하도록 제어하는 제어기;
    각각의 이벤트에 대한 타이밍 데이타를 저장하기 위한 이벤트 메모리;
    상기 제어기의 제어하에서, 상기 이벤트 메모리로 어드레스 데이타를 제공하기 위한 어드레스 시퀀서(address sequencer);
    상기 이벤트 메모리로부터의 상기 타이밍 데이타에 기초하여 테스트 패턴을 발생하기 위한 수단; 및
    상기 테스트 패턴을 상기 테스트 디바이스의 대응하는 핀으로 전송하고 상기 테스트 디바이스로부터의 응답 출력 신호를 수신하기 위한 핀 전자회로를 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
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TW (1) TW495617B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604160B1 (ko) * 2004-06-18 2006-07-25 주식회사 유니테스트 복수의 반도체 모듈을 동시에 테스트하는 반도체 모듈테스트 장치
KR100604161B1 (ko) * 2004-06-18 2006-07-25 주식회사 유니테스트 복수의 반도체 컴포넌트를 동시에 테스트하는 반도체컴포넌트 테스트 장치
KR100895838B1 (ko) * 2006-06-05 2009-05-06 요코가와 덴키 가부시키가이샤 Ｉｃ 테스터

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020152046A1 (en) * 2001-04-13 2002-10-17 Velichko Sergey A. Concurrent control of semiconductor parametric testing
US7337088B2 (en) * 2001-05-23 2008-02-26 Micron Technology, Inc. Intelligent measurement modular semiconductor parametric test system
US6631340B2 (en) * 2001-10-15 2003-10-07 Advantest Corp. Application specific event based semiconductor memory test system
US6988229B1 (en) * 2002-02-11 2006-01-17 Folea Jr Richard Victor Method and apparatus for monitoring and controlling boundary scan enabled devices
US7162386B2 (en) * 2002-04-25 2007-01-09 Micron Technology, Inc. Dynamically adaptable semiconductor parametric testing
KR100487535B1 (ko) * 2002-08-14 2005-05-03 삼성전자주식회사 다른 종류의 반도체 장치들을 동시에 테스트하는 시스템
US20040225459A1 (en) * 2003-02-14 2004-11-11 Advantest Corporation Method and structure to develop a test program for semiconductor integrated circuits
US7010451B2 (en) * 2003-04-17 2006-03-07 Micron Technology, Inc. Dynamic creation and modification of wafer test maps during wafer testing
US7587642B2 (en) * 2003-07-08 2009-09-08 Texas Instruments Incorporated System and method for performing concurrent mixed signal testing on a single processor
US7487399B2 (en) * 2003-11-07 2009-02-03 Hewlett-Packard Development Company, L.P. System and method for testing a component in a computer system using frequency margining
US7197416B2 (en) * 2004-05-22 2007-03-27 Advantest America R&D Center, Inc. Supporting calibration and diagnostics in an open architecture test system
KR100548199B1 (ko) * 2004-07-15 2006-02-02 삼성전자주식회사 아날로그/디지털 혼합 신호 반도체 디바이스 테스트 장치
JP4537400B2 (ja) * 2004-07-23 2010-09-01 株式会社アドバンテスト 電子部品ハンドリング装置の編成方法
CN100419433C (zh) * 2004-09-24 2008-09-17 京元电子股份有限公司 具有讯号转接装置的集成电路插座及电子元件测试方法
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8089795B2 (en) * 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
WO2007028109A2 (en) 2005-09-02 2007-03-08 Metaram, Inc. Methods and apparatus of stacking drams
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
CN101501517B (zh) * 2006-08-04 2013-02-06 爱德万测试(新加坡)私人有限公司 具有通用和专门资源的块的测试模块
DE102007045756B4 (de) * 2007-09-25 2014-05-15 Texas Instruments Deutschland Gmbh Elektronische Leiterplatte und Verfahren für das automatische Prüfen
JP5023951B2 (ja) * 2007-10-10 2012-09-12 横河電機株式会社 半導体試験装置
US8010851B2 (en) * 2008-03-31 2011-08-30 Advantest Corporation Testing module, testing apparatus and testing method
JP2010078536A (ja) * 2008-09-29 2010-04-08 Yokogawa Electric Corp ピン接続算出装置
EP2574511B1 (en) * 2011-09-30 2016-03-16 Honda Research Institute Europe GmbH Analyzing road surfaces
US9310433B2 (en) 2014-04-18 2016-04-12 Breker Verification Systems Testing SOC with portable scenario models and at different levels
KR102319160B1 (ko) * 2020-07-14 2021-11-01 주식회사 엑시콘 반도체 디바이스 테스트 시스템

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5025205A (en) * 1989-06-22 1991-06-18 Texas Instruments Incorporated Reconfigurable architecture for logic test system
US5216361A (en) * 1991-07-10 1993-06-01 Schlumberger Technologies, Inc. Modular board test system having wireless receiver
US5254939A (en) * 1992-03-20 1993-10-19 Xandex, Inc. Probe card system
TW299398B (ko) * 1994-08-22 1997-03-01 Zenshin Test Co
US5535164A (en) * 1995-03-03 1996-07-09 International Business Machines Corporation BIST tester for multiple memories
JPH10112199A (ja) * 1996-10-03 1998-04-28 Advantest Corp メモリ試験装置
US6360340B1 (en) * 1996-11-19 2002-03-19 Teradyne, Inc. Memory tester with data compression
US6018814A (en) * 1997-03-26 2000-01-25 Simd Solutions, Inc. Star-I: scalable tester architecture with I-cached SIMD technology
US6331770B1 (en) * 2000-04-12 2001-12-18 Advantest Corp. Application specific event based semiconductor test system
US6314034B1 (en) * 2000-04-14 2001-11-06 Advantest Corp. Application specific event based semiconductor memory test system

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100604160B1 (ko) * 2004-06-18 2006-07-25 주식회사 유니테스트 복수의 반도체 모듈을 동시에 테스트하는 반도체 모듈테스트 장치
KR100604161B1 (ko) * 2004-06-18 2006-07-25 주식회사 유니테스트 복수의 반도체 컴포넌트를 동시에 테스트하는 반도체컴포넌트 테스트 장치
KR100895838B1 (ko) * 2006-06-05 2009-05-06 요코가와 덴키 가부시키가이샤 Ｉｃ 테스터

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JP4143254B2 (ja) 2008-09-03
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