JP2001166011A - モジュール型半導体試験システム - Google Patents
モジュール型半導体試験システムInfo
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Abstract
(57)【要約】
【課題】半導体試験システムであり、特に各種の異なる
タイプの試験装置をモジュール化してそれらの複数個を
組み合わせることにより、全体として異なる半導体試験
システムを容易に構成できるようにする。 【解決手段】この半導体試験システムは、２以上の異な
る種類の性能を有するテスタモジュールと、その異なる
種類の性能を有する２種以上のテスタモジュールを２個
以上組み合わせて搭載するテストヘッドと、そのテスト
ヘッド上に設けられ、テスタモジュールと被試験デバイ
スを電気的に接続する手段と、そのテストヘッドに搭載
された上記テスタモジュールとシステムバスを介して通
信することにより、システム全体の動作を制御するホス
トコンピュータとにより構成される。各テスタモジュー
ルはイベントベースのテスタとして構成される複数のテ
スタボードを有している。
タイプの試験装置をモジュール化してそれらの複数個を
組み合わせることにより、全体として異なる半導体試験
システムを容易に構成できるようにする。 【解決手段】この半導体試験システムは、２以上の異な
る種類の性能を有するテスタモジュールと、その異なる
種類の性能を有する２種以上のテスタモジュールを２個
以上組み合わせて搭載するテストヘッドと、そのテスト
ヘッド上に設けられ、テスタモジュールと被試験デバイ
スを電気的に接続する手段と、そのテストヘッドに搭載
された上記テスタモジュールとシステムバスを介して通
信することにより、システム全体の動作を制御するホス
トコンピュータとにより構成される。各テスタモジュー
ルはイベントベースのテスタとして構成される複数のテ
スタボードを有している。
Description
【０００１】
【発明の属する技術分野】本発明は超ＬＳＩ等の半導体
集積回路を試験するための半導体試験システムに関し、
特に各種の異なるタイプの試験装置をモジュール化して
それらの複数個を組み合わせることにより、全体として
異なる半導体試験システムを容易に構成できるようにす
るものである。また本発明の半導体試験システムは、高
速高性能で少数の試験装置（テスタモジュール）を低速
で多数の試験装置（テスタモジュール）と混在させるこ
とにより、全体として低コストで試験システムを構成す
ることを可能とする。本発明による、テスタモジュール
やテスタボードはイベントテスタとして構成され、イベ
ントベースの試験パターンを発生させて、半導体回路を
試験することができる。
集積回路を試験するための半導体試験システムに関し、
特に各種の異なるタイプの試験装置をモジュール化して
それらの複数個を組み合わせることにより、全体として
異なる半導体試験システムを容易に構成できるようにす
るものである。また本発明の半導体試験システムは、高
速高性能で少数の試験装置（テスタモジュール）を低速
で多数の試験装置（テスタモジュール）と混在させるこ
とにより、全体として低コストで試験システムを構成す
ることを可能とする。本発明による、テスタモジュール
やテスタボードはイベントテスタとして構成され、イベ
ントベースの試験パターンを発生させて、半導体回路を
試験することができる。
【０００２】
【従来の技術】超ＬＳＩ等の半導体集積回路（以後必要
に応じて「被試験デバイス」ともいう）を試験するため
の半導体試験システム（ＩＣテスタと通称される）の典
型的な構成例を第１図に示す。
に応じて「被試験デバイス」ともいう）を試験するため
の半導体試験システム（ＩＣテスタと通称される）の典
型的な構成例を第１図に示す。
【０００３】第１図において、テストプロセッサ１１は
試験装置内に設けられた専用プロセッサであり、試験装
置の動作をテスタバスを経由して制御する。パターン発
生器１２はテストプロセッサからのパターンデータに基
づき、タイミングデータと波形データを、それぞれタイ
ミング発生器１３、波形整形器１４に与える。パターン
発生器１２からの波形データとタイミング発生器１３か
らのタイミング信号により、試験パターン（テストパタ
ーン）が波形整形器１４により形成され、ドライバ１５
を経由して、被試験デバイス（ＤＵＴ）１９に印加され
る。
試験装置内に設けられた専用プロセッサであり、試験装
置の動作をテスタバスを経由して制御する。パターン発
生器１２はテストプロセッサからのパターンデータに基
づき、タイミングデータと波形データを、それぞれタイ
ミング発生器１３、波形整形器１４に与える。パターン
発生器１２からの波形データとタイミング発生器１３か
らのタイミング信号により、試験パターン（テストパタ
ーン）が波形整形器１４により形成され、ドライバ１５
を経由して、被試験デバイス（ＤＵＴ）１９に印加され
る。
【０００４】ＤＵＴ１９からの結果としての応答出力
は、アナログコンパレータ１６により、所定のスレッシ
ョルドレベルで論理信号に変換され、ロジックコンパレ
ータ１７において、パターン発生器１２で形成された期
待値と論理比較される。比較結果はＤＵＴ１９のアドレ
スに対応して、フェイルメモリ１８に記憶される。ドラ
イバ１５、アナログコンパレータ１６および、被試験デ
バイスのピンを切り替えるスイッチ（図示せず）等はピ
ンエレクトロニクス２０に設けられている。
は、アナログコンパレータ１６により、所定のスレッシ
ョルドレベルで論理信号に変換され、ロジックコンパレ
ータ１７において、パターン発生器１２で形成された期
待値と論理比較される。比較結果はＤＵＴ１９のアドレ
スに対応して、フェイルメモリ１８に記憶される。ドラ
イバ１５、アナログコンパレータ１６および、被試験デ
バイスのピンを切り替えるスイッチ（図示せず）等はピ
ンエレクトロニクス２０に設けられている。
【０００５】上記のような回路構成は、半導体試験装置
のテストピン毎に設けられる。したがって、大型の半導
体試験装置では例えば２５６テストピンから２０４８テ
ストピンのようにその数が大きいため、第１図の回路構
成をそれと同数備えることにより、非常に大型の装置と
なる。第２図はそのような半導体試験システムの外観の
概略を示している。半導体試験システムはメインフレー
ム２２と、テストヘッド２４と、ワークステーション２
６で構成されている。
のテストピン毎に設けられる。したがって、大型の半導
体試験装置では例えば２５６テストピンから２０４８テ
ストピンのようにその数が大きいため、第１図の回路構
成をそれと同数備えることにより、非常に大型の装置と
なる。第２図はそのような半導体試験システムの外観の
概略を示している。半導体試験システムはメインフレー
ム２２と、テストヘッド２４と、ワークステーション２
６で構成されている。
【０００６】ワークステーション２６は例えばグラフィ
ック・ユーザ・インタフェース（ＧＵＩ）を備え、使用
者と試験システムのインタフェースをするためのコンピ
ュータであり、試験システムの操作やテストプログラム
の作成や実行の指示を行う。メインフレーム２２には、
第１図におけるテストプロセッサ１１、パターン発生器
１２、タイミング発生器１３、波形整形器１４およびロ
ジックコンパレータ１７等が各テストピン数に応じて搭
載される。
ック・ユーザ・インタフェース（ＧＵＩ）を備え、使用
者と試験システムのインタフェースをするためのコンピ
ュータであり、試験システムの操作やテストプログラム
の作成や実行の指示を行う。メインフレーム２２には、
第１図におけるテストプロセッサ１１、パターン発生器
１２、タイミング発生器１３、波形整形器１４およびロ
ジックコンパレータ１７等が各テストピン数に応じて搭
載される。
【０００７】テストヘッド２４には第１図のピンエレク
トロニクス２０を搭載した回路基板が多数装備されてい
る。テストヘッド２４は例えば円筒状に形成されて、そ
の内部にピンエレクトロニクス回路基板が放射状に装備
されている。そのテストヘッドの上面には、被試験デバ
イス１９が、パフォーマンスボード２８上の中央部にお
いて、例えば試験ソケットに挿入される。
トロニクス２０を搭載した回路基板が多数装備されてい
る。テストヘッド２４は例えば円筒状に形成されて、そ
の内部にピンエレクトロニクス回路基板が放射状に装備
されている。そのテストヘッドの上面には、被試験デバ
イス１９が、パフォーマンスボード２８上の中央部にお
いて、例えば試験ソケットに挿入される。
【０００８】ピンエレクトロニクス回路とパフォーマン
スボード２８間は、電気信号を伝達するための接触機構
であるピン（テスト）フィクスチャ２７が設けられてい
る。ピンフィクスチャ２７には多数のポゴピン等が設け
られて、ピンエレクトロニクスとパフォーマンスボード
を電気的に接続する。被試験デバイス１９は、ピンエレ
クトロニクスからの試験パターンを受けて、それに対す
る応答信号を送出する。
スボード２８間は、電気信号を伝達するための接触機構
であるピン（テスト）フィクスチャ２７が設けられてい
る。ピンフィクスチャ２７には多数のポゴピン等が設け
られて、ピンエレクトロニクスとパフォーマンスボード
を電気的に接続する。被試験デバイス１９は、ピンエレ
クトロニクスからの試験パターンを受けて、それに対す
る応答信号を送出する。
【０００９】ところで従来の半導体試験システムでは、
被試験デバイスに印加するための試験パターンを形成す
るために、いわゆるサイクルべース形式で記述された試
験データを用いている。サイクルベース形式では、テス
トパターンの各変数は、テスタの各試験サイクル（テス
タレート）との関係で定義されている。すなわち、試験
データに含まれる、試験サイクル（テスタレート）記
述、波形（波形種類、エッジタイミング）記述、および
ベクタ記述を用いて、所定のサイクルにおけるテストパ
ターンを形成している。
被試験デバイスに印加するための試験パターンを形成す
るために、いわゆるサイクルべース形式で記述された試
験データを用いている。サイクルベース形式では、テス
トパターンの各変数は、テスタの各試験サイクル（テス
タレート）との関係で定義されている。すなわち、試験
データに含まれる、試験サイクル（テスタレート）記
述、波形（波形種類、エッジタイミング）記述、および
ベクタ記述を用いて、所定のサイクルにおけるテストパ
ターンを形成している。
【００１０】一方、被試験デバイスの設計時において
は、コンピュータ支援による設計（ＣＡＤ）手法が用い
られ、その設計の検証にはテストベンチによる論理シミ
ュレーションが行われ、その検証データが得られる。こ
のテストベンチによるデータはいわゆるイベント形式で
記述されている。イベント形式においては、注目するテ
ストパターンが１から０にあるいは０から１にスイッチ
するときのその変化点（イベント）を、時間の経過との
関係で現している。時間の経過は、例えばある基準点か
らの連続した絶対的時間差として、あるいは直前のイベ
ントからの相対的時間差として現されることが一般であ
る。
は、コンピュータ支援による設計（ＣＡＤ）手法が用い
られ、その設計の検証にはテストベンチによる論理シミ
ュレーションが行われ、その検証データが得られる。こ
のテストベンチによるデータはいわゆるイベント形式で
記述されている。イベント形式においては、注目するテ
ストパターンが１から０にあるいは０から１にスイッチ
するときのその変化点（イベント）を、時間の経過との
関係で現している。時間の経過は、例えばある基準点か
らの連続した絶対的時間差として、あるいは直前のイベ
ントからの相対的時間差として現されることが一般であ
る。
【００１１】このようなサイクルベースの試験データに
よる試験パターン形成と、イベントベースの試験データ
による試験パターンの形成の比較については、本発明の
発明者等による米国特許出願番号０９／３４０、３７１
に記載されている。さらに、本出願の発明者等は新たな
形式の半導体試験装置としてイベントテスタを提案して
いる。このイベントテスタの構成や動作については、米
国特許出願番号０９／４０６，３００に詳述されてい
る。
よる試験パターン形成と、イベントベースの試験データ
による試験パターンの形成の比較については、本発明の
発明者等による米国特許出願番号０９／３４０、３７１
に記載されている。さらに、本出願の発明者等は新たな
形式の半導体試験装置としてイベントテスタを提案して
いる。このイベントテスタの構成や動作については、米
国特許出願番号０９／４０６，３００に詳述されてい
る。
【００１２】半導体試験システムにおいては、上述のよ
うに多数の同一回路基板等がテストピン数と同数あるい
はそれ以上装備され、大規模なシステムを構成してい
る。従来の半導体試験システムでは、これらの回路基板
等は全て同一構成、同一性能で構成されている。
うに多数の同一回路基板等がテストピン数と同数あるい
はそれ以上装備され、大規模なシステムを構成してい
る。従来の半導体試験システムでは、これらの回路基板
等は全て同一構成、同一性能で構成されている。
【００１３】すなわち、高速高性能な試験システム、例
えば５００ＭＨｚのテストレートでタイミング確度８０
ピコセカンドの仕様による場合は、テストピンに対応す
る全ての回路基板がこの性能を満たすように同一に構成
される。このため半導体試験システム全体としてのコス
トが非常に高くなる。また全て同一の回路を各テストピ
ンに実装するので、試験システムは画一的な試験内容し
か実施できない。
えば５００ＭＨｚのテストレートでタイミング確度８０
ピコセカンドの仕様による場合は、テストピンに対応す
る全ての回路基板がこの性能を満たすように同一に構成
される。このため半導体試験システム全体としてのコス
トが非常に高くなる。また全て同一の回路を各テストピ
ンに実装するので、試験システムは画一的な試験内容し
か実施できない。
【００１４】しかし実際の被試験デバイスは、全ての入
出力ピンにおいて、最高性能を要することはほとんど皆
無である。例えば、非常に高速な動作をし、そのため高
速な試験信号を与える必要があるピンはわずか数ピンで
あり、他の数百ピンは低速な動作のみを行うため、低速
な試験信号を与えればよいようなＬＳＩデバイスが一般
的である。また最近特に注目されているシステムオンチ
ップ（ＳｏＣ）のような半導体デバイスも、上記のよう
な信号速度の関係が当てはまる。
出力ピンにおいて、最高性能を要することはほとんど皆
無である。例えば、非常に高速な動作をし、そのため高
速な試験信号を与える必要があるピンはわずか数ピンで
あり、他の数百ピンは低速な動作のみを行うため、低速
な試験信号を与えればよいようなＬＳＩデバイスが一般
的である。また最近特に注目されているシステムオンチ
ップ（ＳｏＣ）のような半導体デバイスも、上記のよう
な信号速度の関係が当てはまる。
【００１５】このように、従来の半導体試験システム
は、現実の被試験デバイスのわずかのピンでのみ必要と
する性能を全てのテストピンに備えているため、全体の
コストが高くならざるを得なかった。また同一構成同一
性能の回路をテストピン数にわたり備えるため、試験シ
ステムに柔軟性が欠け、異なるタイプの試験を平行に行
うことはできない。
は、現実の被試験デバイスのわずかのピンでのみ必要と
する性能を全てのテストピンに備えているため、全体の
コストが高くならざるを得なかった。また同一構成同一
性能の回路をテストピン数にわたり備えるため、試験シ
ステムに柔軟性が欠け、異なるタイプの試験を平行に行
うことはできない。
【００１６】従来の半導体試験システムにおいて、上記
のように同一回路構成を多数搭載する理由、すなわち異
なる回路構成を混在させていない理由の１つは、上述し
たサイクルベースによる試験データを用いているからで
ある。サイクルベースにより試験パターンを形成する方
式では、ソフトウェアやハードウェアが複雑になり、異
なる回路構成を混在させることは実際上困難だからであ
る。
のように同一回路構成を多数搭載する理由、すなわち異
なる回路構成を混在させていない理由の１つは、上述し
たサイクルベースによる試験データを用いているからで
ある。サイクルベースにより試験パターンを形成する方
式では、ソフトウェアやハードウェアが複雑になり、異
なる回路構成を混在させることは実際上困難だからであ
る。
【００１７】その理由を説明するために、ここでサイク
ルベースの試験データを用いて試験パターンを形成する
場合と、イベントベースの試験データを用いて同一の試
験パターンを形成する場合の比較を第３図の波形等を用
いて簡単に示す。より詳細には本出願と同じ譲受人の有
する上記の米国特許出願に記載されている。
ルベースの試験データを用いて試験パターンを形成する
場合と、イベントベースの試験データを用いて同一の試
験パターンを形成する場合の比較を第３図の波形等を用
いて簡単に示す。より詳細には本出願と同じ譲受人の有
する上記の米国特許出願に記載されている。
【００１８】第３図の例では、半導体デバイスの設計段
階で得られた、論理シミュレーションの結果データを格
納したダンプファイル３７からのデータを利用して試験
パターンを形成する場合を示している。そのダンプ出力
データは、設計したＬＳＩデバイスの入出力信号変化と
その時間をイベントベースで現わしたデータであり、例
えば波形４１を表現するような場合、右下部の記述４８
のようになっている。
階で得られた、論理シミュレーションの結果データを格
納したダンプファイル３７からのデータを利用して試験
パターンを形成する場合を示している。そのダンプ出力
データは、設計したＬＳＩデバイスの入出力信号変化と
その時間をイベントベースで現わしたデータであり、例
えば波形４１を表現するような場合、右下部の記述４８
のようになっている。
【００１９】その記述に基づいて、波形４１に示すよう
なテストパターンを形成することを想定する。この波形
４１では、ピン（テスタピンあるいはテストチャンネ
ル）ＳａとＳｂから発生されるテストパターンの波形が
描かれている。この波形を表現するための、イベントデ
ータは、記述４８に示すように、各イベントをセットエ
ッジＳａｎ，Ｓｂｎとそのタイミング（例えば基準点か
らの時間の経過）、およびリセットエッジＲａｎ、Ｒｂ
ｎとそのタイミングで記述されている。
なテストパターンを形成することを想定する。この波形
４１では、ピン（テスタピンあるいはテストチャンネ
ル）ＳａとＳｂから発生されるテストパターンの波形が
描かれている。この波形を表現するための、イベントデ
ータは、記述４８に示すように、各イベントをセットエ
ッジＳａｎ，Ｓｂｎとそのタイミング（例えば基準点か
らの時間の経過）、およびリセットエッジＲａｎ、Ｒｂ
ｎとそのタイミングで記述されている。
【００２０】従来の半導体試験装置で使用するサイクル
ベース方式によりテストパターンを形成するためには、
試験データを試験サイクル（テスタレート）、波形（波
形種類、エッジタイミング）、およびベクタの各記述に
分けて構成する必要がある。その記述例を第３図中央部
および左部に示す。サイクルベースのテストパターンの
場合、左部の波形４３のように、テストパターンを各試
験サイクル（ＴＳ１，ＴＳ２，ＴＳ３）に分けて、その
試験サイクルの中で各波形とそのサイクル内での遅延時
間を定義する。
ベース方式によりテストパターンを形成するためには、
試験データを試験サイクル（テスタレート）、波形（波
形種類、エッジタイミング）、およびベクタの各記述に
分けて構成する必要がある。その記述例を第３図中央部
および左部に示す。サイクルベースのテストパターンの
場合、左部の波形４３のように、テストパターンを各試
験サイクル（ＴＳ１，ＴＳ２，ＴＳ３）に分けて、その
試験サイクルの中で各波形とそのサイクル内での遅延時
間を定義する。
【００２１】そのための波形、タイミングおよび試験サ
イクルのデータ記述例が、タイミングデータ（テストプ
ラン）４６に示されており、その波形の”１”または”
０”あるいは”Ｚ”等の論理がベクタデータ（パターン
データ）４５に示されている。例えばタイミングデータ
４６では、試験サイクルが”ｒａｔｅ”としてその時間
間隔が規定され、波形種類はＲＺ（リターンゼロ），Ｎ
ＲＺ（ノンリターンゼロ），ＸＯＲ（排他論理）等で規
定される。さらに各波形のタイミングが、該当する試験
サイクルのエッジからの遅延時間として規定される。
イクルのデータ記述例が、タイミングデータ（テストプ
ラン）４６に示されており、その波形の”１”または”
０”あるいは”Ｚ”等の論理がベクタデータ（パターン
データ）４５に示されている。例えばタイミングデータ
４６では、試験サイクルが”ｒａｔｅ”としてその時間
間隔が規定され、波形種類はＲＺ（リターンゼロ），Ｎ
ＲＺ（ノンリターンゼロ），ＸＯＲ（排他論理）等で規
定される。さらに各波形のタイミングが、該当する試験
サイクルのエッジからの遅延時間として規定される。
【００２２】このように従来の半導体試験システムで
は、サイクルベースでテストパターンを形成するため、
パターン発生器、タイミング発生器あるいは波形整形回
路のハードウェア構成が複雑となっており、またそれら
ハードウェアで使用するソフトウェアも複雑となってい
る。また各ピン（上例のＳａとＳｂ）間が共通のテスト
サイクルで扱われるため、各ピン間で異なるサイクルの
テストパターンを同時に発生することは困難である。
は、サイクルベースでテストパターンを形成するため、
パターン発生器、タイミング発生器あるいは波形整形回
路のハードウェア構成が複雑となっており、またそれら
ハードウェアで使用するソフトウェアも複雑となってい
る。また各ピン（上例のＳａとＳｂ）間が共通のテスト
サイクルで扱われるため、各ピン間で異なるサイクルの
テストパターンを同時に発生することは困難である。
【００２３】したがって、従来の半導体試験システムで
は、全てのテストピンについて同一の回路構成を採用し
ており、異なる性能のボードを混在させることは困難で
あった。このため、例えば高速タイプの回路構成をとっ
ていても、低速タイプで必要とする性能（例えば高電圧
大振幅やドライバの禁止機能等）を備える必要があり、
高速性能を直接的に実現するさまたげともなっている。
は、全てのテストピンについて同一の回路構成を採用し
ており、異なる性能のボードを混在させることは困難で
あった。このため、例えば高速タイプの回路構成をとっ
ていても、低速タイプで必要とする性能（例えば高電圧
大振幅やドライバの禁止機能等）を備える必要があり、
高速性能を直接的に実現するさまたげともなっている。
【００２４】一方イベントベースにより試験パターンを
形成する場合には、メモリに蓄積したセット・リセット
のデータとそのタイミングデータを読み出すのみでよ
く、そのハードウェアやソフトウェアの構成は極めて単
純である。また各ピンがサイクルではなく、イベントの
有無として独立に動作できるため、異なる機能や周波数
レンジのテストパターンを同時に形成することができ
る。
形成する場合には、メモリに蓄積したセット・リセット
のデータとそのタイミングデータを読み出すのみでよ
く、そのハードウェアやソフトウェアの構成は極めて単
純である。また各ピンがサイクルではなく、イベントの
有無として独立に動作できるため、異なる機能や周波数
レンジのテストパターンを同時に形成することができ
る。
【００２５】上述のように、本発明の発明者等はイベン
ト方式の半導体試験システムを提案している。この方式
ではハードウェアの構成もソフトウェアの内容も極めて
単純となるため、異なる性能の試験回路が混在してもシ
ステム全体として機能できる。またテストピン間が相互
に独立して動作できるので、異なる機能や周波数レンジ
のテストを同時に平行して実施することができる。
ト方式の半導体試験システムを提案している。この方式
ではハードウェアの構成もソフトウェアの内容も極めて
単純となるため、異なる性能の試験回路が混在してもシ
ステム全体として機能できる。またテストピン間が相互
に独立して動作できるので、異なる機能や周波数レンジ
のテストを同時に平行して実施することができる。
【００２６】
【発明が解決しようとする課題】したがって、本発明の
目的は、テストピンに応じて異なる性能の試験回路をモ
ジュール形式で組み合わせて構成することができる半導
体試験システムを提供することにある。
目的は、テストピンに応じて異なる性能の試験回路をモ
ジュール形式で組み合わせて構成することができる半導
体試験システムを提供することにある。
【００２７】本発明の他の目的は、異なるピン数や性能
のモジュールを自由に組み合わせてテスタ本体（テスト
ヘッド）に組み込めるように、テスタ本体とモジュール
との接続部分の仕様を標準化した半導体試験システムを
提供することにある。
のモジュールを自由に組み合わせてテスタ本体（テスト
ヘッド）に組み込めるように、テスタ本体とモジュール
との接続部分の仕様を標準化した半導体試験システムを
提供することにある。
【００２８】本発明のさらに他の目的は、高速動作のテ
スタモジュールと低速動作のテスタモジュールを組み合
わせることにより、被試験デバイスで必要とする試験を
全体として低コストで実現できる半導体試験システムを
提供することにある。
スタモジュールと低速動作のテスタモジュールを組み合
わせることにより、被試験デバイスで必要とする試験を
全体として低コストで実現できる半導体試験システムを
提供することにある。
【００２９】本発明のさらに他の目的は、高速動作テス
タモジュール（テスタボード）と低速動作テスタモジュ
ール（テスタボード）を、その動作速度に応じて異なる
配置となるようにした内部構造のテストヘッドを有する
半導体試験システムを提供することにある。
タモジュール（テスタボード）と低速動作テスタモジュ
ール（テスタボード）を、その動作速度に応じて異なる
配置となるようにした内部構造のテストヘッドを有する
半導体試験システムを提供することにある。
【００３０】本発明の他の目的は、１の被試験デバイス
が複数の異なるタイプの機能素子を有するシステム（シ
ステムオンチップ）となっている場合、その被試験デバ
イスの試験を低コスト高効率で試験できる半導体試験シ
ステムを提供することにある。
が複数の異なるタイプの機能素子を有するシステム（シ
ステムオンチップ）となっている場合、その被試験デバ
イスの試験を低コスト高効率で試験できる半導体試験シ
ステムを提供することにある。
【００３１】
【課題を解決するための手段】本発明の半導体試験シス
テムは、２以上の異なる種類の性能を有するテスタモジ
ュールと、その異なる種類の性能を有する２種以上のテ
スタモジュールを２個以上組み合わせて搭載するテスト
ヘッドと、そのテストヘッド上に設けられ、テスタモジ
ュールと被試験デバイスを電気的に接続する手段と、そ
のテストヘッドに搭載された上記テスタモジュールとシ
ステムバスを介して通信することにより、システム全体
の動作を制御するホストコンピュータとにより構成され
る。例えばテスタモジュールの一方の性能は高速度で高
タイミング確度であり、他方の性能は低速度で低タイミ
ング確度である。
テムは、２以上の異なる種類の性能を有するテスタモジ
ュールと、その異なる種類の性能を有する２種以上のテ
スタモジュールを２個以上組み合わせて搭載するテスト
ヘッドと、そのテストヘッド上に設けられ、テスタモジ
ュールと被試験デバイスを電気的に接続する手段と、そ
のテストヘッドに搭載された上記テスタモジュールとシ
ステムバスを介して通信することにより、システム全体
の動作を制御するホストコンピュータとにより構成され
る。例えばテスタモジュールの一方の性能は高速度で高
タイミング確度であり、他方の性能は低速度で低タイミ
ング確度である。
【００３２】また本発明の半導体試験システムにおいて
は、上記テスタモジュールは複数のイベントテスタボー
ドからなり、それぞれそのイベントテスタボードは、ホ
ストコンピュータからの指令に基づき各ボードから対応
する被試験デバイスピンにテストパターンを与え、その
被試験デバイスからの出力信号の検証を行う。
は、上記テスタモジュールは複数のイベントテスタボー
ドからなり、それぞれそのイベントテスタボードは、ホ
ストコンピュータからの指令に基づき各ボードから対応
する被試験デバイスピンにテストパターンを与え、その
被試験デバイスからの出力信号の検証を行う。
【００３３】さらに本発明の他の態様では、上記テスト
ヘッド内において、高速高タイミング確度のテスタモジ
ュールやテスタボードは、低速低タイミング確度のテス
タモジュールやテストボードよりも、テストフィクスチ
ャやパフォーマンスボードに近接して設けられる。
ヘッド内において、高速高タイミング確度のテスタモジ
ュールやテスタボードは、低速低タイミング確度のテス
タモジュールやテストボードよりも、テストフィクスチ
ャやパフォーマンスボードに近接して設けられる。
【００３４】このように、本発明の第１の態様における
半導体試験システムは、完全なモジュール化が達成でき
るので、被試験デバイスの種類や試験目的等に応じた柔
軟な構成とすることができる。また高速動作をする被試
験デバイスであっても、現実に高速動作をしているピン
は限られており、したがって現実の試験システムに必要
な性能としては、少数のテストピンのみが高速であれば
よい。テストヘッドとテスタモジュールの接続部の仕様
が標準化され、テスタモジュールをテストヘッド内のど
の位置にも搭載可能である。本発明の場合、多数の低速
テスタモジュールを少数の高速テスタモジュールと組み
合わせることにより、低コストで高速デバイスの試験が
可能となる。
半導体試験システムは、完全なモジュール化が達成でき
るので、被試験デバイスの種類や試験目的等に応じた柔
軟な構成とすることができる。また高速動作をする被試
験デバイスであっても、現実に高速動作をしているピン
は限られており、したがって現実の試験システムに必要
な性能としては、少数のテストピンのみが高速であれば
よい。テストヘッドとテスタモジュールの接続部の仕様
が標準化され、テスタモジュールをテストヘッド内のど
の位置にも搭載可能である。本発明の場合、多数の低速
テスタモジュールを少数の高速テスタモジュールと組み
合わせることにより、低コストで高速デバイスの試験が
可能となる。
【００３５】本発明の第２の態様による半導体試験シス
テムでは、上述のように、テスタボード等をその動作速
度に応じて収納位置を設定する。例えば高速高タイミン
グ確度のテストボードは、低速低タイミング確度のテス
トボードよりも、被試験デバイス（したがってテストフ
ィクスチャやパフォーマンスボード）に近接して設けら
れる。この場合は、上記第１の態様における完全モジュ
ール化と異なり、自由にテストボードの位置を変更する
ことはできないが、必要なシステム性能を低コストで実
現することができる。
テムでは、上述のように、テスタボード等をその動作速
度に応じて収納位置を設定する。例えば高速高タイミン
グ確度のテストボードは、低速低タイミング確度のテス
トボードよりも、被試験デバイス（したがってテストフ
ィクスチャやパフォーマンスボード）に近接して設けら
れる。この場合は、上記第１の態様における完全モジュ
ール化と異なり、自由にテストボードの位置を変更する
ことはできないが、必要なシステム性能を低コストで実
現することができる。
【００３６】また本発明の半導体試験システムでは、テ
スタモジュール（テスタボード）をテスト実行に必要な
情報を全て有するイベント形式で構成している。したが
って、従来方式で必要とした各テストサイクルの開始を
示す同期信号やその同期信号に同期して動作するパター
ン発生器等を必要としない。このため各テストピンが独
立して動作可能となり、上述のように、異なる性能のテ
スタモジュールを混在させて１つのシステムとして機能
させることが可能となる。さらに必要とするハードウェ
ア量を大幅に減少でき、かつ各モジュールを制御するた
めのソフトウェアは大幅に単純化される。このため、全
体としての物理的装置を小型化でき、したがってコスト
の低下や設置フロアスペースの減少、それらに伴う各種
費用の削減が実現できる。
スタモジュール（テスタボード）をテスト実行に必要な
情報を全て有するイベント形式で構成している。したが
って、従来方式で必要とした各テストサイクルの開始を
示す同期信号やその同期信号に同期して動作するパター
ン発生器等を必要としない。このため各テストピンが独
立して動作可能となり、上述のように、異なる性能のテ
スタモジュールを混在させて１つのシステムとして機能
させることが可能となる。さらに必要とするハードウェ
ア量を大幅に減少でき、かつ各モジュールを制御するた
めのソフトウェアは大幅に単純化される。このため、全
体としての物理的装置を小型化でき、したがってコスト
の低下や設置フロアスペースの減少、それらに伴う各種
費用の削減が実現できる。
【００３７】さらに本発明の試験システムは、電子設計
自動化（ＥＤＡ）手法による設計の段階で得られた被試
験デバイスの論理シミュレーションデータを直接的に使
用してテストパターンを形成し、その被試験デバイスの
試験を実行できる。このため本発明の半導体試験システ
ムは、デバイスの設計から検証までのターンアラウンド
タイムを大幅に短縮でき、試験コストの低下と試験効率
の向上を実現できる。
自動化（ＥＤＡ）手法による設計の段階で得られた被試
験デバイスの論理シミュレーションデータを直接的に使
用してテストパターンを形成し、その被試験デバイスの
試験を実行できる。このため本発明の半導体試験システ
ムは、デバイスの設計から検証までのターンアラウンド
タイムを大幅に短縮でき、試験コストの低下と試験効率
の向上を実現できる。
【００３８】
【発明の実施の形態】本発明の実施例を第４図ー第８図
を参照して説明する。第４図は本発明の第１の態様を示
す概念図である。この発明の半導体試験システムでは、
テストヘッド（テスタ本体）にモジュール化したテスタ
（以後「テスタモジュール」）を複数個自由に搭載でき
るように構成している。テスタモジュールは例えば高速
モジュールＨＳＭと低速モジュールＬＳＭが用意され、
それらを必要に応じて組み合わせる。
を参照して説明する。第４図は本発明の第１の態様を示
す概念図である。この発明の半導体試験システムでは、
テストヘッド（テスタ本体）にモジュール化したテスタ
（以後「テスタモジュール」）を複数個自由に搭載でき
るように構成している。テスタモジュールは例えば高速
モジュールＨＳＭと低速モジュールＬＳＭが用意され、
それらを必要に応じて組み合わせる。
【００３９】テストヘッド１２４には複数のテスタモジ
ュールが、例えばそのテストヘッドに結合されるテスト
フィクスチャ１２７のピン数や被試験デバイスの種類や
ピン数に応じて組み合わされる。後述のように、テスト
フィクスチャ１２７とテスタモジュールのインタフェー
スはその仕様を標準化しておき、テスタモジュールをテ
ストヘッド内のどの位置に組み込むことも可能とする。
ュールが、例えばそのテストヘッドに結合されるテスト
フィクスチャ１２７のピン数や被試験デバイスの種類や
ピン数に応じて組み合わされる。後述のように、テスト
フィクスチャ１２７とテスタモジュールのインタフェー
スはその仕様を標準化しておき、テスタモジュールをテ
ストヘッド内のどの位置に組み込むことも可能とする。
【００４０】テストフィクスチャ１２７は、例えばポゴ
ピンのような伸縮可能なコネクタを多数搭載し、テスタ
モジュールとパフォーマンスボード１２８を電気的かつ
機械的に結合する。被試験デバイス１９は、パフォーマ
ンスボード１２８上のテストソケットに挿入されて、半
導体試験システムとの電気的接続がされる。
ピンのような伸縮可能なコネクタを多数搭載し、テスタ
モジュールとパフォーマンスボード１２８を電気的かつ
機械的に結合する。被試験デバイス１９は、パフォーマ
ンスボード１２８上のテストソケットに挿入されて、半
導体試験システムとの電気的接続がされる。
【００４１】各モジュールは所定のテストピン数のグル
ープとされる。例えば１個の高速モジュールＨＳＭには
１２８ピン（チャンネル）分のボードが搭載され、１個
の低速モジュールＬＳＭには２５６（チャンネル）ピン
分のボードが搭載される。これらの数値は単なる例であ
り、より小さなピン数あるいは大きなピン数のグループ
でもよい。
ープとされる。例えば１個の高速モジュールＨＳＭには
１２８ピン（チャンネル）分のボードが搭載され、１個
の低速モジュールＬＳＭには２５６（チャンネル）ピン
分のボードが搭載される。これらの数値は単なる例であ
り、より小さなピン数あるいは大きなピン数のグループ
でもよい。
【００４２】例えば高速テスタモジュールは、テストレ
ートが５００ＭＨｚあるいは１．２ＧＨｚでありタイミ
ング確度８０ピコセカンドのような高周波数高確度の性
能を有するモジュールである。また低速テスタモジュー
ルは、テストレートが１２５ＭＨｚでありタイミング確
度２００ピコセカンドのような比較的低周波数低確度の
性能を有するモジュールである。
ートが５００ＭＨｚあるいは１．２ＧＨｚでありタイミ
ング確度８０ピコセカンドのような高周波数高確度の性
能を有するモジュールである。また低速テスタモジュー
ルは、テストレートが１２５ＭＨｚでありタイミング確
度２００ピコセカンドのような比較的低周波数低確度の
性能を有するモジュールである。
【００４３】テスタモジュール内の各ボードは、後述す
るようなイベントテスタとして構成され、被試験デバイ
ス１９の対応するピンにテストパターンを、パフォーマ
ンスボード１２８を経由して与える。またテストパター
ンに対する被試験デバイス１９の応答出力がパフォーマ
ンスボード１２８を経由して対応するテスタモジュール
内のボードに与えられ、例えば期待値と比較されてその
正否が判定される。
るようなイベントテスタとして構成され、被試験デバイ
ス１９の対応するピンにテストパターンを、パフォーマ
ンスボード１２８を経由して与える。またテストパター
ンに対する被試験デバイス１９の応答出力がパフォーマ
ンスボード１２８を経由して対応するテスタモジュール
内のボードに与えられ、例えば期待値と比較されてその
正否が判定される。
【００４４】各テスタモジュールにはインタフェース
（接続部）１２６が設けられている。この接続部１２６
はテストフィクスチャ１２７の標準仕様に合致するよう
に構成される。例えば対象とするテストヘッドに用いら
れるテストフィクスチャ１２７の接続ピンの構造、イン
ピーダンス、ピン間距離（ピンピッチ）あるいは相対位
置等が標準仕様化される。この標準仕様にマッチするイ
ンターフェイス１２６をテスタモジュールに備えること
により、テスタモジュールの自由な組み合わせにより試
験システムを構成できる。
（接続部）１２６が設けられている。この接続部１２６
はテストフィクスチャ１２７の標準仕様に合致するよう
に構成される。例えば対象とするテストヘッドに用いら
れるテストフィクスチャ１２７の接続ピンの構造、イン
ピーダンス、ピン間距離（ピンピッチ）あるいは相対位
置等が標準仕様化される。この標準仕様にマッチするイ
ンターフェイス１２６をテスタモジュールに備えること
により、テスタモジュールの自由な組み合わせにより試
験システムを構成できる。
【００４５】このような本発明の構成により、被試験デ
バイスに合った最適のコストパフォーマンスの試験シス
テムを構成できる。また試験システムの性能を向上させ
る場合でも、１部のテストモジュールを交換することに
より達成される場合が多いので、全体として試験設備の
長寿命化が実現できる。さらに複数の異なる性能のモジ
ュールの混在が可能なため、必要な性能を該当するモジ
ュールで直接的に実現することができるので、試験シス
テムの性能向上が容易になる。
バイスに合った最適のコストパフォーマンスの試験シス
テムを構成できる。また試験システムの性能を向上させ
る場合でも、１部のテストモジュールを交換することに
より達成される場合が多いので、全体として試験設備の
長寿命化が実現できる。さらに複数の異なる性能のモジ
ュールの混在が可能なため、必要な性能を該当するモジ
ュールで直接的に実現することができるので、試験シス
テムの性能向上が容易になる。
【００４６】第６図に本発明による半導体試験システム
の外観図例を示す。第６図において、ホストコンピュー
タ（メイン・システム・コンピュータ）６２は、例えば
グラフィック・ユーザ・インタフェース（ＧＵＩ）を有
するワークステーションであり、ユーザインタフェース
として機能するとともに、試験システム全体の動作制御
を行う。ホストコンピュータ６２と試験システム内部の
ハードウェアは、システムバス６４（第５および７図）
により接続される。
の外観図例を示す。第６図において、ホストコンピュー
タ（メイン・システム・コンピュータ）６２は、例えば
グラフィック・ユーザ・インタフェース（ＧＵＩ）を有
するワークステーションであり、ユーザインタフェース
として機能するとともに、試験システム全体の動作制御
を行う。ホストコンピュータ６２と試験システム内部の
ハードウェアは、システムバス６４（第５および７図）
により接続される。
【００４７】イベントテスタは従来のサイクルベースで
構成された半導体試験システムと異なり、パターン発生
器やタイミング発生器等に相当するハードウェアを要し
ない。したがって、モジュール化したイベントテスタを
全てテストヘッド（テスタ本体）１２４内に収容する構
成として、全体の物理的サイズを大幅に縮小できる。
構成された半導体試験システムと異なり、パターン発生
器やタイミング発生器等に相当するハードウェアを要し
ない。したがって、モジュール化したイベントテスタを
全てテストヘッド（テスタ本体）１２４内に収容する構
成として、全体の物理的サイズを大幅に縮小できる。
【００４８】第５図は、本発明によるテスタモジュール
内の各イベントテスタボード６６の構成例を示すブロッ
ク図である。この試験装置の詳細については、上記の米
国特許出願のほか、同一譲受人による米国特許出願番号
０９／２５９４０１にも詳述されている。
内の各イベントテスタボード６６の構成例を示すブロッ
ク図である。この試験装置の詳細については、上記の米
国特許出願のほか、同一譲受人による米国特許出願番号
０９／２５９４０１にも詳述されている。
【００４９】ボード書き込みデコーダ５３とコントロー
ラ６７は、システムバス６４を経由してホストコンピュ
ータ６２に接続される。ボード書き込みデコーダ５３
は、被試験デバイスのピンに対応するイベントテスタボ
ードの割り当てを行うために、ボード内のレジスタにホ
ストコンピュータ６２からのデータを書き込む際に用い
る。例えばホストコンピュータからグループ指定アドレ
スがシステムバス６４へ出された場合に、そのアドレス
を解読して自己のボード内のレジスタへデータの書き込
みを可能にする。
ラ６７は、システムバス６４を経由してホストコンピュ
ータ６２に接続される。ボード書き込みデコーダ５３
は、被試験デバイスのピンに対応するイベントテスタボ
ードの割り当てを行うために、ボード内のレジスタにホ
ストコンピュータ６２からのデータを書き込む際に用い
る。例えばホストコンピュータからグループ指定アドレ
スがシステムバス６４へ出された場合に、そのアドレス
を解読して自己のボード内のレジスタへデータの書き込
みを可能にする。
【００５０】コントローラ６７は例えば各イベントテス
タボード毎に設けられ、ボード内部の動作、例えばイベ
ント（テストパターン）の発生、デバイスピンの出力信
号の検証、フェイルデータの収集等を制御する。コント
ローラは各ボードごと（すなわちピン毎に）に設けても
良いし、複数のボード単位で備えても良い。またコント
ローラ６７はボードに備える必要は必ずしもなく、ホス
トコンピュータ６２から各イベントテスタボードを直接
的に制御してもよい。
タボード毎に設けられ、ボード内部の動作、例えばイベ
ント（テストパターン）の発生、デバイスピンの出力信
号の検証、フェイルデータの収集等を制御する。コント
ローラは各ボードごと（すなわちピン毎に）に設けても
良いし、複数のボード単位で備えても良い。またコント
ローラ６７はボードに備える必要は必ずしもなく、ホス
トコンピュータ６２から各イベントテスタボードを直接
的に制御してもよい。
【００５１】アドレス制御部５８は、例えば単純な形態
としてはプログラムカウンタであり、この図の場合、フ
ェイルメモリ５７やイベントメモリ６０のアドレスを制
御している。イベントタイミングデータは、テストプロ
グラムとして、ホストコンピュータからイベントメモリ
６０に転送される。
としてはプログラムカウンタであり、この図の場合、フ
ェイルメモリ５７やイベントメモリ６０のアドレスを制
御している。イベントタイミングデータは、テストプロ
グラムとして、ホストコンピュータからイベントメモリ
６０に転送される。
【００５２】上記のように、イベントメモリ６０は、各
イベント（１から０、０から１の変化点）のタイミング
を現すイベントタイミングデータを格納する。例えばイ
ベントタイミングデータ中の基本クロック周期の整数倍
のデータと、タイミングデータ中の基本クロック周期の
端数データとに分けて格納している。好ましくはこのよ
うなタイミングデータは、圧縮されてイベントメモリ６
０に格納される。
イベント（１から０、０から１の変化点）のタイミング
を現すイベントタイミングデータを格納する。例えばイ
ベントタイミングデータ中の基本クロック周期の整数倍
のデータと、タイミングデータ中の基本クロック周期の
端数データとに分けて格納している。好ましくはこのよ
うなタイミングデータは、圧縮されてイベントメモリ６
０に格納される。
【００５３】デコンプレッション・ユニット６５は、イ
ベントメモリ６０からの圧縮されたタイミングデータを
伸張させる。タイミングカウント・スケーリング６３
は、イベントタイミングデータを加算しあるいは倍率変
更して、各イベントのタイミングを所定の基準時間から
のタイミング（遅延時間）としてあらわす。
ベントメモリ６０からの圧縮されたタイミングデータを
伸張させる。タイミングカウント・スケーリング６３
は、イベントタイミングデータを加算しあるいは倍率変
更して、各イベントのタイミングを所定の基準時間から
のタイミング（遅延時間）としてあらわす。
【００５４】イベント発生器１６４は、その結果として
のタイミングデータにより、テストパターンを発生し、
ピンエレクトロニクス６１を経由して、被試験デバイス
１９に与える。被試験デバイスの応答を検証することに
より、デバイス１９の所定ピンの試験が実行される。ピ
ンエレクトロニクス６１は、第１図の従来技術の構成例
と同様に、主として対応するデバイスピンに与える試験
パターンを駆動するドライバと、デバイスピンからの応
答出力信号を受けてその電圧値を判定するアナログコン
パレータで構成される。
のタイミングデータにより、テストパターンを発生し、
ピンエレクトロニクス６１を経由して、被試験デバイス
１９に与える。被試験デバイスの応答を検証することに
より、デバイス１９の所定ピンの試験が実行される。ピ
ンエレクトロニクス６１は、第１図の従来技術の構成例
と同様に、主として対応するデバイスピンに与える試験
パターンを駆動するドライバと、デバイスピンからの応
答出力信号を受けてその電圧値を判定するアナログコン
パレータで構成される。
【００５５】以上、イベントテスタの構成概要を説明し
た。このテスタでは被試験デバイスへの入力信号および
その出力比較は、イベント形式で取り扱われている。上
述のようにイベント形式では、入力信号や出力比較信号
の変化情報はアクション情報（セット・リセット）と時
間情報（基準点からの時間）により構成されている。
た。このテスタでは被試験デバイスへの入力信号および
その出力比較は、イベント形式で取り扱われている。上
述のようにイベント形式では、入力信号や出力比較信号
の変化情報はアクション情報（セット・リセット）と時
間情報（基準点からの時間）により構成されている。
【００５６】従来技術による試験システムでは、イベン
ト形式で必要とするメモリ容量を低減するためにサイク
ルベースを採用していた。サイクルベースでは、上記時
間情報をサイクル情報（同期信号）と遅延時間情報とし
て、上記アクション情報を波形モードとパターンデータ
として構成している。この場合、遅延時間はそのデータ
数に制限があり、またパターンデータを柔軟に発生させ
るためにはループやサブルーチンのような機能を多用す
る必要があった。したがって、全体として複雑な構成と
動作が必要であった。
ト形式で必要とするメモリ容量を低減するためにサイク
ルベースを採用していた。サイクルベースでは、上記時
間情報をサイクル情報（同期信号）と遅延時間情報とし
て、上記アクション情報を波形モードとパターンデータ
として構成している。この場合、遅延時間はそのデータ
数に制限があり、またパターンデータを柔軟に発生させ
るためにはループやサブルーチンのような機能を多用す
る必要があった。したがって、全体として複雑な構成と
動作が必要であった。
【００５７】本発明のイベントテスタでは、従来のサイ
クルベースの試験システムのような複雑な構成や動作を
要しないので、テストピンの増加や異なる性能のテスト
ピンの混在が容易に実現できる。イベントテスタは大き
なメモリ容量を必要とするが、メモリが急速に高密度化
低価格化する現在、メモリ容量の増大はさほど重要では
ない。
クルベースの試験システムのような複雑な構成や動作を
要しないので、テストピンの増加や異なる性能のテスト
ピンの混在が容易に実現できる。イベントテスタは大き
なメモリ容量を必要とするが、メモリが急速に高密度化
低価格化する現在、メモリ容量の増大はさほど重要では
ない。
【００５８】第７図は本発明をシステムオンチップの試
験に用いた場合の適用例を示す。この試験システムにお
いて、複数のテスタモジュールをシステムオンチップの
各機能コアに対応して分配して、各機能コアの検証と、
そのコア間のインターファイス、さらにはシステムオン
チップ全体の検証をするための構成を示している。
験に用いた場合の適用例を示す。この試験システムにお
いて、複数のテスタモジュールをシステムオンチップの
各機能コアに対応して分配して、各機能コアの検証と、
そのコア間のインターファイス、さらにはシステムオン
チップ全体の検証をするための構成を示している。
【００５９】上述のように、多くのデバイス試験の場
合、わずかな数のピンのみが高速で高タイミング確度の
試験を要し、他のピンは低速でより低タイミング確度で
よい。本発明の構成はそのような現実の試験の状況にマ
ッチして、低コストで高性能の試験を効率よく実施でき
る。
合、わずかな数のピンのみが高速で高タイミング確度の
試験を要し、他のピンは低速でより低タイミング確度で
よい。本発明の構成はそのような現実の試験の状況にマ
ッチして、低コストで高性能の試験を効率よく実施でき
る。
【００６０】また本発明の構成は、最近の半導体素子に
多く取り入れられているＢＩＳＴ（ビルトイン・セルフ
テスト）の試験にも好都合である。このようなＢＩＳＴ
機能を備えたデバイスは、ＢＩＳＴコントローラを有
し、試験の際にはこのコントローラを通じてテスタとの
インタフェースを行う。ＩＥＥＥ１１４９．１基準に規
定されるように（バウンダリスキャン用ＴＡＰコントロ
ーラ）、このＢＩＳＴコントローラとテスタとの通信
は、５ピンのインタフェースによりなされる。このイン
タフェースは、高速動作を必要とされ、第７図の例では
このためのテスタモジュールをインタフェース・ピン・
グループ（ＩＰＧ）モジュールとして示している。
多く取り入れられているＢＩＳＴ（ビルトイン・セルフ
テスト）の試験にも好都合である。このようなＢＩＳＴ
機能を備えたデバイスは、ＢＩＳＴコントローラを有
し、試験の際にはこのコントローラを通じてテスタとの
インタフェースを行う。ＩＥＥＥ１１４９．１基準に規
定されるように（バウンダリスキャン用ＴＡＰコントロ
ーラ）、このＢＩＳＴコントローラとテスタとの通信
は、５ピンのインタフェースによりなされる。このイン
タフェースは、高速動作を必要とされ、第７図の例では
このためのテスタモジュールをインタフェース・ピン・
グループ（ＩＰＧ）モジュールとして示している。
【００６１】したがって、第７図の例では、テスタモジ
ュール６６1は低速モジュール（ＬＳＭ）、テスタモジ
ュール６６2は高速モジュール（ＨＳＭ）、テスタモジ
ュール６６3はＢＩＳＴ用インタフェースモジュール
（ＩＰＧ）、テスタモジュール６６4および６６5はそれ
ぞれ低速モジュール（ＬＳＭ）としている。すなわちこ
の例では、システムオンチップの各機能コアのうち、マ
イクロプロセッサコアは高速試験を必要とし、テスタモ
ジュール６６3に対応する機能固有コアはＢＩＳＴ機能
を有すると仮定している。各テスタモジュール６６のピ
ン数は被試験デバイス（機能コア）のピンに対応して、
例えば６４ー２５６のように割り当てられる。この割り
当てはホストコンピュータからの指令により変更可能と
されている。
ュール６６1は低速モジュール（ＬＳＭ）、テスタモジ
ュール６６2は高速モジュール（ＨＳＭ）、テスタモジ
ュール６６3はＢＩＳＴ用インタフェースモジュール
（ＩＰＧ）、テスタモジュール６６4および６６5はそれ
ぞれ低速モジュール（ＬＳＭ）としている。すなわちこ
の例では、システムオンチップの各機能コアのうち、マ
イクロプロセッサコアは高速試験を必要とし、テスタモ
ジュール６６3に対応する機能固有コアはＢＩＳＴ機能
を有すると仮定している。各テスタモジュール６６のピ
ン数は被試験デバイス（機能コア）のピンに対応して、
例えば６４ー２５６のように割り当てられる。この割り
当てはホストコンピュータからの指令により変更可能と
されている。
【００６２】第７図の例におけるシステムオンチップの
検証において、システムオンチップそのものを直接検証
するのではなく、各機能コア別に作られたシリコンＩＣ
を各テスタモジュールにより検証する方法を用いてい
る。メインシステムコンピュータ６２からシステムバス
６４を経由して、各テスタモジュールに、システムオン
チップの設計段階で作成されたテストベンチデータが与
えられ、これを基にしてテストパターンが発生される。
これらの詳細については、本件出願と同一の譲受人によ
りされた別の米国特許出願番号０９／４２８７４６に開
示されている。
検証において、システムオンチップそのものを直接検証
するのではなく、各機能コア別に作られたシリコンＩＣ
を各テスタモジュールにより検証する方法を用いてい
る。メインシステムコンピュータ６２からシステムバス
６４を経由して、各テスタモジュールに、システムオン
チップの設計段階で作成されたテストベンチデータが与
えられ、これを基にしてテストパターンが発生される。
これらの詳細については、本件出願と同一の譲受人によ
りされた別の米国特許出願番号０９／４２８７４６に開
示されている。
【００６３】第８図は本発明の第２の態様を示す概念図
である。この図では半導体試験システムのテストヘッド
２２４内のボードの配置例を示している。高速高タイミ
ング確度のテスタモジュールあるいはテスタボードは、
被試験デバイスまでの信号経路を最短とする必要があ
る。一方、低速低タイミング確度のテスタモジュールは
被試験デバイスまでの距離が比較的長くてもよい。
である。この図では半導体試験システムのテストヘッド
２２４内のボードの配置例を示している。高速高タイミ
ング確度のテスタモジュールあるいはテスタボードは、
被試験デバイスまでの信号経路を最短とする必要があ
る。一方、低速低タイミング確度のテスタモジュールは
被試験デバイスまでの距離が比較的長くてもよい。
【００６４】このため第８図（Ａ）および第８図（Ｂ）
に示すように、高速テスタボードあるいは高速テスタモ
ジュールをテストヘッド２２４の上部に例えば、放射状
に配置し、低速テスタボードあるいは低速テスタモジュ
ールをテストヘッド２２４の下部に配置する。このよう
にすることにより、高速信号用のテストフィクスチャ２
２７までの信号線が短くでき、高速性能を維持できる。
に示すように、高速テスタボードあるいは高速テスタモ
ジュールをテストヘッド２２４の上部に例えば、放射状
に配置し、低速テスタボードあるいは低速テスタモジュ
ールをテストヘッド２２４の下部に配置する。このよう
にすることにより、高速信号用のテストフィクスチャ２
２７までの信号線が短くでき、高速性能を維持できる。
【００６５】この第２の態様による半導体試験システム
では、上述のように、テストボードをその動作速度に応
じて収納位置を設定する。この場合は、上記第１の態様
の完全モジュール化の場合と異なり、自由にテストボー
ドの位置を変更することはできない。テストボードの動
作速度に応じてその収納位置が固定的に定めれるからで
ある。このように動作速度に応じてテストヘッド内のボ
ード位置を定めることにより、異なる性能のテストボー
ドを混在させることができ、したがって必要なシステム
性能を低コストで実現することができる。
では、上述のように、テストボードをその動作速度に応
じて収納位置を設定する。この場合は、上記第１の態様
の完全モジュール化の場合と異なり、自由にテストボー
ドの位置を変更することはできない。テストボードの動
作速度に応じてその収納位置が固定的に定めれるからで
ある。このように動作速度に応じてテストヘッド内のボ
ード位置を定めることにより、異なる性能のテストボー
ドを混在させることができ、したがって必要なシステム
性能を低コストで実現することができる。
【００６６】好ましい実施例しか明記していないが、上
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。
述した開示に基づき、添付した請求の範囲で、本発明の
精神と範囲を離れることなく、本発明の様々な形態や変
形が可能である。
【００６７】
【発明の効果】以上のように、本発明の半導体試験シス
テムは、完全なモジュール化が達成できるので、被試験
デバイスの種類や試験目的等に応じた柔軟な構成とする
ことができる。また高速動作をする被試験デバイスであ
っても、現実に高速動作をしているピンは限られてお
り、したがって現実の試験システムに必要な性能として
は、少数のテストピンのみが高速であればよい。本発明
の場合、多数の低速テスタモジュールと少数の高速テス
タモジュールを組み合わせることにより、低コストで高
速デバイスの試験が可能となる。
テムは、完全なモジュール化が達成できるので、被試験
デバイスの種類や試験目的等に応じた柔軟な構成とする
ことができる。また高速動作をする被試験デバイスであ
っても、現実に高速動作をしているピンは限られてお
り、したがって現実の試験システムに必要な性能として
は、少数のテストピンのみが高速であればよい。本発明
の場合、多数の低速テスタモジュールと少数の高速テス
タモジュールを組み合わせることにより、低コストで高
速デバイスの試験が可能となる。
【００６８】また本発明の半導体試験システムでは、テ
スタモジュール（テスタボード）をテスト実行に必要な
情報を全て有するイベント形式で構成している。したが
って、従来方式で必要とした各テストサイクルの開始を
示す同期信号やその同期信号に同期して動作するパター
ン発生器等を必要としない。このため各テストピンが独
立して動作可能となり、上述のように、異なる性能のテ
スタモジュールを混在させて１つのシステムとして機能
させることが可能となる。また必要とするハードウェア
量を大幅に減少でき、かつ各モジュールを制御するため
のソフトウェアは大幅に単純化される。このため上述の
ように、異なる性能のテスタモジュールを混在させて１
つのシステムとして機能させることが可能となる。また
第６図に示すように、全体としての物理的装置を小型化
でき、したがってコストの低下や設置フロアスペースの
減少、それに伴う各種費用の減少が実現できる。
スタモジュール（テスタボード）をテスト実行に必要な
情報を全て有するイベント形式で構成している。したが
って、従来方式で必要とした各テストサイクルの開始を
示す同期信号やその同期信号に同期して動作するパター
ン発生器等を必要としない。このため各テストピンが独
立して動作可能となり、上述のように、異なる性能のテ
スタモジュールを混在させて１つのシステムとして機能
させることが可能となる。また必要とするハードウェア
量を大幅に減少でき、かつ各モジュールを制御するため
のソフトウェアは大幅に単純化される。このため上述の
ように、異なる性能のテスタモジュールを混在させて１
つのシステムとして機能させることが可能となる。また
第６図に示すように、全体としての物理的装置を小型化
でき、したがってコストの低下や設置フロアスペースの
減少、それに伴う各種費用の減少が実現できる。
【００６９】さらに本発明の試験システムは、電子設計
自動化（ＥＤＡ）手法による設計の段階で得られた被試
験デバイスの論理シミュレーションデータを直接的に使
用してテストパターンを形成し、その被試験デバイスの
試験を実行できる。このため本発明の半導体試験システ
ムは、デバイスの設計から検証までのターンアラウンド
タイムを大幅に短縮できる、試験コストの低下と試験効
率の向上を実現できる。
自動化（ＥＤＡ）手法による設計の段階で得られた被試
験デバイスの論理シミュレーションデータを直接的に使
用してテストパターンを形成し、その被試験デバイスの
試験を実行できる。このため本発明の半導体試験システ
ムは、デバイスの設計から検証までのターンアラウンド
タイムを大幅に短縮できる、試験コストの低下と試験効
率の向上を実現できる。
【図１】従来技術における半導体試験システム（ＬＳＩ
テスタ）の基本的構成例を示すブロック図である。
テスタ）の基本的構成例を示すブロック図である。
【図２】従来技術における半導体試験システムの一般的
な外観を示す概念図である。
な外観を示す概念図である。
【図３】従来の半導体試験装置において、サイクルベー
スによりテストパターンを形成するためのデータ記述例
と、それと同一のテストパターンをイベントベースでテ
ストパターン形成するためのデータ記述例を比較するた
めの図である。
スによりテストパターンを形成するためのデータ記述例
と、それと同一のテストパターンをイベントベースでテ
ストパターン形成するためのデータ記述例を比較するた
めの図である。
【図４】本発明によるテスタモジュールをテストヘッド
に組み込むことにより異なる性能にグループ分けされた
テストピンを有する半導体試験システムを構成するため
の概念図である。
に組み込むことにより異なる性能にグループ分けされた
テストピンを有する半導体試験システムを構成するため
の概念図である。
【図５】本発明によるイベントベースで形成され、テス
タモジュールに組み込まれるイベントテスタボードの回
路構成例を示すブロック図である。
タモジュールに組み込まれるイベントテスタボードの回
路構成例を示すブロック図である。
【図６】本発明におけるモジュール形式半導体試験シス
テムの外観を示す概念図である。
テムの外観を示す概念図である。
【図７】本発明によるイベントベースで形成された異な
る試験速度のテスタモジュール（テスタボード）を組み
合わせて、システムオンチップのような被試験デバイス
を試験するのに好適な半導体試験システムを構成する例
を示すブロック図である。
る試験速度のテスタモジュール（テスタボード）を組み
合わせて、システムオンチップのような被試験デバイス
を試験するのに好適な半導体試験システムを構成する例
を示すブロック図である。
【図８】（Ａ）および（Ｂ）は、本発明による異なる性
能のテスタとボードを、その性能に応じてテストヘッド
内の所定位置に配置する例を示す概念図である。
能のテスタとボードを、その性能に応じてテストヘッド
内の所定位置に配置する例を示す概念図である。
１９ 被試験デバイス １２４ テストヘッド １２６ インタフェース（接続部） １２７ テストフィクスチャ １２８ パフォーマンスボード ＬＳＭ 低速モジュール ＨＳＭ 高速モジュール
Claims (14)
- 【請求項１】 ２以上の異なる種類の性能を有するテス
タモジュールと、 その異なる種類の性能を有する２種以上のテスタモジュ
ールを２個以上組み合わせて搭載するテストヘッドと、 そのテストヘッド上に設けられ、テスタモジュールと被
試験デバイスを電気的に接続する手段と、 そのテストヘッドに搭載された上記テスタモジュールと
システムバスを介して通信することにより、システム全
体の動作を制御するホストコンピュータと、 により構成される半導体試験システム。 - 【請求項２】 上記テスタモジュールの１の種類の性能
は高速度で高タイミング確度であり、他の種類の性能は
低速度で低タイミング確度である請求項１に記載の半導
体試験システム。 - 【請求項３】 上記テスタモジュールと被試験デバイス
を電気的に接続する手段と上記テスタモジュールとの接
続仕様が標準化された請求項１に記載の半導体試験シス
テム。 - 【請求項４】 上記テスタモジュールと被試験デバイス
を電気的に接続する手段は、被試験デバイスを搭載する
機構を設けたパフォーマンスボードと、そのパフォーマ
ンスボードと上記テスタモジュール間を電気的接続する
ための機構を有するテストフィクスチャにより構成され
る請求項１に記載の半導体試験システム。 - 【請求項５】 上記テスタモジュールは所定のテストピ
ン数となるようにそのピン数の設定変更ができる請求項
１に記載の半導体試験システム。 - 【請求項６】 上記テスタモジュールは所定のテストピ
ン数となるようにそのピン数の設定変更ができ、その設
定や変更はホストコンピュータからのアドレス設定によ
りされる請求項１に記載の半導体試験システム。 - 【請求項７】 上記テスタモジュールのそれぞれは複数
のイベントテスタボードを有し、その各イベントテスタ
ボードは所定数のテストピン用に割り当てられている請
求項１に記載の半導体試験システム。 - 【請求項８】 上記テスタモジュールはその１のモジュ
ールが１のイベントテスタボードである請求項７に記載
の半導体試験システム。 - 【請求項９】 上記テスタモジュールはそれぞれその内
部にコントローラを有し、上記ホストコンピュータから
の指令に基づき各モジュールからテストパターンの発生
と被試験デバイスからの出力信号の検証を行う請求項１
に記載の半導体試験システム。 - 【請求項１０】 上記テスタモジュールは複数のイベン
トテスタボードからなり、それぞれそのイベントテスタ
ボードはコントローラを有し、上記ホストコンピュータ
からの指令に基づき各ボードから対応する被試験デバイ
スピンにテストパターンを与えその被試験デバイスから
の出力信号の検証を行う請求項７に記載の半導体試験シ
ステム。 - 【請求項１１】 上記テストヘッド内において、上記高
速高タイミング確度のテスタモジュールは、上記低速低
タイミング確度のテスタモジュールよりも、上記接続手
段に近接して設けられる請求項２に記載の半導体試験シ
ステム。 - 【請求項１２】 上記テストヘッド内において、上記高
速高タイミング確度のテスタモジュールは、上記低速低
タイミング確度のテスタモジュールよりも、上記接続手
段に近接して設けられる請求項３に記載の半導体試験シ
ステム。 - 【請求項１３】 上記被試験デバイスはＢＩＳＴ（ビル
トイン・セルフテスト）機能を有し、その被試験デバイ
ス内のＢＩＳＴコントローラとの通信を行うテスタモジ
ュールは、ＩＥＥＥ１１４９．１規格に基づく信号を発
生するように形成されている請求項１に記載の半導体試
験システム。 - 【請求項１４】 上記テスタモジュールのそれぞれは複
数のイベントテスタボードを有し、その各イベントテス
タボードは１のテストピン用に構成されており、かつそ
の各イベントテスタボードは、 上記ホストコンピュータからの指令に基づき各テスタボ
ードからテストパターンの発生と被試験デバイスからの
出力信号の検証を行うコントローラと、 各イベントのタイミングデータを格納するためのイベン
トメモリと、 上記コントローラの制御のもとに、その
イベントメモリにアドレスデータを与えるアドレスシー
ケンサと、 そのイベントメモリからのタイミングデータに基づいて
テストパターンを形成する手段と、 そのテストパターンを対応する被試験デバイスピンに与
えその被試験デバイスからの応答出力信号を受けるピン
エレクトロニクスと、 により構成される請求項１に記載の半導体試験システ
ム。
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| Application Number | Priority Date | Filing Date | Title |
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| US09/434,821 US6629282B1 (en) | 1999-11-05 | 1999-11-05 | Module based flexible semiconductor test system |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000337254A Expired - Fee Related JP4143254B2 (ja) | 1999-11-05 | 2000-10-31 | モジュール型半導体試験システム |
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| KR (1) | KR100506775B1 (ja) |
| DE (1) | DE10053878A1 (ja) |
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