KR20010039903A - 일단계의 광석판 인쇄 공정으로 드레인과 소오스를형성시키는 자기 정렬된 박막 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 일단계의 석판 인쇄 공정을 이용하여 소오스 및 드레인 전극이 게이트 전극에 자기 정렬된 박막 트랜지스터를 제조하는 방법에 관한 것으로서, 기판 위에 불투명한 게이트 전극을 형성시키는 단계, 상기 게이트 전극과 기판 위에 제1 유전층을 증착하는 단계, 상기 제1 유전층 위에 반도체층을 증착하는 단계, 그리고 상기 반도체층 위에 제2 유전층을 증착하는 단계를 포함한다. 상기 제2 유전층 위에 제1 포토레지스트를 증착하고, 제1 포토레지스트를 노출시키는 데 사용되는 광을 차단하는 마스크로서 상기 게이트 전극을 사용하여 상기 제1 포토레지스트를 패턴화한다. 상기 제2 유전층을 에칭 처리하여 상기 게이트 전극과 정렬된 제2 유전층의 상부 절연체 부분을 형성시킨다. 상기 제1 포토레지스트를 제거한다. 도우핑된 반도체층과 전도체층을 증착한다. 상기 전도체층 위에 제2 포토레지스트를 형성시킨다. 상기 제2 포토레지스트를 패턴화하여 부품들의 패턴을 형성시키고, 상기 상부 절연체 부분을 커버하는 연속 트랜지스터 전극 패턴을 형성시킨다. 상기 제2 포토레지스트와 전도체층을 비선택적으로 에칭 처리하여 상기 상부 절연체 부분에 트랜지스터 전극 패턴을 형성시키기 위한 갭을 제2 포토레지스트에 형성시킨다. 제2 포토레지스트에 선택적인 방법으로 전도체층과 도우핑된 반도체층을 에칭 처리하여 게이트 전극에 대해 자기 정렬된 소오스 전극과 드레인 전극을 형성시킨다.

Description

일단계의 광석판 인쇄 공정으로 드레인과 소오스를 형성시키는 자기 정렬된 박막 트랜지스터의 제조 방법{METHOD FOR FABRICATING SELF-ALIGNED THIN-FILM TRANSISTORS TO DEFINE A DRAIN AND SOURCE IN A SINGLE PHOTOLITHOGRAPHIC STEP}
본 발명은 박막 전계 효과 트랜지스터(thin-film field-effect transistors)에 관한 것이다. 보다 구체적으로 설명하면 소오스/드레인(S/D) 콘택(contact)이 게이트 전극에 정렬된 장치를 일단계의 석판 인쇄 공정을 이용하여 제조하는 방법에 관한 것으로서, 그러한 자기 정렬 장치를 제조하는 시간과 비용을 최소화한다.
능동 구동 표시 소자(active matrix display)에 사용된 것과 같은, 통상의 엇갈린 반전형 하부 게이트(staggered inverted bottom-gate) 박막 트랜지스터(TFT)에서, 모든 TFT의 소오스 및 드레인 전극은 한 표면 위에 코너 정렬 마크(corner alignment marks)를 이용하여 전체적으로 정렬된다. 정렬 마크를 사용하면 게이트 전극과 소오스 및 드레인 콘택(전극)의 하부 위치에서 오프셋이 유발된다. S/D콘택은 자기 정렬이 아니기 때문에, 그러한 오프셋을 고려하여 마스크 높이에서 중첩 각도를 증가시키는 것이 보통이다. 이것은 장치의 소오스-드레인 대 게이트(S/D-G)의 커패시턴스(capacitance)를 증가시키고, 이어서 능동 구동 표시 소자에서의 화소(pixel) 피드스루(feedthrough) 전압 (ΔVp)을 증가시키기 때문에 바람직하지 않다.
피드스루 전압은 화소 TFT가 화소를 하전시켰다가 OFF 상태로 되돌아올 때 TFT S-G 커패시턴스(Cgs)에 저장된 전하에 의해 발생된다. ΔVp 오프셋은 능동 구동 매트릭스 구조물과 적당한 전자 구동 체계에 포함되어 있는 수동 부재(저장 커패시터)들의 조합체를 사용하기 위해서는 보상되어야 한다. 능동 구동 매트릭스 전반의 S/D 정렬에 어떤 변동이 있다면, 그것은 ΔVp의 불완전한 보상의 원인이 되고, 그로 인해 최종 표시 소자에서 육안으로 보이는 인공 음영의 원인이 된다.
따라서, 전술한 문제를 감소시키거나 제거하기 위해서 자기 정렬된 S/D 콘택을 구비한 TFT를 제조할 필요가 있다. S/D-G 커패시턴스의 감소 및 화소 하전 불균일성의 증가와 함께, 채널이 보다 짧은 TFT를 제조하는 것이 바람직한데, 그 이유는 채널이 짧으면 제거해야할 총 S/D 중첩이 적기 때문이다. 채널이 짧으면 화소 하전에 이용할 수 있는 더 많은 양의 구동 전류가 발생되고, 그에 따라 고해상도, 고성능의 능동 구동 표시 소자에 있어서 중요한 하전 시간이 더 짧아진다.
도 1은 본 발명에 따라 그 위에 게이트 전극이 형성되어 있는 기판을 예시하는, 부분 제조된 박막 트랜지스터의 횡단면도이다.
도 2는 본 발명에 따라 그 위에 제1 유전층, 반도체층, 제2 유전층 및 포토레지스트가 형성되어 있는, 도 1의 박막 트랜지스터의 횡단면도이다.
도 3은 본 발명에 따라 마스크로서 게이트 전극을 사용하여 패턴화시킨 포토레지스트를 예시하는, 도 2의 박막 트랜지스터의 횡단면도이다.
도 4a는 본 발명에 따라 제2 유전층을 에칭 처리하여 상부 절연체 부분(Istop)을 형성시킨, 도 3의 박막 트랜지스터의 횡단면도이다.
도 4b는 본 발명에 따라 제2 유전층을 에칭 처리하여 상부 절연체 부분(Istop)을 형성시킨, 화소 전극(게이트 라인은 뚜렷하게 볼 수 있도록 표시)의 정면도이다.
도 5a는 본 발명에 따라 증착시킨 도우핑된 반도체층과 전도체층을 예시하는, 도 4a의 박막 트랜지스터의 횡단면도이다.
도 5b는 본 발명에 따라 증착시킨 도우핑된 반도체층과 전도체층을 예시하는, 도 4b의 화소 전극(게이트 라인은 뚜렷하게 볼 수 있도록 표시)의 정면도이다.
도 6a는 본 발명에 따라 증착시킨 제2 포토레지스트를 예시하는, 도 5a의 박막 트랜지스터의 횡단면도이다.
도 6b는 본 발명에 따라 증착 및 패턴화되고, S/D전극의 패턴에 갭이 형성되어 있지 않은 제2 포토레지스트를 예시하는, 도 5b의 화소 전극(게이트 라인은 뚜렷하게 볼 수 있도록 표시)의 정면도이다.
도 7a는 본 발명에 따라 상부 절연체 부분을 노출시키기 위해 박막화한 제2 포토레지스트를 예시하는, 도 6a의 박막 트랜지스터의 횡단면도이다.
도 7b는 본 발명에 따라 상부 절연체 부분을 노출시켜 S/D 전극용 레지스트에 갭을 형성시키기 위해 박막화한 제2 포토레지스트를 예시하는, 도 6b의 화소 전극(게이트 라인은 뚜렷하게 볼 수 있도록 표시)의 정면도이다.
도 8a는 본 발명에 따라 전도체층과 도우핑된 반도체층을 에칭 처리하는 데 사용된 후에 제2 포토레지스트가 제거된 것을 예시하는, 도 7a의 박막 트랜지스터의 횡단면도이다.
도 8b는 본 발명에 따라 전도체층과 도우핑된 반도체층을 일정 패턴으로 에칭 처리하는 데 사용된 후에 제2 포토레지스트가 제거된 것을 예시하는, 도 7b의 화소 전극(게이트 라인은 뚜렷하게 볼 수 있도록 표시)의 정면도이다.
본 발명은 일단계의 석판 인쇄 공정을 이용하여 소오스 및 드레인 전극이 게이트 전극에 자기 정렬된 박막 트랜지스터를 제조하는 방법에 관한 것로서, 기판 위에 불투명한 게이트 전극을 형성시키는 단계, 상기 게이트 전극과 기판 위에 제1 유전층을 증착하는 단계, 상기 제1 유전층 위에 반도체층을 증착하는 단계, 그리고 상기 반도체층 위에 제2 유전층을 증착하는 단계를 포함한다. 상기 제2 유전층 위에 제1 포토레지스트를 증착하고, 제1 포토레지스트를 노출시키는 데 사용되는 광을 차단하는 마스크로서 상기 게이트 전극을 사용하여 상기 제1 포토레지스트를 패턴화한다. 상기 제2 유전층을 에칭 처리하여 상기 게이트 전극과 정렬된 제2 유전층의 상부 절연체 부분을 형성시킨다. 상기 제1 포토레지스트를 제거한다. 도우핑된 반도체층과 전도체층을 증착한다. 상기 전도체층 위에 제2 포토레지스트를 형성시킨다. 상기 제2 포토레지스트를 패턴화하여 부품들의 패턴을 형성시키고 상기 상부 절연체 부분을 커버하는 연속 트랜지스터 전극 패턴을 형성시킨다. 상기 제2 포토레지스트와 전도체층을 비선택적으로 에칭 처리하여 상기 상부 절연체 부분에 트랜지스터 전극 패턴을 형성시키기 위한 갭을 제2 포토레지스트에 형성시킨다. 제2 포토레지스트에 선택적인 방법으로 전도체층과 도우핑된 반도체층을 에칭 처리하여 게이트 전극에 대해 자기 정렬되는 소오스 전극과 드레인 전극을 형성시킨다.
일단계의 석판 인쇄 공정을 이용하여 소오스 및 드레인 전극이 게이트 전극에 자기 정렬된 능동 구동 액정 표시 소자용 박막 트랜지스터를 제조하는 본 발명의 다른 방법은, 기판 위에 불투명한 게이트 전도체층을 형성시키는 단계를 포함한다. 상기 게이트 전도체층은 게이트 전극을 구비한다. 상기 게이트 전도체층과, 게이트 전극과, 기판 위에 제1 유전층을 증착하고, 상기 제1 유전층 위에 반도체층을 증착한다. 상기 반도체층 위에 제2 유전층을 증착하고, 상기 제2 유전층 위에 제1 포토레지스트를 증착한다. 제1 포토레지스트를 노출시키는 데 사용되는 광을 차단하는 마스크로서 상기 게이트 전극을 사용하여 상기 제1 포토레지스트를 패턴화한다. 상기 제2 유전층을 에칭 처리하여 상기 게이트 전극과 정렬된 제2 유전층의 상부 절연체 부분을 형성시킨다. 상기 제1 포토레지스트를 제거한다. 상기 상부 절연체 부분과 반도체층 위에 도우핑된 반도체층을 증착하고, 상기 도우핑된 반도체층 위에 전도체층을 증착한다. 상기 전도체층 위에 제2 포토레지스트를 형성시키는데, 제2 포토레지스트는 상기 상부 절연체 부분의 높이로 인해 비평면형 표면을 형성한다. 상기 제2 포토레지스트를 패턴화하여 화소 부품들의 패턴을 형성시키고 상기 상부 절연체 부분을 커버하는 연속 트랜지스터 전극 패턴을 형성시킨다. 상기 제2 포토레지스트와 전도체층을 비선택적으로 에칭 처리하여 상기 상부 절연체 부분에 트랜지스터 전극 패턴을 형성시키기 위한 갭을 제2 포토레지스트에 형성시킨다. 제2 포토레지스트는 전도체층과 도우핑된 반도체층의 에칭 처리를 위해 충분한 두께의 제2 포토레지스트 패턴이 잔류하도록 하면서 상부 절연체 부분으로부터 제거한다. 제2 포토레지스트에 선택적인 방법으로 전도체층과 도우핑된 반도체층을 에칭 처리하여 게이트 전극에 대해 자기 정렬되는 소오스 전극과 드레인 전극을 형성시킨다. 상기 제2 포토레지스트를 제거한다.
또 다른 방법에서, 상기 제2 포토레지스트를 비선택적으로 에칭 처리하는 단계는 상기 제2 포토레지스트와 상기 연속층을 프라스마 애슁 처리(plasma ashing)하여 상기 상부 절연체 부분에 있는 제2 포토레지스트에 갭을 형성시키는 단계를 포함한다. 상기 제2 포토레지스트의 프라스마 애슁 처리 단계는 산소 플라스마를 사용하는 것일 수 있다. 상기 전도체층은 알루미늄, 몰리브덴, 크롬, 텅스텐 및 구리 중 1종 이상을 포함할 수 있다. 상기 전도체층의 에칭 처리 단계는 상기 전도체층과 상기 도우핑된 반도체층을 인산, 아세트산 및 질산의 혼합물로 습식 에칭 처리하는 단계를 포함하는 것일 수 있다. 상기 전도체층은 인듐 주석 산화물(Indium Tin Oxide)과 인듐 아연 산화물(Indium Zinc Oxide)중 1종 이상을 포함할 수 있다. 상기 제2 포토레지스트층을 패턴화하여 화소 부품들의 패턴을 형성시키는 단계는 상기 제2 포토레지스트층을 패턴화하여 데이타 라인과 캐패시터 전극 중 1종 이상의 것의 패턴을 형성시키는 단계를 포함할 수 있다. 단부가 테이퍼 가공된(tapered) 상부 절연체 부분을 형성시키는 단계와 단부가 테이퍼 가공된 게이트 전극을 형성시키는 단계를 더 포함할 수 있다. 상기 박막 트랜지스터는 길이가 약 2 ㎛ 내지 약 10 ㎛일 수 있다.
전술한 본 발명의 목적, 특징 및 잇점과 그 밖의 다른 목적, 특징 및 잇점들은 첨부된 도면을 참조하여 설명하는, 예시적 실시 상태에 대한 하기 상세한 설명으로부터 명확해질 것이다.
다음은 첨부된 도면을 참조하여 본 발명의 바람직한 실시 상태를 상세히 설명하고자 한다.
본 발명은 게이트 전극에 소오스 및 드레인이 자기 정렬된 박막 트랜지스터용 구조물과 그것의 제조 방법에 관한 것이다. S/D 콘택과 게이트 전극의 자기 정렬을 제공하여 상당한 공간의 절약을 도모함으로써(예를 들면, 길이를 상당히 줄임으로써), 후술하는 바와 같은 전기적 특성의 제공과 함께 채널 길이를 단축할 수 있다. 본 발명은 일단계의 석판 인쇄 공정, 즉 1회의 레지스트 피복 단계, 1회의 노출 단계, 1회의 현상 단계 및 1회의 박리 단계를 이용하여 자기 정렬형 트랜지스터를 제공할 수 있다는 점에서 유리하다.
이하에서는 도면을 참조하여 설명하는데, 각 도면에서 동일 또는 유사한 부재들에 대해서는 유사한 번호로 표시한다. 먼저 도 1을 보면, 게이트 전극(10)이 기판(12) 위에 형성되는 제1 마스킹 단계 후의 부분 제조된 화소 전지(pixel cell)용 트랜지스터의 횡단면도이다. 기판(12)은 유리, 수정 또는 플라스틱과 같은 투명 물질을 포함하는 것이 바람직하다. 게이트 전극(10)은 금속 또는 전도체를 증착하고 석판 인쇄 기법으로 패턴화하여 형성시킨다. 게이트 전극(10)은 불투명한 물질로 형성되는 것이 바람직하고, 게이트 전극(10)은 크롬(Cr), 텅스텐(W), 알루미늄(Al), 구리(Cu), 그리고 기타 전기적으로 균등한 전도체와 같은 단층의 금속 전도체, 크롬과 상부 및/또는 하부의 알루미늄(Cr/Al), 텅스텐 상부의 몰리브덴(Mo/W), 몰리브덴과 상부 및/또는 하부의 알루미늄(Mo/Al), 그리고 기타 유사한 전도체와 같은 금속들의 피복 배열된 다층 구조물, 그리고 알루미늄에 수%의 네오디뮴을 함유하는 것과 같은 합금 구조물 등일 수 있다. 게이트 전극(10)은 그 위에 피복되는 물질들의 피복량을 단계적으로 증가시킬 수 있도록 단부가 테이퍼형인 것이 바람직하다.
도 2를 보면, 유전층(14)과, 반도체층(16)과, 유전층(18)을 포함하는 3층 구조물이 형성되어 있다. 유전층(14 및 18)은 동일한 물질일 필요는 없다. 유전층(14 및 18)은, 예를 들면 질화실리콘, 산화실리콘, 옥시질화실리콘, 산화알루미늄, 산화탄탈, 플라스마 증착 또는 반응성 스퍼터링된 산화실리콘(SiOx), 스핀-온-유리(spin-on-glass), 유기 물질, 예를 들면 폴리아미드 또는 BCB, 또는 고-K 유전 물질, 예를 들면 바륨 스트론튬 티탄 산화물(BST), 바륨 지르코늄 티탄 산화물(BZT) 및 오산화탄탈 또는 그들의 혼합물을 포함할 수 있다. 유전층(14 및 18)은 각각 다층, 예를 들면 SiNx, SiNx/SiOy, SiNx/SiOy/SiNx를 포함할 수 있다. 그러한 층은 양극 처리 및/또는 플라스마 증가 화학 증착(PECVD), 전자 시클로트론 공명 CVD, 레이저 보조 CVD, 또는 스퍼터링에 의해 제조할 수 있다. 반도체층(16)은 비정질 실리콘(a-Si 또는 a-Si:H), 폴리실리콘 또는 기타 트랜지스터의 전류 채널 형성용 반도체 물질층을 포함할 수 있다. 유전층(18) 위에는 포토레지스트(20) 층이 형성된다. 포토레지스트(20)는 광-패턴화 가능한(photo-patternable) 폴리이미드 또는 자기 조립형(self-assembled) 단층(SAM으로 알려져 있기도 함)을 포함할 수 있다.
도 3을 보면, 마스크로서 게이트 전극(10)을 사용하여 화살표 "A" 방향에서 배면 노출시켜서 포토레지스트(20)를 자외광에 노출시킨다. 이어서 포토레지스트(20)를 현상하여 도 3의 구조물을 형성시킨다. 포트레지스트 단편의 길이는 UV광에 대한 포토레지스트의 노출 시간으로 조절할 수 있다. 잔류 포토레지스트는 게이트 전극(10)의 중앙에 위치하는 것이 유리하다.
도 4a 및 도 4b를 보면, 유전층(18)의 에칭 처리를 수행하여 게이트 전극(10) 상부의 중앙에 유전층(18)의 일 부분(19)이 잔류하도록 한다. 부분(19)은 Istop 또는 상부 절연체로 지칭할 수 있다. 부분(19)은 단부가 테이퍼형인 것이 바람직하다. 도 4b는 부분(19)을 에칭 처리한 후의 화소 전지(8)의 정면도이다. 게이트 라인(22)이 표시되어 있지만, 반도체층(16)과 유전층(14)은 뚜렷하게 보이지 않는다. 도 4b, 도 5b, 도 6b, 도 7b 및 도 8b에서, 괄호안의 참조 번호는 해당 부품들이 그 위에 형성되어 있는 다른 층(들)에 의해 가려져 있음을 나타내는 것이다.
도 5a 및 도 5b를 보면, 도우핑된 반도체층(24)이 증착되어 있다. 반도체층(24)은 고도로 도우핑된 비정질 실리콘, 미세결정질 또는 다결정질 실리콘을 포함할 수 있다. 반도체층(24)은 n+도우핑된 것이 바람직하나, p-도우핑을 수행할 수도 있다. 반도체층(24)은 플라스마 증가 화학 증착(PECVD) 공정을 이용하여 플라스마 증착시킬 수 있다. 반도체층(24)은 부분(19)의 가장자리를 따라 층(16)과 접촉한다. 전도체층(28), 예를 들면 투명 전도체층이 도우핑된 반도체층(24)에 증착된다. 전도체층(28)은 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO), 알루미늄, 알루미늄 합금, 피막형 알루미늄, 몰리브덴, 크롬, 몰리-텅스텐, 구리를 포함할 수 있다. 전도체층(28)은 도우핑된 반도체층(24) 위에 스퍼터링할 수 있다.
도 6a 및 도 6b를 보면, 포토레지스트(30) 층이 증착되어 있는데, 이것은 광-패턴화 가능한 폴리이미드 또는 자기 조립형 단층을 포함할 수 있다. 포토레지스트(30)는 상부 마스크를 통해 UV에 노출시켜서 패턴화한 후, 현상하여 소오스/드레인(32; 그들 사이에 갭은 존재하지 않음), 단일의 라인(34; 데이타 라인용), 커패시터 전극 패턴(36), 그리고 도 6b에 도시되어 있는 능동 구동 표시 소자의 부품이 될 수 있는 다른 모든 부재들의 레지스트 이미지 또는 패턴을 형성시킨다.
도 7a 및 도 7b를 보면, 패턴화된 레지스트 이미지는 레지스트의 다른 부분이 제거되기 전에 부분(19)의 상부에 있는 레지스트가 완전히 제거되도록 에칭 처리된다. 이 비선택적 에칭 처리 또는 플라스마 애슁 처리는 패턴화된 모든 부분, 예를 들면 소오스/드레인 패턴(32), 데이타 라인 패턴(34), 커패시터 전극 패턴(36) 등을 박막화한다. 부분(19; Istop)의 상부에 있는 포토레지스트는 더 얇기 때문에, 이 영역에서 보다 짧은 시간 내에 처리가 완료되어 포토레지스트(30)에 갭(40)이 형성된다(도 7b 참조). 바람직한 실시 상태에서, 비선택적 에칭 처리에 순수한 산소를 사용하는데, 다른 금속, 반도체 및 절연 물질에 대한 침투 또는 손상이 최소이기 때문이다. 다른 실시 상태는 Ar 또는 He와 같은 불활성 가스가 적당한 비율로 혼합된 산소를 사용하거나, 아산화질소(N2O)와 같은 다른 산소 함유 가스를 사용할 수 있다.
도 8a 및 도8b를 보면, 레지스트 패턴에 따라 전도체층(28)과 도우핑된 반도체층(24)를 에칭 처리하여 드레인 전극(42)과 소오스 전극(44)을 형성시키고 게이트 전극(10)에 정렬시킨다. 신호 라인(데이타 라인; 50), 커패시터 전극(52), 그리고 다른 모든 소자들을 동시에 형성시킨다. 바람직한 실시 상태에서, 반도체층(24 및 28)의 에칭 처리는 습식 에칭 처리 공정에 의해 수행한다. 한 가지 실시 상태에서, 에칭 처리는 알루미늄, Al 합금 및 몰리브덴 금속에 대한 PAN 부식제로 알려져 있는 인산, 아세트산 및 질산의 혼합물을 사용한다. 후속 처리는 당 분야에 알려져 있는대로 계속한다.
미국 특허 제5,010,027호[포신(Possin) 등]에는 자기 정렬된 TFT를 형성시키는 방법이 개시되어 있다. 포신 등은 포토레지스트로 작용할 수 있는 평면화층(planarization layer)을 채용하고 있지만, 상기 특허의 기재 내용을 볼 때 실제 TFT 콘택의 패턴화는 후속 단계에서 일어남이 확실하다. 다시 말해서, 포신 등은 별도의 2 단계 피복 공정, 즉 (1) 평면화 피복 단계와 그 후의 비선택적 에칭 처리 및 박리 단계, 이어서 (2) 다른 레지스트 피복이 필요한 실제 S/D 패턴화 단계를 이용하여 자기 정렬을 실현한다.
본 발명은 배열 데이타 준위의 석판을 플라스마 애슁 처리하여 일단계로 S/D 콘택과 다른 전도성 부품들을 패턴화하고 S/D 콘택을 자기 정렬시킨다는 점에서 유리하다. 이 차이는, 한 단계 적은 피복 및 박리 공정을 실현하여 원료, 생산률, 궁극적으로는 능동 구동 패널의 가격 면에서 경제적으로 유리하기 때문에 중요한 의미를 갖는다. 공정의 단계와 시간의 절약은 절감된 비용으로 용이하게 제조할 수 있는 능동 구동 표시 소자를 제공한다는 점에서 중요한 것이다. 본 발명은 S/D 콘택과 다른 부품들을 형성시키는 데 포토레지스트 패턴화(예를 들면, 피복, 노출, 현상 및 강 소성)를 이용하여 자기 정렬된 트랜지스터를 형성시키고, 패턴화된 레지스트를 비선택적으로 에칭 처리하여, 예를 들면 상부 절연체 부분(Istop) 위의 레지스트를 그 레지스트가 Istop 위에서 완전히 제거될 때까지, 단 레지스트 패턴이 다른 부분에서 완전히 제거되기 전까지 플라스마 애슁 처리하여 전도체층 및 도우핑된 반도체층에 선택적인 표준 에칭을 직접 수행할 수 있다.
본 발명에 의하면, 게이트 전극(10; 도 1)을 형성하는 게이트 전도체(게이트 라인)의 한 영역은 TFT의 최종 디자인의 길이에 따라 선택된다. 통상의 비자기 정렬 공정에서, 최소 폭은 Istop 구조물 위에 있는 D/S 전극을 충분히 덮을 수 있는 약 11 ㎛ 정도이다. Istop 구조물의 최소 폭은 배면 노출 공정의 바이어스의 현상 및 에칭 처리에 의존한다. 종래의 비자기 정렬 공정에서도 역시, 최소 폭은 광노출 공정의 허용 가능한 최소 갭 크기에 의존하는데, 그 크기는 약 2 ㎛ 내지 약 3 ㎛ 정도이다.
오버레이(overlay) 정밀도를 고려할 때, 통상의 비자기 정렬형 TFT의 전형적인 구조는 게이트 폭 11 ㎛, Istop 폭 8 ㎛, Istop의 상부에 있는 S/D 간의 갭은 4 ㎛이다. 이것은 S/D 콘택 영역(하부에 있는 게이트의 모서리와 Istop의 기저 모서리 사이의 영역)이 양측 가장자리에서 약 1.5 ㎛임을 의미하는 것이다.
동일한 콘택 영역을 갖도록 선택했다고 하더라도, 본 발명에 기술된 바와 같은 자기 정렬 방법을 이용하면, S/D 콘택 간의 최소 갭 크기는 더 이상 관련이 없다. 이 조건만 배제하면, 게이트 폭 약 7 ㎛와 Istop 폭 약 4 ㎛가 가능하다. Istop 위의 갭의 오버레이가 관련이 없기 때문에, TFT의 크기를 줄일 수 있다. 예를 들면, TFT는 약 2 ㎛ 정도로 짧게 할 수 있다. 본 발명에 의하면, 박막 트랜지스터는 그 길이가 약 2 ㎛ 내지 약 10 ㎛이다.
도 8을 보면, 게이트 금속(10)의 두께는 먁 0.3 내지 약 0.5 ㎛일 수 있다. 게이트 절연체(14)의 두께는 약 0.3 내지 약 0.4 ㎛일 수 있다. 반도체층(16)과 도우핑된 반도체층(24)은 두께가 약 400 내지 약 1000 Å이다. Istop, 즉 부분 (19)은 두께가 약 0.3 내지 약 0.7 ㎛이다. 본 발명의 자기 정렬형 소자의 경우, Istop 상부에 보다 얇은 레지스트를 형성시키는 데 보다 두꺼운 층이 유리하기 때문에, 플라스마 애슁 처리를 이용하여 제거해야할 금속을 노출시키는 데 더 유리한 윈도우가 실현된다. 전도체층(28; ITO 또는 IZO를 사용하는 경우)은 두께가 약 500 Å이다.
게이트 금속, Istop층, 그리고 반도체층 또는 절연체층을 관통하는 임의의 비아(via)를 테이퍼 가공하는 것은 최종 배열(array)의 우수한 수율을 제공하는 데 유리하다. 게이트 및 데이타 버스라인 가장자리의 테이퍼 각은 약 15° 내지 45° 범위일 수 있다. Istop 절연체의 테이퍼 각은 약 20° 내지 약 60° 범위일 수 있다. 자기 정렬형 소자의 경우, 본 발명자들은 테이퍼 각이 너무 작지 않아야 하며 바람직한 각도는 약 30° 내지 45°임을 밝혀내었다. 이와 유사하게, 게이트 절연체를 관통하는 비아의 각도는 보통 20° 내지 60° 범위이다.
이상은 일단계의 광석판 인쇄 공정으로 드레인과 소오스를 형성시키는 자기 정렬형 박막 트랜지스터의 제조 방법에 대한 바람직한 실시 상태를 설명하나, 이것은 예시를 목적으로 하는 것이지 본 발명을 제한하는 것은 아니며, 당업자들은 전술한 기술 내용을 고려하여 다양하게 변경 및 수정하여 실시할 수 있다. 따라서, 전술한 특정 실시 상태는 첨부된 청구의 범위에 규정된 발명의 범위 및 사상 내에서 변경될 수 있는 것임에 유의해야 한다. 이상, 본 발명을, 특히 특허법에서 요구하는 바에 따라 상세히 설명하였지만, 특허로서 보호받고자 하는 청구의 범위는 첨부된 특허청구범위에서 규정한다.
본 발명은 일단계의 석판 인쇄 공정으로 S/D 콘택과 다른 전도성 부품들을 패턴화하고 S/D 콘택을 자기 정렬시킴으로써, 능동 구동 표시 소자를 절감된 비용으로 용이하게 제조할 수 있다.

Claims (20)

  1. 일단계의 석판 인쇄 공정을 이용하여 소오스 및 드레인 전극이 게이트 전극에 자기 정렬된 박막 트랜지스터를 제조하는 방법으로서,
    기판 위에 불투명한 게이트 전극을 형성시키는 단계,
    상기 게이트 전극과 기판 위에 제1 유전층을 증착하는 단계,
    상기 제1 유전층 위에 반도체층을 증착하는 단계,
    상기 반도체층 위에 제2 유전층을 증착하는 단계,
    상기 제2 유전층 위에 제1 포토레지스트를 증착하고, 제1 포토레지스트를 노출시키는 데 사용되는 광을 차단하는 마스크로서 상기 게이트 전극을 사용하여 상기 제1 포토레지스트를 패턴화하는 단계,
    상기 제2 유전층을 에칭 처리하여 상기 게이트 전극에 정렬된 제2 유전층의 상부 절연체 부분을 형성시키는 단계,
    상기 제1 포토레지스트를 제거하는 단계,
    도우핑된 반도체층을 증착하는 단계,
    상기 도우핑된 반도체층 위에 전도체층을 증착하는 단계,
    상기 전도체층 위에 제2 포토레지스트를 형성시키는 단계,
    상기 제2 포토레지스트를 패턴화하여 부품들의 패턴을 형성시키고, 상기 상부 절연체 부분을 커버하는 연속 트랜지스터 전극 패턴을 형성시키는 단계,
    상기 제2 포토레지스트와 전도체층을 비선택적으로 에칭 처리하여 상기 상부 절연체 부분에 트랜지스터 전극 패턴을 형성시키기 위한 갭을 제2 포토레지스트에 형성시키는 단계, 그리고
    제2 포토레지스트에 선택적인 방법으로 전도체층과 도우핑된 반도체층을 에칭 처리하여 게이트 전극에 대해 자기 정렬된 소오스 전극과 드레인 전극을 형성시키는 단계
    를 포함하는 것이 특징인 방법.
  2. 제1항에 있어서, 상기 제2 포토레지스트를 비선택적으로 에칭 처리하는 단계가 상기 제2 포토레지스트와 상기 연속층을 프라스마 애슁 처리하여 상기 상부 절연체 부분에 있는 제2 포토레지스트에 갭을 형성시키는 단계를 포함하는 것이 특징인 방법.
  3. 제2항에 있어서, 상기 제2 포토레지스트의 프라스마 애슁 처리 단계가 산소 플라스마를 사용하는 것이 특징인 방법.
  4. 제1항에 있어서, 상기 전도체층이 알루미늄, 몰리브덴, 크롬, 텅스텐 및 구리 중 1종 이상을 포함하는 것이 특징인 방법.
  5. 제4항에 있어서, 상기 전도체층의 에칭 처리 단계가 상기 전도체층과 상기 도우핑된 반도체층을 인산, 아세트산 및 질산의 혼합물로 습식 에칭 처리하는 단계를 포함하는 것이 특징인 방법.
  6. 제1항에 있어서, 상기 전도체층이 인듐 주석 산화물과 인듐 아연 산화물 중 1종 이상을 포함하는 것이 특징인 방법.
  7. 제1항에 있어서, 상기 제2 포토레지스트층을 패턴화하여 부품들의 패턴을 형성시키는 단계가 상기 제2 포토레지스트층을 패턴화하여 데이타 라인과 캐패시터 전극 중 1종 이상의 것의 패턴을 형성시키는 단계를 포함하는 것이 특징인 방법.
  8. 제1항에 있어서, 단부가 테이퍼 형상인 상부 절연체 부분을 형성시키는 단계를 더 포함하는 것이 특징인 방법.
  9. 제1항에 있어서, 단부가 테이퍼 형상인 게이트 전극을 형성시키는 단계를 더 포함하는 것이 특징인 방법.
  10. 제1항에 있어서, 상기 비선택적 에칭 처리 단계가 상기 박막 트랜지스터를 약 2 ㎛ 내지 약 10 ㎛ 길이로 형성시키는 단계를 포함하는 것이 특징인 방법.
  11. 일단계의 석판 인쇄 공정을 이용하여 소오스 및 드레인 전극이 게이트 전극에 자기 정렬된 능동 구동 액정 표시용 박막 트랜지스터를 제조하는 방법으로서,
    기판 위에 게이트 전극을 구비한 불투명한 게이트 전도체층을 형성시키는 단계,
    상기 게이트 전도체층과, 게이트 전극과, 기판 위에 제1 유전층을 증착하는 단계,
    상기 제1 유전층 위에 반도체층을 증착하는 단계,
    상기 반도체층 위에 제2 유전층을 증착하는 단계,
    상기 제2 유전층 위에 제1 포토레지스트를 증착하고, 제1 포토레지스트를 노출시키는 데 사용되는 광을 차단하는 마스크로서 상기 게이트 전극을 사용하여 상기 제1 포토레지스트를 패턴화하는 단계,
    상기 제2 유전층을 에칭 처리하여 상기 게이트 전극에 정렬된 제2 유전층의 상부 절연체 부분을 형성시키는 단계,
    상기 제1 포토레지스트를 제거하는 단계,
    상기 상부 절연체 부분과 반도체층 위에 도우핑된 반도체층을 증착하는 단계,
    상기 도우핑된 반도체층 위에 전도체층을 증착하는 단계,
    상기 전도체층 위에 제2 포토레지스트를 형성시키는 단계(여기서, 제2 포토레지스트는 상기 상부 절연체 부분의 높이로 인해 비평면형 표면을 형성함),
    상기 제2 포토레지스트를 패턴화하여 화소 부품들의 패턴을 형성시키고, 상기 상부 절연체 부분을 커버하는 연속 트랜지스터 전극 패턴을 형성시키는 단계,
    상기 제2 포토레지스트와 전도체층을 비선택적으로 에칭 처리하여 상기 상부 절연체 부분에 트랜지스터 전극 패턴을 형성시키기 위한 갭을 제2 포토레지스트에 형성시키고, 제2 포토레지스트는 전도체층과 도우핑된 반도체층의 에칭 처리를 위해 충분한 두께의 제2 포토레지스트 패턴이 잔류하도록 하면서 상부 절연체 부분으로부터 제거하는 단계,
    제2 포토레지스트에 선택적인 방법으로 전도체층과 도우핑된 반도체층을 에칭 처리하여 게이트 전극에 대해 자기 정렬된 소오스 전극과 드레인 전극을 형성시키는 단계, 그리고
    상기 제2 포토레지스트를 제거하는 단계
    를 포함하는 것이 특징인 방법.
  12. 제11항에 있어서, 상기 제2 포토레지스트를 비선택적으로 에칭 처리하는 단계가 상기 제2 포토레지스트와 상기 연속층을 프라스마 애슁 처리하여 상기 상부 절연체 부분에 있는 제2 포토레지스트에 갭을 형성시키는 단계를 포함하는 것이 특징인 방법.
  13. 제12항에 있어서, 상기 제2 포토레지스트의 플라스마 애슁 처리 단계가 산소 플라스마를 사용하는 것이 특징인 방법.
  14. 제11항에 있어서, 상기 전도체층이 알루미늄, 몰리브덴, 크롬, 텅스텐 및 구리 중 1종 이상을 포함하는 것이 특징인 방법.
  15. 제14항에 있어서, 상기 전도체층의 에칭 처리 단계가 상기 전도체층과 상기 도우핑된 반도체층을 인산, 아세트산 및 질산의 혼합물로 습식 에칭 처리하는 단계를 포함하는 것이 특징인 방법.
  16. 제11항에 있어서, 상기 전도체층이 인듐 주석 산화물과 인듐 아연 산화물 중 1종 이상을 포함하는 것이 특징인 방법.
  17. 제11항에 있어서, 상기 제2 포토레지스트층을 패턴화하여 화소 부품들의 패턴을 형성시키는 단계가 상기 제2 포토레지스트층을 패턴화하여 데이타 라인과 캐패시터 전극 중 1종 이상의 것의 패턴을 형성시키는 단계를 포함하는 것이 특징인 방법.
  18. 제11항에 있어서, 단부가 테이퍼 형상인 상부 절연체 부분을 형성시키는 단계를 더 포함하는 것이 특징인 방법.
  19. 제11항에 있어서, 단부가 테이퍼 형상인 게이트 전극을 형성시키는 단계를 더 포함하는 것이 특징인 방법.
  20. 제11항에 있어서, 상기 비선택적 에칭 처리 단계가 상기 박막 트랜지스터를 약 2 ㎛ 내지 약 10 ㎛ 길이로 형성시키는 단계를 포함하는 것이 특징인 방법.
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