KR20010039677A - 발광다이오드 및 그 제조방법 - Google Patents

발광다이오드 및 그 제조방법 Download PDF

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KR20010039677A
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카타야마코지
마쯔바라히데키
사에구사아끼히코
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오카야마 노리오
스미토모덴키고교가부시키가이샤
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Abstract

본 발명은, 발광다이오드 및 그 제조방법에 관한 것으로서, ZnSe계 발광다이오드(LED)의 장수명화 및 고휘도화를 실현하는 것을 과제로한 것이며, 그 해결수단으로서, ZnSe계 LED의 내부에, 발광을 위한 주입전류를 제한함으로써 결함의 증식을 억제하기 위한 주입전류제한영역을 형성한다. 투광성Au전극(9)의 끝부분을 벽개면(13)으로부터 격리시켰을 경우에는, 벽개면(13)근방의 영역이 주입전류제한영역이 되는 발광다이오드 및 그 제조방법을 제공한다.

Description

발광다이오드 및 그 제조방법{Light-emitting diode process for producing the same}
본 발명은, 발광다이오드 및 그 제조방법에 관한 것으로서, 보다 특정적으로는, ZnSe단결정기판과, ZnSe 또는 ZnSe를 주체로하는 혼정(混晶)화합물반도체를 포함하는 발광구조를 가진 호모에피택셜ZnSe계 발광다이오드(이하 단순히 「LED」라 부름) 및 그 제조방법에 관한 것이다.
종래부터, 녹색광을 발하는 ZnSe계 LED는 알려져 있다. 이 LED는, ZnSe기판위에 형성된 발광구조와, 그 위에 형성된 전극을 가진다.
LED는, 예를 들면 에피택셜성장법에 의해 ZnSe기판위에 여러가지의 반도체층을 퇴적하고, 그위에 전극을 형성하여, 소정의 크기의 칩으로 잘라낸 후, 리드프레임에 고정하여 형성된다.
그러나, 예를 들면 잘라낸후의 LED의 벽개면근방에는, 벽개시에 전위나 균열 등의 결함이 고밀도로 존재한다. 이와 같이 결함이 다수 존재하는 영역에 전류가 흐르면, 발광효율이 저하할 뿐만 아니라, 통전에 따른 결함의 증식(增殖)에 의해 소자수명이 현저하게 단축된다고하는 문제가 있었다.
벽개면근방의 결함에 대해서는, 벽개면근방을 에칭제거해서 대응하는 것을 생각할 수 있으나, 이 경우에는 각 반도체층의 에칭레이트의 차에 기인하는 사이드에칭현상의 대책이 필요하게 된다.
본 발명은, 상기한 바와 같은 과제를 해결하기 위하여 이루어진 것이다. 본 발명의 목적은, 복잡한 프로세스를 사용하는 일없이 LED의 고휘도화 및 장수명화를 도모하는 데 있다.
도 1은 본 실시형태 1에 있어서의 LED의 단면도
도 2는 본 실시형태 2에 있어서의 LED의 단면도
도 3은 본 실시형태 3에 있어서의 LED의 단면도
도 4는 도 3에 표시한 LED의 제조공정의 제 1공정을 표시한 단면도
도 5는 도 3에 표시한 LED의 제조공정의 제 2공정을 표시한 단면도
도 6은 도 3에 표시한 LED의 제조공정의 제 3공정을 표시한 단면도
도 7은 도 3에 표시한 LED의 제조공정의 제 4공정을 표시한 단면도
도 8은 본 발명의 실시형태 4에 있어서의 LED의 단면도
도 9는 도 8에 표시한 LED의 제조공정의 제 1공정을 표시한 단면도
도 10은 도 8에 표시한 LED의 제조공정의 제 2공정을 표시한 단면도
도 11은 도 8에 표시한 LED의 제조공정의 제 3공정을 표시한 단면도
도 12는 도 8에 표시한 LED의 제조공정의 제 4공정을 표시한 단면도
도 13은 도 8에 표시한 LED의 제조공정의 제 5공정을 표시한 단면도
도 14는 도 8에 표시한 LED의 제조공정의 제 6공정을 표시한 단면도
도 15는 본 발명에 관한 LED와 종래의 LED의 통전시험결과를 표시한 도면
＜도면의 주요부분에 대한 부호의 설명＞
1: 도전성ZnSe단결정기판 2: n형 ZnSe버퍼층
3: n형 ZnMgSSe클래드층 4: ZnSe/ZnCdSe다중양자웰활성층
5: p형 ZnMgSSe클래드층 6: p형 ZnSe층
7: p형 콘택트층 8: p형 ZnTe층
9: 투광성Au전극 9a: In전극
10: 대좌(台座)전극 10a: Ti층
10b: Au층 11: 발광층
12: 발광구조 13: 벽개(劈開)면(벽개하는 부위)
14: 홈부분 15: 전류억제층
16a, 16b, 16c: 레지스트
본 발명에 관한 발광다이오드는, ZnSe기판과, 이 기판위에 형성된 발광구조를 구비한다. 여기서, 발광구조란, 본 명세서에서는, 발광층을 포함하는 반도체층의 적층구조의 것을 일컫는다. 그리고, 상기 구성을 가진 발광다이오드에 있어서, 발광을 위한 주입전류를 제한함으로써 결함의 증식을 억제하기 위한 주입전류제한영역을 형성하고 있다.
이와 같이 주입전류제한영역을 형성함으로써, 이 영역내를 전류가 흐르는 것을 제한 또는 저지할 수 있고, 그 영역내에서의 결함의 증식을 억제할 수 있다. 특히, 결함이 많은 영역을 주입전류제한영역으로서 선택함으로써, LED의 장수명화 및 고휘도화를 실현할 수 있다.
상기 발광다이오드는, 바람직하게는, 호모에피택셜ZnSe계 발광다이오드이다. ZnSe기판은, 바람직하게는, 도전성ZnSe단결정기판이고, 발광구조는, 바람직하게는 ZnSe 또는 ZnSe를 주체로하는 혼정화합물반도체를 포함한다.
본 발명은, 상기한 바와 같은 호모에피택셜ZnSe계 발광다이오드에 대해서 특히 유효하다.
또, 발광다이오드는, 바람직하게는, 소자사이를 절단분리하기 위한 벽개면을 포함한다. 이때, 주입전류제한영역은, 바람직하게는, 벽개면근방의 영역을 포함한다.
발광다이오드의 벽개면근방에는, 이미 설명한 바와 같이 다수의 결함이 존재할 수 있다. 따라서, 이와 같은 결함이 많은 영역에 전류가 흐르는 것을 억제함으로써, LED의 장수명화 및 고휘도화를 보다 효과적으로 실현할 수 있다.
발광다이오드는, 발광구조위에 전극을 가진다. 이 전극은, 바람직하게는, 상기의 벽개면으로부터 격리해서 형성된다.
전극을 벽개면으로부터 격리함으로써, 벽개면근방에 전류가 흐르는 것을 억제할 수 있다. 이에 의해, LED의 장수명화 및 고휘도화를 실현할 수 있다. 이와 같이, 전극의 끝부분위치를 조정하는 것만으로되므로, 복잡한 프로세스를 사용하는 일없이 LED의 장수명화 및 고휘도화를 도모할 수 있다.
상기의 전극은, 구체적으로는, 벽개면으로부터 5㎛이상 격리하여 형성되고, 와이어본딩을 위한 제 1전극과, 주입전극을 확산시키기 위한 제 2전극을 가진다.
벽개면으로부터 5㎛이내의 영역에 특히 많은 결함이 존재한다고 생각되므로, 적어도 이 영역위에 주입전류를 확산시키기 위한 전극을 형성하지 않으므로써 LED의 장수명화에 효과적으로 기여할 수 있는 것이라고 생각된다.
상기의 제 2전극은, 바람직하게는, 투광성전극이고, Au, Pd, Ni, ITO(Indium Tin Oxide)로 이루어진 군으로부터 선택되는 적어도 1종의 재료를 함유한다.
본 발명에 관한 발광다이오드는, 발광구조위에, 발광구조와 저항(ohmic)접촉을 얻을 수 없는 재료로 이루어지고 주입전류를 제한하기 위한 제 1전극과, 발광구조와 저항접촉을 얻을 수 있는 재료로 이루어지고 주입전류를 확산시키기 위한 제 2전극을 가져도 된다. 이 경우, 벽개면근방의 영역위에 제 1전극을 형성하고, 벽개면근방의 영역이외의 영역위에 제 2전극을 형성하는 것이 바람직하다.
제 1전극은 발광구조와 저항접촉을 얻을 수 없으므로, 제 1전극으로부터 발광구조내부에 전류가 흐르는 것을 억제할 수 있다. 즉, 제 1전극아래에 위치하는 영역에 전류가 흐르는 것을 억제할 수 있다. 이에 의해, 제 1전극아래의 영역에서 결함이 증식하는 것을 억제할 수 있다. 이 제 1전극을 예를 들면 벽개면근방의 영역위에 배치함으로써, 벽개면근방의 영역에 전류가 흐르는 것을 저지할 수 있고, 상기 영역내에서의 결함의 증식을 억제할 수 있다. 다른 한편, 제 2전극으로부터는 발광구조속에 전류를 흐르게 할 수 있고, LED를 발광시킬 수 있다.
발광다이오드는, 발광구조의 내부에 선택적으로 형성된 제 1전극과 저항접촉을 얻을 수 없는 반도체층과, 발광구조의 상면둘레가장자리부분에 형성되고 벽개면 및 반도체층에 도달하는 홈부분을 가져도 된다. 이 경우, 반도체층과 접하도록 홈부분위에 상기의 제 1전극을 형성한다.
이 경우에도, 제 1전극아래의 영역에 전류가 흐르는 것을 억제할 수 있고, 제 1전극아래의 영역에서 결함이 증식하는 것을 억제할 수 있다. 또한, 상기 홈은 에칭에 의해 형성되는 것이 바람직하다. 보다 상세하게는, 이온밀링이나 반응성이온에칭과 같이 홈표면의 요철(凹凸)을 강조하는 성질의 에칭에 의해 상기 홈이 형성되는 것이 바람직하다.
상기의 제 1전극은, 바람직하게는, 벽개면으로부터 5㎛이내의 영역위에 적어도 형성되고, Ti, Al, ZnS, Al2O3, SiO2, SiN로 이루어진 군으로부터 선택되는 적어도 1종의 재료를 함유한다.
제 1전극을 상기와 같은 영역위에 형성함으로써, 벽개면으로부터 5㎛이내의 영역내에 전류가 흐르는 것을 저지할 수 있다.
또, 벽개면근방에 위치하는 발광구조의 내부에, 전류가 흐르는 것을 억제하는 전류억제층을 형성해도 된다.
이와 같이 발광구조의 내부에 전류억제층을 형성함으로써, 전류억제층아래의 영역에 전류가 흐르는 것을 억제할 수 있다. 이에 의해, 그 영역내에서의 결함의 증식을 억제할 수 있다.
발광다이오드는, 상기의 전류억제층위에 위치하는 발광구조의 표면위에 전류억제층과 저항접촉하지 않는 재료로 이루어지고 주입전류를 제한하기 위한 제 1전극과, 전류억제층이 형성되어 있지 않는 영역위에 위치하는 발광구조의 표면위에 발광구조와 저항접촉하는 재료로 이루어지고 주입전류를 확산시키기 위한 제 2전극을 구비해도 된다.
상기와 같이 전류억제층과 저항접촉하지 않는 재료에 의해 제 1전극을 구성함으로써, 제 1전극과 전류억제층과의 사이에 얼마간의 도전층이 개재해있다고해도, 전류억제층아래의 영역에 전류가 흐르는 것을 억제할 수 있다. 이에 의해, 전류억제층아래의 영역에서 결함이 증식하는 것을 억제할 수 있다.
본 발명에 관한 발광다이오드의 제조방법은, 하나의 국면에서는, 하기의 각공정을 구비한다. ZnSe기판위에 발광구조를 형성한다. 발광구조의 제 1의 표면영역위에 발광구조와 저항접촉하지 않는 재료로 이루어지고 주입전류를 제한하기 위한 제 1전극을 형성한다. 발광구조의 제 2의 표면영역위에 발광구조와 저항접촉하는 재료로 이루어지고 주입전류를 확산시키기 위한 제 2전극을 형성한다.
상기와 같이 발광구조와 저항접촉하지 않는 재료로 이루어진 제 1전극을 제 1의 표면영역위에 형성함으로써, 제 1의 표면영역바로아래의 영역에 전류가 흐르는 것을 억제할 수 있다. 이에 의해, 그 영역내에서의 결함의 증식을 억제할 수 있고, LED의 장수명화 및 고휘도화를 실현할 수 있따. 또한, 제 1의 표면영역과는 다른 제 2의 표면영역위에 발광구조와 저항접촉하는 재료로 이루어진 제 2전극을 형성하고 있으므로, 제 2전극으로부터 발광구조내에 전류를 공급할 수 있고, LED를 발광시킬 수 있다.
본 발명에 관한 발광다이오드의 제조방법은, 다른 국면에서는, 하기의 각공정을 구비한다. ZnSe기판위에, 발광층을 함유한 제 1반도체층과, 이 제 1반도체층위에 선택적으로 제 2반도체층과, 제 1반도체층위로부터 제 2반도체층위로 제 3반도체층을 순차 적층해서 발광구조를 형성한다. 제 2반도체층위에 위치하는 발광구조의 표면위에, 제 2반도체층과 저항접촉하지 않는 재질로 이루어지고 주입전류를 억제하기 위한 제 1전극을 형성한다. 제 2반도체층이 형성되어 있지 않는 영역위에 위치하는 발광구조의 표면위에, 발광구조와 저항접촉하는 재질로 이루어지고 주입전류를 확산시키기 위한 제 2전극을 형성한다. 또한, 상기의 제 1∼제 3반도체층은, 복수의 반도체층의 적층구조라도 된다.
상기와 같이 제 1반도체층위에 제 2반도체층을 선택적으로 형성하고, 그위에 제 1전극을 형성함으로써, 제 2반도체층 바로 아래의 영역에 전류가 흐르는 것을 억제할 수 있다. 이에 의해, 제 2반도체층아래의 영역내에서의 결함의 증식을 억제할 수 있다.
이하, 도 1∼도 15를 사용해서, 본 발명의 실시형태에 대해서 설명한다.
본 발명에서는, 후술하는 바와 같이, LED의 내부에, 발광을 위한 주입전류를 제한하는 주입전류제한영역을 선택적으로 형성하는 것을 중요한 특징으로 하고 있다. 이와 같이 주입전류제한영역을 형성함으로써, 그 영역내에서의 결함의 증식을 억제할 수 있고, LED의 장수명화 및 고휘도화를 실현할 수 있다.
이하, 도면을 사용해서 구체적으로 설명한다.
(실시형태 1)
도 1은, 본 발명의 실시형태 1에 있어서의 LED의 단면도이다. 도 1에 표시한 바와 같이, LED는, 도전성의 ZnSe단결정기판(1)과, 그 위에 형성된 발광구조(12)와, 발광을 위한 주입전류를 확산시키기 위한 투광성Au전극(9)과, 대좌전극(10)을 구비한다. LED는, 벽개면(13)에 있어서 벽개되고, 이에 의해 소자끼리가 분리된다.
도전성ZnSe단결정기판(1)의 이면에는, In전극(9a)이 형성된다. 발광구조(12)는, 도전성ZnSe단결정기판(1)의 상면위에 형성된다.
발광구조(12)는, 1㎛정도의 두께의 n형 ZnSe버퍼층(2)과, 1㎛정도의 두께의 n형 ZnMgSSe클래드층(3)과, ZnSe/ZnCdSe다중양자웰활성층(4)과, 1㎛정도의 두께의 p형 ZnMgSSe클래드층(5)과, 0.2㎛정도의 두께의 p형 ZnSe층(6)과, ZnSe와 ZnTe와의 적층초격자(超格子)구조로 이루어진 p형 콘택트층(7)과, 최표면에 60㎚정도의 두께의 p형 ZnTe층(8)을 가진다.
이와 같이 발광구조(12)는, 복수의 반도체층(에피택셜층)의 적층구조로 이루어지고, 발광층(11)을 포함한다. 발광층(11)은, n형 ZnMgSSe클래드층(3)과, ZnSe/ZnCdSe다중양자웰활성층(4)과, p형 ZnMgSSe클래드층(5)을 가진다.
발광구조(12)의 상면위에, 투광성Au전극(9)과, 대좌전극(10)을 형성한다. 대좌전극(10)은, Ti층(10a)과, Au층(10b)을 가진다. 투광성Au전극(9)은, 20㎚이하의 두께를 가지고, 벽개면(13)으로부터 폭D1(바람직하게는 5㎛이상)만큼 격리해서 형성된다. 그 때문에, 벽개면(13)근방의 영역위에는 투광성Au전극(9)은 형성되지 않는 것으로 된다. 이에 의해, 벽개면(13)근방의 영역에 전류가 흐르는 것을 억제할 수 있고, 이 영역에 있어서 결함이 증식하는 것을 억제할 수 있다.
즉, 본 실시형태 1에서는, 벽개면(13)근방의 영역을 주입전류제한영역으로서 선택하고 있다. 벽개면(13)근방의 영역에서는 상기한 바와 같이 다른 영역과 비교해서 많은 결함이 존재한다고 생각되므로, 이 영역내에 전류가 흐르는 것을 저지함으로써, LED의 장수명화 및 고휘도화에 효과적으로 기여할 수 있는 것으로 생각된다.
본 발명자들이 실제로 LED를 제작하여 정전류(定電流)모드로 측정하였던바, 20㎃통전시에서 발광강도가 3㎽나 되는 고휘도의 녹색발광을 얻을 수 있었다. 또, 전류가 벽개면(13)근방에 거의 흐르지 않으므로, LED의 수명도 향상되었다.
대좌전극(10)은, 와이어본딩용으로 사용되나, 이대좌전극속의 Ti층(10a)과 p형 ZnTe층(8)이 쇼트키접촉하도록 p형 ZnTe층(8)의 도핑농도는 1×1019㎝-3이하로 된다.
다음에, 도 1에 표시한 LED의 제조방법에 대해서 간단히 설명한다. 도전성ZnSe단결정기판(1)의 이면에, 예를 들면 증착법에 의해 In전극(9a)을 형성하고, 도전성ZnSe단결정판(1)의 상면위에 에피택셜성장법 등을 사용해서 발광구조(12)를 형성한다. 그후, 증착법등을 사용해서 P형 ZnTe층(8)위에 Ti층(10a)과 Au층(10b)을 순차적층한다. 이들을 소정형상으로 패터닝한 후, 재차 증착법등을 사용해서, 20㎚이하 정도의 두께로 Au층을 형성한다. 이 Au층을 패터닝함으로써, 벽개면(13)근처의 부분을 선택적으로 제거한다.
그후, 웨이퍼형상의 ZnSe단결정기판(1) 및 발광구조(12)를 300㎛각의 칩으로 잘라낸다. 이에 의해, 벽개면(13)이 형성된다. 그후, 도전성ZnSe단결정기판(1) 및 발광구조(12)를 리드프레임에 고정한다. 이상의 공정을 거쳐서 본 실시형태에 있어서의 LED가 형성된다.
(실시형태 2)
다음에, 도 2를 사용해서, 본 발명의 실시형태 2에 대해서 설명한다. 도 2는, 본 발명의 실시형태 2에 있어서의 LED의 단면도이다.
도 2에 표시한 바와 같이, 본 실시형태 2에서는, 벽개면(13)근방의 영역위에 대좌전극(10)을 배치하고 있다. 보다 상세하게는, 벽개면(벽개하는 부위)(13)으로부터 50㎛정도의 범위의 영역위에 대좌전극(10)을 격자형상으로 형성하고 있다. 그리고, 대좌전극(10)에 둘러싸이는 영역으로부터 대좌전극위로 뻗어있도록 투광성Au전극(9)을 형성하고 있다. 그 이외의 구성에 관해서는 실시형태 1의 경우와 마찬가지이므로 중복설명은 생략한다.
본 실시형태 2에 있어서도, 실시형태 1의 경우와 마찬가지로 p형 ZnTe층(8)의 도핑농도를 1×1019㎝-3이하로 하고 있으므로, 대좌전극(10)속의 Ti층(10a)과 p형 ZnTe층(8)과의 사이에 쇼트키장벽이 형성되어, 저항접촉을 얻을 수 없다. 그 때문에, 대좌전극(10)으로부터 발광구조(12)내로 전류가 흐르는 것을 억제할 수 있다. 그 결과, 상기의 실시형태 1의 경우와 마찬가지로, 벽개면(13)근방의 영역내에 전류가 흐르는 것을 억제할 수 있어, 상기 영역내에 있어서의 결정결함의 증식을 억제할 수 있다.
본 실시형태에 있어서의 LED는, 실시형태 1의 경우와 마찬가지의 공정을 거쳐서 p형 ZnTe층(8)까지를 형성한 후, 벽개면(13)근방의 영역위에 대좌전극(10)을 형성하고, 이 대좌전극(10)을 덮도록 증착법등에 의해 투광성Au전극(9)을 형성하면 된다. 그후는 실시형태 1의 경우와 마찬가지의 공정을 거쳐서 LED를 형성할 수 있다.
본 실시형태에 있어서의 LED를 정전류모드로 측정하였던바, 20㎃통전시에서 발광강도가 3㎽나 되는 고휘도의 녹색발광을 얻을 수 있었다. 또, 전류가 벽개면(13)근방에 흐르는 것을 억제할 수 있으므로, 장수명의 LED를 얻게되었다.
(실시형태 3)
다음에, 도 3을 사용해서, 본 발명의 실시형태 3에 대해서 설명한다. 도 3은, 본 발명의 실시형태 3에 있어서의 LED의 단면도이다.
도 3에 표시한 바와 같이, 본 실시형태 3에서는, p형 ZnSe층(6) 및 벽개면(13)에 도달하는 고리형상의 홈부분(14)을 형성하고, 그 홈부분(14)내에 대좌전극(10)을 형성하고 있다. 벽개면(13)으로부터의 홈부분(14)의 폭D2는, 예를 들면 50㎛정도이다. 그 이외의 구성에 관해서는 실시형태 2와 마찬가지이므로 중복설명은 생략한다.
본 실시형ㅌ에서는, 대좌전극(10)속의 Ti층(10a)이 p형 ZnSe층(6)과 접하므로, 저항접촉을 얻을 수 없고, 실시형태 2의 경우보다 더욱 대좌전극(10)아래의 영역에 전류가 흐르기 어렵게 된다. 이에 의해, 실시형태 2의 경우보다 더욱 효과적으로, 대좌전극(10)바로 아래의 영역에 전류가 흐르는 것을 억제할 수 있다.
본 실시형태에 있어서의 LED에 대해서도, 상기의 각실시형태의 경우와 마찬가지로 고휘도의 녹색발광을 얻게되었다. 또, LED의 수명을 길게하는 것도 가능하게 되었다.
도 15에, 본 실시형태에 있어서의 LED와 종래의 LED에 있어서의 통전시험결과를 표시한다. 종래예로서는, 전체면에 투광성Au전극(9)을 형성하고, 칩중앙부에 와이어본드용 패드를 형성한 것을 사용했다. 통전조건은, 실온에서, 직류20㎃로 했다. 또, 칩사이즈는, 500㎛각(角)으로 했다.
도 15에 표시한 바와 같이, 종래예보다 각별히 본 발명에 관한 LED의 수명이 향상되어 있는 것을 알 수 있다. 또한, 다른 실시형태에 대해서도 마찬가지의 효과를 얻을 수 있는 것으로 미루어 헤아릴수 있다.
다음에 도 4∼도 7을 사용해서, 본 실시형태 3에 있어서의 LED의 제조방법에 대해서 설명한다.
도 4에 표시한 바와 같이, 상기의 각 실시형태의 경우와 마찬가지의 공정을 거쳐서 p형 ZnTe층(8)까지를 형성하고, 그 위에 레이저스트(16a)를 도포한다. 이 레지스트(16a)를 소정형상으로 패터닝한 후, 도 5에 표시한 바와 같이, 레지스트(16a)를 마스크로하여 에칭에 의해 p형 ZnSe층(6)에 도달하는 홈부분(14)을 형성한다. 이 경우, 습식에칭을 사용해도 되나, 이온밀링 또는 반응성이온에칭등을 사용하면 전극의 밀착성이 향상되고, 와이어본딩불량을 없앨 수 있다.
다음에, 도 6에 표시한 바와 같이, 증착법에 의해 Ti층(10a)과 Au층(10b)을 순차퇴적한다. 그후, 레지스트(16a)를 제거함으로써, 도 7에 표시한 바와 같이, p형 ZnTe층(8)의 표면을 노출시킨다. 그후, 전체면에 증착법등에 의해 투광성 Au전극(9)을 형성한다. 이상의 공정을 거쳐서 도 3에 표시한 구조를 얻게된다. 그후는, 실시형태 1 및 2의 경우와 마찬가지의 공정을 거쳐서 LED가 형성된다.
(실시형태 4)
다음에, 도 8∼도 14를 사용해서, 본 발명의 실시형태 4에 대해서 설명한다. 도 8은, 본 발명의 실시형태 4에 있어서의 LED를 표시한 단면도이다.
도 8에 표시한 바와 같이, 본 실시형태에서는, 전류억제층(15)을 발광구조(12)내부에 형성하고 있다. 그 이외의 구조에 관해서는 실시형태 2의 경우와 마찬가지이므로 중복설명은 생략한다.
상기와 같이 전류억제층(15)을 발광구조(12)의 내부에 형성함으로써, 이 전류억제층(15)의 바로아래의 영역에 전류가 흐르는 것을 억제할 수 있다. 즉, 벽개면(13)근방의 영역내에 전류가 흐르는 것을 억제할 수 있다.
전류억제층(15)으로서는, n형 반도체층 또는 대좌전극(10)속의 Ti층(10a)과 저항접촉하지 않는 반도체층 등을 들 수 있다.
다음에, 도 9∼도 14를 사용해서, 본 실시형태 4에 있어서의 LED의 제조방법에 대해서 설명한다.
도 9에 표시한 바와 같이, 각 실시형태의 경우와 마찬가지의 공정을 거쳐서 p형 ZnSe층(6)까지를 형성하고, 그위에 레지스트(16b)를 형성한다. 그후, 도 10에 표시한 바와 같이 p형 ZnSe층(6)위에, 예를 들면 에피택셜성장법에 의해 전류억제층(15)을 형성한다.
다음에, 레지스트(16b)를 제거하고, 도 11에 표시한 바와 같이, 에피택셜성장법에 의해, p형 ZnSe층(6)위로부터 전류억제층(15)위로 뻗어있도록 p형 콘택트층(7) 및 p형 ZnTe층(8)을 형성한다.
다음에, 도 12에 표시한 바와 같이, p형 ZnTe층(8)위에 레지스트(16c)를 도포하고, 이것을 소정형상으로 패터닝한다. Ti층(10a)과 Au층(10b)을 증착법등에 의해 퇴적해서 도 13에 표시한 구조를 얻은 후, 도 14에 표시한 바와 같이, 레지스트(16c)를 제거한다.
그후는, 증착법등에 의해 투광성Au전극(9)을 전체면에 형성하고, 도 8에 표시한 구조를 얻게된다. 그 이후는 실시형태 1의 경우와 마찬가지의 공정을 거쳐서, LED가 형성되게 된다.
또한, 상기의 각 실시형태에 있어서는, 벽개면(13)근방의 영역에 주입전류제한 영역을 형성하는 경우에 대해서 설명을 행하였으나, 그 이외의 영역에 주입전류제한 영역을 형성해도 된다.
또, 투광성전극은, Au, Pd, Ni, ITO(Indium Tin Oxide)로 이루어진 군으로부터 선택되는 적어도 하나의 재료 또는 이 가운데의 적어도 하나의 재료를 함유하는 합금에 의해 형성되어도 된다.
또, 대좌전극(10)의 하층은, Ti, Al, ZnS, Al2O3, SiO2, SiN로 이루어진 군으로부터 선택된 적어도 하나의 재료 또는 이들 중의 적어도 하나의 재료를 함유하는 합금에 의해 형성되어도 된다.
이상과 같이 본 발명의 실시형태에 대해서 설명을 행하였으나, 이번에 개시한 실시형태는 모든점에서 예시로서 제한적인 것은 아니라고 생각해야할 것이다. 본 발명의 범위는 후술하는 특허청구의 범위에 의해서 표시되며, 특허청구의 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함된다.
본 발명에 의하면, LED내부에 주입전류제한 영역을 형성하고 있으므로, LED속의 소망의 영역에 발광을 위한 전류를 흐르지 않게 할 수 있다. 이에 의해, 상기 영역내에서의 결함의 증식을 억제할 수 있고, LED의 장수명화뿐만 아니라 고휘도화도 실현할 수 있다. 특히, 결함이 많은 영역을 주입전류제한영역으로서 선택함으로써, LED의 더 한층의 장수명화 및 고휘도화가 가능하게 된다.

Claims (16)

  1. ZnSe기판과, 이 기판위에 형성된 발광구조를 구비한 발광다이오드에 있어서, 발광을 위한 주입전류를 제한함으로써 결함의 증식을 억제하기 위한 주입전류제한영역을 가진 것을 특징으로 하는 발광다이오드.
  2. 제 1항에 있어서, 상기 발광다이오드는, 호모에피택셜ZnSe계 발광다이오드이고
    상기 ZnSe기판은 도전성ZnSe단결정기판이고,
    상기 발광구조는, ZnSe 또는 ZnSe를 주체로하는 혼정화합물반도체를 포함하는 것을 특징으로 하는 발광다이오드.
  3. 제 1항 또는 제 2항에 있어서, 상기 발광다이오드는, 소자사이를 절단분리하기 위한 벽개면을 포함하고,
    상기 주입전류제한영역은, 상기 벽개면근방의 영역을 포함하는 것을 특징으로 하는 발광다이오드.
  4. 제 3항에 있어서, 상기 발광다이오드는, 상기 발광구조위에 전극을 가지고,
    상기 전극은, 상기 벽개면으로부터 격리하여 형성되는 것을 특징으로 하는 발광다이오드.
  5. 제 4항에 있어서, 상기 전극은, 상기 벽개면으로부터 5㎛이상 격리하여 형성되고,
    와이어본딩을 위한 제 1전극과, 주입전류를 확산시키기 위한 제 2전극을 가진 것을 특징으로 하는 발광다이오드.
  6. 제 5항에 있어서, 상기 제 2전극은, 투광성전극이고, Au, Pd, Ni, ITO(Indium Tin Oxide)로 이루어지는 군으로부터 선택되는 적어도 1종의 재료를 함유하는 것을 특징으로 하는 발광다이오드.
  7. 제 3항에 있어서, 상기 발광다이오드는, 상기 발광구조위에, 상기 발광구조와 저항접촉을 얻을 수 없는 재료로 이루어지고 주입전류를 제한하기 위한 제 1전극과, 상기 발광구조와 저항접촉을 얻을 수 있는 재료로 이루어지고 주입전류를 확산시키기 위한 제 2전극을 가지고,
    상기 벽개면근방의 영역위에 상기 제 1전극을 형성하고,
    상기 벽개면근방의 영역이외의 영역위에 상기 제 2전극을 형성하는 것을 특징으로 하는 발광다이오드.
  8. 제 7항에 있어서, 상기 발광다이오드는, 상기 발광구조의 내부에 선택적으로 형성되고 상기 제 1전극과 저항접촉을 얻을 수 없는 반도체층과, 상기 발광구조의 상면둘레가장자리부분에 형성되고, 상기 벽개면 및 상기 반도체층에 도달하는 홈부분을 가지고
    상기 반도체층과 접하도록 상기 홈부분위에 상기 제 1전극을 형성하는 것을 특징으로 하는 발광다이오드.
  9. 제 8항에 있어서, 상기 홈은, 에칭에 의해 형성되는 것을 특징으로 하는 발광다이오드.
  10. 제 9항에 있어서, 상기 에칭은, 상기 홈표면의 요철을 강조하는 성질의 에칭인 것을 특징으로 하는 발광다이오드.
  11. 제 10항에 있어서, 상기 에칭은, 이온밀링과 반응성이온에칭을 포함하는 것을 특징으로 하는 발광다이오드.
  12. 제 7항∼제 11항의 어느 한 항에 있어서, 상기 제 1전극은, 상기 벽개면으로부터 5㎛이내의 영역위에 적어도 형성되고, Ti, Al, ZnS, Al2O3, SiO2, SiN로 이루어진 군으로부터 선택되는 적어도 1종의 재료를 함유하는 것을 특징으로 하는 발광다이오드.
  13. 제 3항에 있어서, 상기 벽개면근방에 위치하는 상기 발광구조의 내부에, 전류가 흐르는 것을 억제하는 전류억제층을 형성한 것을 특징으로 하는 발광다이오드.
  14. 제 13항에 있어서, 상기 발광다이오드는, 상기 전류억제층위에 위치하는 상기 발광구조의 표면위에 상기 전류억제층과 저항접촉하지 않는 재료로 이루어지고 주입전류를 제한하기 위한 제 1전극과, 상기 전류억제층이 형성되어 있지 않는 영역위에 위치하는 상기 발광구조의 표면위에 상기 발광구조와 저항접촉하는 재료로 이루어지고 주입전류를 확산시키기 위한 제 2전극을 구비한 것을 특징으로 하는 발광다이오드.
  15. ZnSe기판위에 발광구조를 형성하는 공정과,
    상기 발광구조의 제 1의 표면영역위에 상기 발광구조와 저항접촉하지 않는 재료로 이루어지고 주입전류를 제한하기 위한 제 1전극을 형성하는 공정과,
    상기 발광구조의 제 2의 표면영역위에 상기 발광구조와 저항접촉하는 재료로 이루어지고 주입전류를 확산시키기 위한 제 2전극을 형성하는 공정을 구비한 것을 특징으로 하는 발광다이오드의 제조방법.
  16. ZnSe기판위에, 발광층을 포함하는 제 1반도체층과, 이 제 1반도체층위에 선택적으로 제 2반도체층과, 상기 제 1반도체층위로부터 상기 제 2반도체층위로 제 3반도체층을 순차 적층하여 발광구조를 형성하는 공정과,
    상기 제 2반도체층위에 위치하는 상기 발광구조의 표면위에, 상기 제 2반도체층과 저항접촉하지 않는 재료로 이루어지고 주입전류를 억제하기 위한 제 1전극을 형성하는 공정과,
    상기 제 2반도체층이 형성되어 있지 않는 영역위에 위치하는 상기 발광구조의 표면위에, 상기 발광구조와 저항접촉하는 재료로 이루어지고 주입전류를 확산시키기위한 제 2전극을 형성하는 공정을 구비한 것을 특징으로 하는 발광다이오드의 제조방법.
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