KR20010038621A - 낮은 에너지 이온 주입 방법을 이용한 피/피플러스 에피택셜 웨이퍼 제조방법 - Google Patents

Abstract

P⁺실리콘웨이퍼의 결정 특성에 크게 의존하지 않으면서 금속 게더링 능력이 우수한 양질의 P/P⁺에피택셜 웨이퍼를 제조하기 위하여, P^-실리콘웨이퍼에 낮은 에너지로 P형 불순물을 고농도로 이온 주입한 후, 빠른 열처리 공정을 이용한 에피택셜 실리콘 성장 방법에 의해 에피택셜 실리콘을 성장시킴과 동시에 이온 주입에 따른 손상을 회복하며 불순물의 과도 확산을 통해 P^-실리콘웨이퍼의 표면에 P⁺실리콘웨이퍼를 형성하는 것으로, P⁺실리콘웨이퍼의 결정 특성에 크게 의존하지 않으면서 양질의 P/P⁺에피택셜 웨이퍼를 제조할 수 있으며, P^-실리콘웨이퍼와 P⁺실리콘웨이퍼의 경계 영역의 단층 루프에 의해 게더링 사이트를 형성함으로써 에피택셜 실리콘 성장시에 발생될 수 있는 금속 오염이나 반도체 소자 제조 공정에서 발생되어 질 수 있는 금속 오염에 대하여 금속 게더링 능력이 우수한 P/P⁺에피택셜 웨이퍼를 제조할 수 있다.

Description

낮은 에너지 이온 주입 방법을 이용한 피/피플러스 에피택셜 웨이퍼 제조 방법{METHOD OF MANUFACTURING ON P/P+ EPITAXIAL WAFERS BY MEANS OF LOW ENERGY ION IMPLANTATION}

본 발명은 피/피플러스(P/P⁺) 에피택셜(epitaxial) 웨이퍼를 제조하는 방법에 관한 것으로, 더욱 상세하게는 낮은 에너지 이온 주입 방법을 이용하여 P/P⁺에피택셜 웨이퍼를 제조하는 방법에 관한 것이다.

일반적으로 반도체 소자 형성을 위한 반도체 웨이퍼를 제조하는 공정에서 SOI(silicon on insulator) 기술이 이용되고 있다. SOI 기술은 절연층상에 실리콘 단결정 박막을 형성하고 그 위에 반도체 집적 회로를 형성하는 기술이다. SOI 구조는 완전한 소자 분리 구조를 실현할 수 있으므로 고속 동작이 가능하며, pn 접합 분리 구조에서 나타나는 기생 모스(MOS) 트랜지스터나 기생 바이폴러 트랜지스터 등의 능동적 기생효과가 없으므로 래치업 현상이나 소프트 에러 현상이 없는 반도체 집적 회로를 구성할 수 있는 이점이 있다.

SOI 구조를 형성하는 방법으로는 절연막인 실리콘 산화막 상에 다결정 또는 비정질 실리콘 박막을 퇴적하고 이 실리콘 박막을 가로 방향으로 용융 재결정시키고 또한 고상 성장시키는 퇴적막 재결정화법, 단결정 절연층상에 단결정을 성장시키는 에피택셜 성장법, 반도체 기판 중에 실리콘 산화막 등의 절연층을 매입하는 단결정 분리법 등이 있다.

이중 에피택셜 성장법은 반도체 웨이퍼 위에 단결정층을 성장시킨 다음 증착층이 반도체 웨이퍼와 동일한 결정 구조가 되도록 하는 증착법이다. 에피택셜 성장법을 이용하여 P/P⁺에피택셜 웨이퍼를 제조하기 위하여 종래에는, P형 불순물의 도핑 농도가 높은 P⁺실리콘웨이퍼를 이용하여 그 상부에 P⁺실리콘웨이퍼와 동일 도전형이며 도핑 농도가 낮은 에피택셜층을 성장하였다.

그러나, 이러한 P⁺실리콘웨이퍼를 이용하여 P/P⁺에피택셜 웨이퍼를 제조하는 방법에 있어서 에피택셜 성장법에 의해 성장된 에피택셜층의 특성들은 하부 웨이퍼인 P⁺실리콘웨이퍼의 특성에 의해 크게 좌우되게 된다. 특히, 하부 웨이퍼인 P⁺실리콘웨이퍼에 존재하게 되는 링 타입(ring type)의 OISF나 스태킹 폴트(stacking faults) 등과 같은 결정결함이 에피택셜층으로 전이됨에 따른 에피택셜층의 특성저하와 같은 문제 또는 웨이퍼 제조공정이나 반도체 소자 제작시 발생하게 되는 불순물 오염을 제어하기 위한 목적과 에피층 성장시 발생될 수 있는 도우펀트의 오토 도핑(auto-doping)을 방지하기 위한 목적으로 P+ 실리콘웨이퍼의 후면(backside)에 폴리 봉합(poly backseal)이나 산화막 봉합(oxide backseal)을 도입함에 따른 공정의 관리 문제등이 발생하게 된다. 그러므로 이러한 여러 가지 문제로 인한 P⁺실리콘웨이퍼의 결정 특성 및 제조공정에 대한 제어가 점점 더 중요하게 강조되고 있다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 P⁺실리콘웨이퍼의 결정 특성에 크게 의존하지 않으면서 양질의 P/P⁺에피택셜 웨이퍼를 제조하는 방법을 제공하는 데 있다.

또한, 본 발명의 다른 목적은 금속 게더링 능력이 우수한 양질의 P/P⁺에피택셜 웨이퍼를 제조하는 방법을 제공하는 데 있다.

도 1은 본 발명의 일 실시예에 따라 P^-실리콘웨이퍼에 낮은 에너지로 P형 불순물을 이온 주입하는 상태를 도시한 단면도이고,

도 2는 본 발명의 일 실시예에 따라 P^-실리콘웨이퍼에 에피택셜 실리콘을 성장시키는 상태를 도시한 단면도이다.

상기와 같은 목적을 달성하기 위하여, 본 발명은 P^-실리콘웨이퍼에 낮은 에너지로 P형 불순물을 고농도로 이온 주입한 후, 빠른 열처리 공정을 이용한 에피택셜 성장 방법에 의해 에피택셜 실리콘을 성장시키는 것을 특징으로 한다.

따라서, 본 발명에서는 에피택셜 실리콘 성장을 위한 빠른 열처리 공정에 의해 P^-실리콘웨이퍼 표면의 이온 주입 손상이 회복되며, 표면에 이온 주입된 P형 불순물의 과도 확산에 위해 P^-실리콘웨이퍼 표면의 이온 주입된 영역이 P⁺실리콘웨이퍼로 형성된다.

또한, P⁺실리콘웨이퍼와 P^-실리콘웨이퍼의 경계 영역의 단층 루프(dislocation)에 의해 게더링 사이트(gettering site)가 형성되어 에피택셜 실리콘 성장 및 반도체 소자 제조 공정에서 발생되어지는 금속 오염에 대한 금속 게더링 능력이 강화된다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.

도 1은 본 발명의 일 실시예에 따라 P^-실리콘웨이퍼에 낮은 에너지로 P형 불순물을 이온 주입하는 상태를 도시한 단면도이고, 도 2는 본 발명의 일 실시예에 따라 P^-실리콘웨이퍼에 에피택셜층을 성장시키는 상태를 도시한 단면도이다.

먼저 도 1에 도시한 바와 같이, 실리콘웨이퍼에 보론 등과 같은 P형 불순물을 저농도로 도핑하여 P^-실리콘웨이퍼(10)를 형성한다. 이때, P형 불순물의 저농도 도핑에 의해 P^-실리콘웨이퍼(10)의 저항이 1 Ω㎝ 내지 20 Ω㎝ 정도가 되도록 하는 것이 바람직하다. 또한, 실리콘웨이퍼에 P형 불순물을 저농도로 도핑하는 것과는 달리 실리콘웨이퍼의 제조 단계에서 P형 불순물을 저농도로 첨가하여 P^-실리콘웨이퍼를 형성할 수도 있다.

이후, P^-실리콘웨이퍼(10)에 보론 등과 같은 P형 불순물을 저 에너지, 고농도로 이온 주입한다. 이때, 보론 등과 같은 P형 불순물의 이온 주입 에너지는 80KeV 내지 300KeV 정도로 하며, 이온 주입되는 P형 불순물 양은 5E15 내지 6E15 정도로 하는 것이 바람직하다. 그러면, 보론 등과 같은 P형 불순물은 P^-실리콘웨이퍼(10)의 표면 영역(20)에 이온 주입되며, 이온 주입된 P^-실리콘웨이퍼(10)의 표면 영역에서는 거의 실리콘 결정성들이 완전히 깨어져서 비정질 상태를 가지게 된다. 이때, P^-실리콘웨이퍼(10)의 표면 영역에 이온 주입된 보론 등과 같은 P형 불순물의 농도는 1E21 내지 1E22 정도가 된다.

그 다음 도 2에 도시한 바와 같이, 이온 주입으로 인한 비정질 실리콘 표면(20)을 재결정화 시켜주면서 또한 이온 주입된 보론 등의 P형 불순물 이온을 과도확산 방법을 사용하여 불순물 재 분포를 만들어 주기 위하여 P^-실리콘웨이퍼(10)를 에피택셜 시스템에 장입한 후 빠른 열처리 공정(rapid thermal processing, RTP)을 이용하여 에피택셜 실리콘(30)을 성장시킨다. 이때, 빠른 열처리 공정은 1050℃ 내지 1250℃ 정도의 수소 가스 분위기에서 2분 내지 5분 정도의 시간 동안 실시한다. 그리고, 온도 상승률인 램프 업(lamp up)은 2.5℃/sec 내지 4.5℃/sec 정도로 하며, 온도 하강율인 램프 다운은 3℃/sec 내지 5℃/sec 정도로 한다. 또한, 빠른 열처리 공정을 이용한 에피택셜 성장 방법에 따라 P^-실리콘웨이퍼(10) 상부에 성장되는 에피택셜 실리콘(30)의 두께는 10㎛ 이내가 되도록 한다.

그러면, P^-실리콘웨이퍼(10) 상부에 에피택셜 실리콘(30)이 성장함과 동시에 P^-실리콘웨이퍼 표면 영역(20)에서는 이온 주입으로 인한 결정 손상에 대한 완벽한 재 결정화와 보론 등의 P형 불순물의 재 분포에 의해 이온 주입 깊이는 0.2㎛ 내지 0.5㎛ 정도의 두께를 가진 보론 등의 P형 불순물이 고농도로 도핑된 P⁺실리콘웨이퍼(21)가 형성된다. 또한 P^-실리콘웨이퍼(10)와 P⁺실리콘웨이퍼(21)의 경계 영역인 0.2㎛ 내지 0.5㎛ 정도의 이온 주입 깊이 근처에 단층 루프(dislocation loop)가 만들어지게 됨으로써 게더링 사이트의 형성이 동시에 이루어지게 된다.

이와 같이 본 발명은 P⁺실리콘웨이퍼를 사용하는 종래와는 달리 P^-실리콘웨이퍼에 낮은 에너지로 P형 불순물을 고농도로 이온 주입한 후, 빠른 열처리 공정을 이용한 에피택셜 실리콘 성장 방법에 의해 에피택셜 실리콘을 성장시킴과 동시에 이온 주입에 따른 손상을 회복하며 불순물의 과도 확산을 통해 P^-실리콘웨이퍼의 표면에 P⁺실리콘웨이퍼를 형성함으로써 P⁺실리콘웨이퍼의 결정 특성에 크게 의존하지 않으면서 양질의 P/P⁺에피택셜 웨이퍼를 제조할 수 있으며, 이와 동시에 P^-실리콘웨이퍼와 P⁺실리콘웨이퍼의 경계 영역에서 게더링 사이트를 형성함으로써 에피택셜 실리콘 성장시에 발생될 수 있는 금속 오염이나 반도체 소자 제조 공정에서 발생되어 질 수 있는 금속 오염에 대하여 금속 게더링 능력이 강화되므로 양질의 P/P⁺에피택셜 웨이퍼를 제조할 수 있다.

Claims (8)

1. P^-실리콘웨이퍼에 낮은 에너지로 P형 불순물을 고농도로 이온 주입하는 단계와;

   상기 P^-실리콘웨이퍼 상부에 빠른 열처리 공정을 이용한 에피택셜 성장 방법에 의해 에피택셜 실리콘을 성장시키는 단계;

   를 포함하는 것을 특징으로 하는 낮은 에너지 이온 주입 방법을 이용한 P/P⁺에피택셜 웨이퍼 제조 방법.
2. 제 1 항에 있어서, 상기 P형 불순물의 이온 주입은 80KeV 내지 300KeV의 이온 주입 에너지, 5E15 내지 6E15의 불순물 양으로 실시하는 것을 특징으로 하는 낮은 에너지 이온 주입 방법을 이용한 P/P⁺에피택셜 웨이퍼 제조 방법.
3. 제 1 항에 있어서, 상기 빠른 열처리에 의해 상기 P^-실리콘웨이퍼 표면에 이온 주입된 상기 P형 불순물의 과도 확산에 의해 형성되는 P⁺실리콘웨이퍼의 두께는 0.2㎛ 내지 0.5㎛가 되도록 하는 것을 특징으로 하는 낮은 에너지 이온 주입 방법을 이용한 P/P⁺에피택셜 웨이퍼 제조 방법.
4. 제 1 항에 있어서, 상기 빠른 열처리 공정을 이용한 에피택셜 성장 방법에 의해 성장되는 상기 에피택셜 실리콘의 두께는 10㎛ 이내가 되도록 하는 것을 특징으로 하는 낮은 에너지 이온 주입 방법을 이용한 P/P⁺에피택셜 웨이퍼 제조 방법.
5. 제 1 항에 있어서, 상기 P형 불순물은 보론 인 것을 특징으로 하는 낮은 에너지 이온 주입 방법을 이용한 P/P⁺에피택셜 웨이퍼 제조 방법.
6. 제 1 항 또는 제 5 항 중 어느 한 항에 있어서, 상기 빠른 열처리 공정은 1050℃ 내지 1250℃의 온도에서 2분 내지 5분의 시간 동안 실시하는 것을 특징으로 하는 낮은 에너지 이온 주입 방법을 이용한 P/P⁺에피택셜 웨이퍼 제조 방법.
7. 제 6 항에 있어서, 상기 빠른 열처리 공정은 수소 가스 분위기에서 실시하는 것을 특징으로 하는 낮은 에너지 이온 주입 방법을 이용한 P/P⁺에피택셜 웨이퍼 제조 방법.
8. 제 7 항에 있어서, 상기 빠른 열처리 공정은 2.5℃/sec 내지 4.5℃/sec의 램프 업, 3℃/sec 내지 5℃/sec의 램프 다운 조건으로 실시하는 것을 특징으로 하는 낮은 에너지 이온 주입 방법을 이용한 P/P⁺에피택셜 웨이퍼 제조 방법.