KR20010037467A - 반도체 장치의 트렌치 격리 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000002955 isolation Methods 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 150000004767 nitrides Chemical class 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims description 28
- 230000008569 process Effects 0.000 claims description 23
- 238000009413 insulation Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 230000003064 anti-oxidating effect Effects 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910019142 PO4 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000779 smoke Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체 기판 상에 형성되는 소자의 전기적 분리를 위한 얕은 트렌치 격리 형성 방법에 관한 것으로서, 마스크 질화막 스트립 공정시 식각 용액이 트렌치 측벽을 따라 침투하여 트렌치 라이너 질화막을 식각하는 것을 방지할 수 있는 트렌치 형성 방법을 제공한다. 마스크 질화막 및 패드 산화막에 언더컷을 주되 상기 산화막이 질화막에 비해 더 많이 언더컷한다. 열산화 공정으로 열산화막을 형성하되, 패드 산화막 보다 더 두껍게 형성함으로써, 마스크 질화막 스트립시 인산의 트렌치 측벽으로의 침투 경로를 길게하여 덴트 발생을 방지한다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 좀 더 구체적으로는 트렌치 내의 라이너 질화막의 덴트 현상을 방지함으로 써, 트렌치 격리의 절연 특성을 향상시키는 트렌치 격리 형성 방법에 관한 것이다.
반도체 기판 상에 형성되는 소자의 격리를 위한 기술은 소자 구성의 가장 기본이 되는 트랜지스터 특성이나 소자의 신뢰성과 밀접한 관계를 갖는다. 그러므로, 효과적인 소자 격리 기술의 필요성은 소자의 발전과 함께 그 중요성이 두각 되어 지고 있다. 소자 격리가 적절치 못하면 누설 전류를 야기하며 이는 반도체 칩에 공급되는 전원(power)의 막대한 소실로 나타난다. 또한, 래치업(latch-up)을 상승시켜 반도체 기능의 일시적 또는 영구적 손상을 초래한다. 더 나아가서, 노이즈 마진(noise margin)의 열화(degradation), 전압 이동(voltage shift), 또는 누화(crosstalk)로 이어진다.
반도체 기판의 소자 영역을 격리 시키는 방법으로 종래에는 국부적 실리콘 산화(local oxidation of silicon 이하 ″LOCOS″라 한다) 방법이 사용되었다. 전형적인 LOCOS 구조는 패턴화된 실리콘 질화막과 패드 산화막(상기 실리콘 질화막에 의한 스트레스를 완화시키기 위해 사용된다)을 사용하여 하부의 상기 활성 역을 마스크 하여 격리 영역에 이온 주입을 하고, 그리고 나서 두꺼운 필드 산화막을 국부적으로 형성하므로 써 구현된다.
상술한 LOCOS 구조에서는 그 구현 과정에 따른 몇 가지 근본적인 문제점이 발생된다. 즉 상기 실리콘 질화막 마스크 하부의 실리콘의 측면방향으로의 산화는 필드 산화막의 에지(edge) 부분이 새의 부리 형상을 갖게 하고(소위 bird's beak), 채널 정지 도펀트(channel stop dopants)의 측면 확산은 상기 도펀트가 상기 활성 소자 영역을 잠식하게 하며, 그 결과 소정의 채널 폭보다 좁은 물리적 채널(physical channel)을 형성하게 한다. 상기 두 가지 문제점으로 인해 감소된 채널 부분은 초고집적 반도체(VLSI)를 제조할 경우에 있어서, 더욱더 상황을 어렵게 한다. 즉, 문턱 전압(threshold voltage)을 증가시키고, 전류를 흐르게 하는 능력(current driving capability)을 감소시킨다. 상술한 LOCOS법이 여러 가지 단점을 야기함에 따라, 얕은 트렌치를 사용하여 소자를 분리하는 방법이 발전되었다. 이른바, 얕은 트렌치 격리(이하 ″STI″라 한다) 방법이 널리 사용되고 있다. 이러한 STI법에 의한 소자의 격리는 일반적으로 다음과 같다. 질화막 마스크를 사용하여 반도체 기판을 식각하여 트렌치를 형성하는 단계; 소자 격리막인 CVD막으로 상기 트렌치를 채우는 단계; 상기 CVD막을 평탄화 식각하는 단계; 그리고 상기 질화막 마스크를 스트립하는 단계를 포함한다.
그러나, 이러한 STI법에서는, 트렌치 내부에 채워지는 소자 격리 물질에 의한 스트레스가 트렌치 내벽에 가해진다. 이러한 스트레스는 트렌치 측벽 또는 활성영역에 얕은 구멍(shallow pit)을 발생시키며, 이로 인해 반도체 기판의 활성 영역에서 누설 전류 증가를 야기하며, 이는 트렌치 격리의 절연 특성을 저하시킨다. 잘 알려진 바와 같이, 상기의 스트레스는 CVD막 증착 과정 또는 그것의 어닐링 과정에 의한 열적 부담(heat budget)에 의해 생기거나, 또는 CVD막 증착시 산소의 확산에 의한 부피 팽창에 의해 야기된다.
이에 대한 해결책으로 후속 산화 공정에 의한 스트레스 증가를 막아주기 위해 트렌치 측벽 산화막과 트렌치 절연 물질막 사이에 산소 확산 장벽막으로 질화막을 형성해주는 공정이 도입되어 널리 사용되고 있다.
그러나, 이러한 산화방지 질화막의 도입으로 스트레스 문제는 해결되었지만 도 1에 나타난 바와 같은 새로운 문제를 야기한다. 즉 산화방지 라이너 질화막을 사용할 경우 최종 소자 격리 프로파일을 살펴보면 참조번호 18로 표시된 바와같이 활성영역과 소자 격리 경계를 따라 움푹 패인 골(이하에서 덴트(dent)라 한다)이 발생한다. 이러한 덴트가 발생하는 원인으로 트렌치 식각 마스크로 사용하는 막질과 산화방지 트렌치 라이너가 동일 막질인 질화막으로 이루어져 있다는 사실을 들 수 있다. 다음으로 트렌치 절연 물질에 대한 평탄화 공정후 균일도(uniformity) 불량에 따른 잔존하는 질화막의 두께 산포가 발생한다는 사실이다.
즉 트렌치 절연 물질에 대한 CMP(chemical mechanical polishing)후 마스크 질화막 제거를 위한 스트립 공정은 균일도 불량을 인해 충분한 과식각을 필요로 하는데, 이로 인해 잔존하는 질화막의 두께가 더 낮은 곳에서는 마스크 질화막과 연결된 라이너 질화막이 트렌치 측벽을 따라 같이 제거되어 측벽 산화막을 노출시키고 이렇게 노출된 산화막은 후속 습식 세정 공정등에서 소모되어 덴트를 형성하게 된다.
이러한 덴트 발생은 게이트 문턱전압 저하와 게이트 산화막 열화 등 디바이스 특성에 직접적인 영향을 미치게 된다.
따라서, 트렌치 내의 산화 방지용 질화막이 덴트되는 것을 방지하는 한편 스트레스 특성을 향상시키고 트렌치 격리의 절연특성을 향상시키는 새로운 방법이 절실히 필요로 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 트렌치 내의 산화 방지 질화막이 덴트되는 것을 방지하는 트렌치 격리 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래의 발명에 따른 트렌치 격리 형성 방법에 있어서 발생되는 트렌치 라이너 질화막의 덴트 현상을 개략적으로 나타내는 단면도; 그리고,
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 트렌치 격리 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 120 : 패드 산화막
140 : 마스크 질화막 160 : 마스크 산화막
180 : 트렌치 200 : 열산화막
220 : 라이너 질화막 240 : 트렌치 필링 절연막
260 : 트렌치 격리
(구성)
본 발명의 목적을 달성하기 위한 바람 직한 공정 구서에 따르는 트렌치 격리 형성 방법은, 반도체 기판 상에 패드 산화막, 마스크 질화막 그리고 마스크 희생막을 형성하는 단계와, 상기 마스크 희생막, 마스크 질화막 및 패드 산화막을 식각하여 트렌치 형성용 식각 마스크를 형성하되, 상기 식각 마스크에 의해 덮혀진 부분은 활성영역으로 정의되는 단계와, 상기 식각 마스크에 노출된 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 상기 마스크 질화막을 선택적으로 식각하여 상기 식각 마스크에 제 1 언더컷을 형성하는 단계와, 상기 패드 산화막을 선택적으로 식각하여 상기 식각 마스크에 제 2 언더컷을 형성하되, 상기 제 2 언더컷은 상기 제 1 언더컷 보다 상기 활성영역 방향으로 상대적으로 더 많이 식각되고, 상기 활성영역의 반도체 기판을 일부 노출시키는 단계와, 상기 노출된 활성영역 및 상기 트랜치 내벽에 열산화막을 형성하는 단계와, 상기 열산화막을 포함하여 상기 식각 마스크 상에 라이너 질화막을 형성하는 단계와, 상기 라이너 질화막 상에 상기 트렌치를 완전히 채우도록 트렌치 필링 절연막을 형성하는 단계와, 상기 마스크 질화막이 나타날 때까지 상기 트렌치 필링 절연막 및 마스크 희생막을 평탄화하는 단계, 상기 마스크 질화막을 선택적으로 제거하는 단계와, 그리고 상기 패드 산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 일 특징에 의하면, 상기 마스크 희생막은 산화막과 폴리실리콘 중 어느 하나에 의해서 형성된다.
본 발명의 다른 특징에 의하면, 상기 열산화막은 상기 패드 산화막에 비해 상대적으로 더 두껍게 형성된다.
(작용)
상술한 바와 같은 본 발명의 트렌치 격리 형성 방법에 따르면, 마스크 질화막 및 패드 산화막에 언더컷을 준다. 이때 상기 패드 산화막은 상기 마스크 질화막에 비해 더 많이 언더컷된다. 그리고 나서 트렌치 내부 및 패드 산화막의 언더컷으로 노출된 반도게 기판 상에 열산화막을 형성하되, 패드 산화막 보다 더 두껍게 형성한다. 따라서, 마스크 질화막 스트립시 인산의 트렌치 측벽으로의 침투 경로가 길게되며 덴트 발생을 방지한다.
(실시예)
이하, 도2a 내지 도2h를 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 제시된 도면에서 도의 간략화 및 설명의 명확화를 위해 증착되는 막질은 다소 과장되어 도시되어 있다.
도 2a를 참조하면, 본 발명의 실시예에 따른 트렌치 격리 형성 방법은, 먼저, 반도체 기판(100) 상에 패드 산화막(120), 마스크 질화막(140) 그리고 마스크 산화막(160)이 차례로 형성된다. 상기 패드 산화막(120)은 약 100 옹그스트롬 내지 300 옹그스트롬의 두께 범위를 갖도록 형성되고, 상기 마스크 질화막(140)은 약 1,000 옹그스트롬 내지 3,000 옹그스트롬의 정도의 두께를 갖도록 형성된다. 상기 마스크 산화막(160)은 약 500 옹그스트롬 내지 2,000 옹그스트롬의 두께범위를 가지도록 형성된다.
상기 마스크 질화막(140)은 실리콘 질화막(silicon nitride layer-Si3N4), 실리콘 산화 질화막(silicon oxynitride layer-SiOXNY:X와 Y는 각각 자연수) 등으로 형성된다. 상기 마스크 산화막(160)은 고온산화막(HTO: high temperature oxide)으로 형성된다. 또한 상기 마스크 산화막(160) 대신 폴리실리콘이 사용될 수 있다.
그리고 나서, 이 분야에서 잘 알려진 포토리소그라피(photolithography) 공정과 식각 공정에 의해, 상기 마스크 산화막(160), 마스크 질화막(140) 및 상기 패드 산화막(120)이 식각되어 트렌치 영역이 정의된 트렌치 마스크(170)가 형성된다. 다음, 상기 트렌치 마스크(170)를 사용하여 상기 반도체 기판(100)이 식각되어 트렌치(180)가 형성된다. 이때 상기 트렌치(180) 양측의 반도체 기판은 활성영역이 된다. 상기 트렌치(180)는 약 2,000 옹그스트롬 내지 4,000 옹그스트롬의 범위 내의 깊이를 갖도록 형성된다.
다음 공정은 마스크 질화막(140) 및 패드 산화막(120)에 대한 언더컷 형성 공정으로서 도 2b 및 도 2c에 그 결과가 개략적으로 나타나 있다.
먼저 상기 마스크 질화막(140)을 활성영역 방향으로 선택적으로 제거하여 도 2b에 나타난 바와 같이 언더컷을 준다. 약 100 옹그스트롬 내지 800 옹그스트롬 범위의 언더컷을 준다. 습식 식각으로 언더컷을 사용할 경우 인산 용액을 사용한다. 건식 식각을 사용할 경우 식각 조건을 조절하여 등방성 특성을 가지도록하여 언더컷을 줄 수 있다.
다음 상기 패드 산화막(120)을 활성영역 방향으로 선택적으로 제거하여 도 2c에 나타난 바와 같이 언더컷을 형성한다. 이때 상기 언더컷된 마스크 질화막(140a) 보다 더 안쪽으로 즉 활성영역 쪽으로 식각되도록 한다. 예를 들면 약 300 옹그스트롬 내지 1,000 옹그스트롬 정도 언더컷을 준다. 습식 식각으로 언더컷을 사용할 경우 통상적인 산화막 식각 용액인 LAL을 사용한다. 상기 언더컷된 패 산화막(120a)으로 인해 활성영역의 반도체 기판 일부, 즉 트렌치 상부 에지 부위가 노출되게 된다.
다음 도 2d를 참조하면, 상기 트렌치(180) 형성을 위한 상기 반도체 기판(100)의 식각 공정에서 발생된 기판 손상을 제거하기 위해 열적 산화 공정에 의해 열산화막(200)이 상기 트렌치(180)의 바닥 및 양측벽 상에 그리고 언더컷된 상기 패드 산화막(120a)에의해 노출된 활성영역의 반도체 기판상에 형성된다.
여기서 상기 열산화막(200)은 상기 패드 산화막(120a) 보다 더 두껍게 형성된다. 상술한 바와 같이, 본 발명에 따르면 패드 산화막이 마스크 질화막 보다 더 많이 언더컷 되고, 또한 열산화막이 상기 패드 산화막 보다 더 두껍게 형성되기 때문에, 후속 마스크 질화막에 대한 스트립 공정시 식각 용액이 트렌치 내부로 침투 하는 경로가 길어지게 되며, 이로 인해 라이너 질화막이 덴트되는 현상을 방지할 수 있다.
다음 도 2e를 참조하면, 스트레스에의한 결정 결함을 방지하기 위해 상기 트렌치 마스크(170)를 포함하여 상기 열산화막(200) 상에 트렌치 라이너 질화막(220)이 형성된다. 상기 트렌치 라이너 질화막(220)은 예를 들면, 실리콘 질화막 또는 실리콘 산화 질화막 등으로 형성된다. 상기 트렌치 라이너 질화막(220)은 상기 트렌치(180) 내벽의 산화를 방지함으로써, 후속 산화 공정에서 상기 트렌치(180) 내벽에 가해지는 스트레스를 완충하는 버퍼막으로서 기능을 한다. 상기 트렌치 라이너 질화막(220)은 본 실시예에서는 약 30 옹그스트롬 내지 200 옹그스롬의 두께 범위를 가지도록 형성된다.
비록 도면에는 도시되지 않았지만, 후속 트렌치 필링 절연막 증착 공정시 상기 라이너 질화막(220)을 보호하기 위해 고온산화막(high temperature oxide:HTO)을 더 형성할 수 있다. 예를 들면 약 100 옹그스트롬 내지 300 옹그스트롬의 두께를 가지도록 형성된다.
다음 상기 트렌치를 완전히 채우도록 트렌치 필링 절연막(240)을 형성한다. 예를 들면, 고농도 플라즈마 산화막(HDP 산화막) 또는 도핑되지 않은 산화막(USG 산화막)이 사용된다.
다음 도 2f에 나타난 바와 같이, 마스크 질화막(140a)이 나타날 때까지 평탄화 공정을 수행한다. 상기 평탄화 공정은 화학적물리적 연막(CMP) 또는 에치백 공정을 이용한다.
다음 도 2g를 참조하면, 상기 마스크 질화막(140a)을 제거하기 위해 인산 스트립 공정이나 건식 식각 공정을 진행한다. 상술한 바와 같이 패드 산화막이 마스크 질화막 보다 더 많이 활성영역쪽으로 언더컷되고, 열산화막이 패드 산화막 보다 더 두껍게 형성되기 때문에, 마스크 질화막 제거 공정시 트렌치 내로 식각 물질의 침투 경로가 길어지게 되며 이로 인해 트렌치 내벽의 라이너 질화막에 덴트가 발생하지 않는다.
다음, 상기 패드 산화막(120a)이 제거되어 도 2h에 도시된 바와 같은 덴트 없는 양호한 프로파일을 가지는 트렌치 격리 구조(260)가 완성된다.
후속 공정으로 통상적인 게이트 폴리 증착 공정 등이 진행된다.
바람직한 실시예에 의거하여 본 발명이 기술되었지만, 본 발명의 범위는 여기에 한정되는 것은 아니다. 오히려, 다양한 변형 및 비슷한 배열들도 포함한다. 따라서 본 발명의 청구범위의 진정한 범위 및 사상은 상기 변형 및 비슷한 배열을 포함할 수 있도록 가장 넓게 해석되어야 한다.
본 발명은 반도체 장치의 소자 격리를 위한 트렌치 형성에 관한 것으로서, 패드 산화막을 상부의 마스크 질화막 보다 더 많이 언더컷을 주고, 열산화막을 패드 산화막 보다 더 두껍게 형성함으로써, 마스크 질화막의 제거 공정시 식각 용액이 트렌치 내부로 침투하는 경로를 증가시킬 수 있으며, 이에 따라 트렌치 라이너 질화막이 덴트 되는 것을 방지할 수 있다.
Claims (3)
- 소자 격리를 위한 반도체 장치의 얕은 트렌치 격리 공정에 있어서,반도체 기판 상에 패드 산화막, 마스크 질화막 그리고 마스크 희생막을 형성하는 단계와;상기 마스크 희생막, 마스크 질화막 및 패드 산화막을 식각하여 트렌치 형성용 식각 마스크를 형성하되, 상기 식각 마스크에 의해 덮혀진 부분은 활성영역으로 정의되는 단계와;상기 식각 마스크에 노출된 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와;상기 마스크 질화막을 선택적으로 식각하여 상기 식각 마스크에 제 1 언더컷을 형성하는 단계와;상기 패드 산화막을 선택적으로 식각하여 상기 식각 마스크에 제 2 언더컷을 형성하되, 상기 제 2 언더컷은 상기 제 1 언더컷 보다 상기 활성영역 방향으로 상대적으로 더 많이 식각되고, 상기 활성영역의 반도체 기판을 일부 노출시키는 단계와;상기 노출된 활성영역 및 상기 트랜치 내벽에 열산화막을 형성하는 단계와;상기 열산화막을 포함하여 상기 식각 마스크 상에 라이너 질화막을 형성하는 단계와;상기 라이너 질화막 상에 상기 트렌치를 완전히 채우도록 트렌치 필링 절연막을 형성하는 단계와;상기 마스크 질화막이 나타날 때까지 상기 트렌치 필링 절연막 및 마스크 희생막을 평탄화하는 단계와;상기 마스크 질화막을 선택적으로 제거하는 단계와; 그리고상기 패드 산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 트렌치 격리 형성 방법.
- 제 1 항에 있어서,상기 마스크 희생막은 산화막과 폴리실리콘 중 어느 하나에 의해서 형성되는 것을 특징으로 하는 반도체 장치의 트렌치 격리 형성 방법.
- 제 1 항에 있어서,상기 열산화막은 상기 패드 산화막에 비해 상대적으로 더 두껍게 형성되는 것을 특징으로 하는 반도체 장치의 트렌치 격리 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990045022A KR100317041B1 (ko) | 1999-10-18 | 1999-10-18 | 반도체 장치의 트렌치 격리 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990045022A KR100317041B1 (ko) | 1999-10-18 | 1999-10-18 | 반도체 장치의 트렌치 격리 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010037467A true KR20010037467A (ko) | 2001-05-07 |
| KR100317041B1 KR100317041B1 (ko) | 2001-12-22 |
Family
ID=19615699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990045022A KR100317041B1 (ko) | 1999-10-18 | 1999-10-18 | 반도체 장치의 트렌치 격리 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100317041B1 (ko) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3003250B2 (ja) * | 1991-04-01 | 2000-01-24 | 富士通株式会社 | 半導体装置の製造方法 |
| KR970053428A (ko) * | 1995-12-26 | 1997-07-31 | 김광호 | 반도체장치의 소자분리 방법 |
| US5712185A (en) * | 1996-04-23 | 1998-01-27 | United Microelectronics | Method for forming shallow trench isolation |
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1999
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| Publication number | Publication date |
|---|---|
| KR100317041B1 (ko) | 2001-12-22 |
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