KR20010033801A - 집적 회로 테스터를 위한 이벤트 위상 변조기 - Google Patents

Abstract

집적 회로 테스터를 위한 구동 회로(40)는 벡터 데이터 값의 입력 시퀀스에 응답하여 출력 테스트 신호를 발생하고, 벡터 데이터 값 각각은 테스트 신호 상태 및 테스트 신호가 기준 상태로 변하는 시간을 참조한다. 상기 구동 회로는 각각 입력되는 벡터 데이터 값에 의해 참조된 상태의 표시 신호(D) 및 입력되는 벡터 데이터 값에 의해 참조된 시간에 발생하는 펄스를 갖는 타이밍 신호(TD)를 발생하기 위한 디코딩 및 타이밍 회로를 포함한다. 상기 구동 회로 내의 이벤트 위상 변조기(46)는 타이밍 신호의 각 펄스에 응답하여 표시 신호의 상태를 나타내는 제어 비트를 저장한다. 상기 이벤트 위상 변조기는 제어 비트 각각을 저장한 후 가변 시간동안 대기하고 테스트 신호를 발생하는 구동기(42)의 입력으로 상기 제어 비트를 전송한다. 상기 구동기는 제어 비트의 상태에 따라서 테스트 신호 상태를 설정한다. 시간과 이벤트 위상 변조기 사이의 지연 동안 제어 비트를 저장한다. 입력 프로그래밍 데이터에 의해 결정된 시간 함수인 구동기로 상기 제어 비트를 전송한다. 그러므로, 이벤트 위상 변조기는 입력 프로그래밍 데이터에 의해 결정된 방식으로 테스트 신호를 위상 변조한다.

Description

집적 회로 테스터를 위한 이벤트 위상 변조기 {EVENT PHASE MODULATOR FOR INTEGRATED CIRCUIT TESTER}

회복 가능한 클록 수신기(recoverable clock receiver)는 고속의 원격 통신 시스템(telecommunication system)에 자주 사용된다. 회복 가능한 클록 전송 시스템은 데이터 신호와 병렬로 부가적인 기준 클록 신호(reference clock signal)를 전송하기보다는 오히려 타이밍 정보를 전달하기 위해 전송된 데이터 스트림(stream)내에서의 데이터 변이(data transition)를 사용한다. 상기 회복 가능한 클록 수신기는 전송기가 데이터 스트림을 전송할 때 사용한 클록의 대표적인 복사본(representative copy)을 "회복"하기 위하여 입력되는 데이터 스트림을 모니터한다. 회복된 클록 신호의 펄스는 데이터 스트림을 샘플링할 때 수신기에게 통보한다.

상기 회복 가능한 클록 전송 시스템이 갖고 있는 소정의 문제는 상태 변이가 매우 드물게 발생하고 발생 주기가 매우 긴 주기를 데이터 스트림이 가질 경우 수신기는 클록 신호를 회복할 수 없다는 것이다. 그러므로 상기 수신기는 적당한 시기(proper time)에 데이터 스트림을 샘플링할 수 없어 데이터의 수신에 실패한다. 상태 변이가 주기적이고 확실히 발생하도록 하여 상기 문제를 완화하는 특별한 많은 인코딩 구조(scheme)가 고안되었다. 그러나 인코딩 구조가 충분히(sufficiently) 주기적인 상태 변화를 갖는 데이터 신호를 발생할 수 없는 소정의 데이터 패턴이 일반적으로 존재한다. 그러므로, 상기 인코딩 구조는 클록 회복 실패를 줄일 수는 있지만, 상기 실패를 완전히 제거하지는 못한다.

클록 신호를 회복하기 위한 원격 통신 수신기의 성능에 대한 하나의 척도(measure)는 특정 데이터 패턴을 제공하는 데이터 신호 내에 "지터(jitter)"를 허용할 수 있는 성능이다. 원격 통신 시스템에서, 상기 "지터"는 사인 곡선형태로 시간에 따라 변하는 상태 변이에서 주기적인 시간 변위 에러(time displacement error)로서 정의된다. 그러므로, "지터리(jittery)" 데이터 신호에서의 상태 변이는 일정 간격으로 발생하지 않는다. 상기 지터가 너무 많은(severe enough) 경우, 수신기는 클록 신호를 회복할 수 없게 된다.

IC(Integrated Circuit) 테스터는 데이터 신호를 회복 가능한 클록 수신기로 전송하고 상기 데이터 신호가 상기 테스트 신호내의(in) 전송된 데이터 패턴을 정확하게 반영하는지를 결정하기 위해 상기 수신기의 출력을 샘플링함으로써 상기 회복 가능한 클록 수신기를 테스트할 수 있다. 지터에 대한 상기 수신기의 허용 범위(tolerance)는 데이터 신호의 상태가 변하는 시기(timing)에 적절한 사인 곡선 변화를 도입하여(introducing) 측정될 수 있다. 그러나 회복 가능한 클록 통신 장치의 속도가 증가함에 따라 지터 허용범위를 위하여 지터를 테스트하기가 더욱 어려워진다.

도 1은 전형적인 "퍼-핀(per-pin)" 집적 회로 테스터(10)를 블록도의 형태로 예시한다. 테스터(10)는 집적 회로 장치 언더 테스트(Intergrated Circuit Device Under Test; DUT, 12)의 핀 또는 단자 각각을 위한 개별 채널(11)을 포함한다. 테스트는 테스트 사이클의 시퀀스로 구성되고, 각 테스트 사이클 동안 채널(11) 각각은 TEST 신호를 발생하여 DUT 단자로 전송하고 및/또는 상기 DUT 단자에서 발생된 DUT 출력 신호를 샘플링하여 신호의 상태를 결정한다. 테스트를 시작하기 전에, 호스트 컴퓨터(14)는 버스(16)를 경유하여 각 채널(11)로 VECTOR 데이터 시퀀스를 전송한다. 각 VECTOR 데이터 시퀀스는 테스트 동안 채널(11)이 수행하는 테스트 액티비티(activity)를 정한다. 각 채널(11)에 벡터 시퀀스를 저장한 후에, 호스트 컴퓨터(14)는 테스트를 시작하기 위해 동시에 채널(11)로 신호를 보낸다. 그런 다음, 각 채널(11)은 채널(11) 각각에 저장된 VECTOR 데이터 시퀀스에 의해 정해진 테스트 액티비티의 시퀀스를 수행한다. 테스트 동안, 채널(11)은 클록 발생부(clock source; 17)에 의해 발생된 공통 마스터 클록 신호(MCKL)에 자신의 액티비티를 동기시킨다.

도 2는 도1의 전형적인 테스터 채널(11)을 보다 상세한 블록도 형태로 예시한다. 도 2를 참조하면, 채널(11)은 버스(16) 상에 도착한 VECTOR 데이터 시퀀스를 저장하기 위한 벡터 메모리(18)를 포함한다. 버스(16)의 제어 라인을 경유하여 도 1의 호스트(14)로부터 전송된 START 신호가 벡터 메모리(18)를 주소 지정하여 판독 동작을 시작하도록 시퀀서(sequencer; 20)에게 통보한다. MCLK 신호에 의해 동기된(clocked) 시퀀서(20)는 각 테스트 사이클이 시작되기 전에 벡터 메모리(18)로 새로운 어드레스(ADDR)를 전송한다. 그러므로 각 테스트 사이클이 시작되기 전에 벡터 메모리(18)는 테스트 사이클 동안 채널(11)이 수행할 테스트 액티비티를 표시하는(indicating) VECTOR 데이터를 판독한다. 또한 VECTOR 데이터는 테스트 사이클 동안 상기 액티비티가 수행되는 시간을 표시한다. 상기 테스트 벡터는 구동 회로(22)와 비교 회로(28)로 입력을 제공된다.

상기 구동 회로(22)는 도 1의 DUT(12) 단자로 제공되는 채널(11)의 TEST 신호를 발생하여 출력한다. 각 테스트 사이클을 시작할 때 구동 회로(22)의 입력으로 공급되는 VECTOR 데이터는 테스트 사이클 동안의 특정 시간에 TEST 신호가 특정 상태로 변하는 것은 표시할 수 있다. 마스터 클록 신호(MCLK)를 타이밍 기준으로 사용하는 타이밍 신호 발생기(24)는 한 셋트의 타이밍 신호(TS)를 발생한다. 타이밍 신호(TS) 각각은 테스트 사이클의 주기와 일치하는 주기를 갖지만, 상기 타이밍 신호는 위상으로 균일하게 분배되어 각 타이밍 신호 펄스의 에지는 테스트 사이클 동안 상이한 시간을 표시한다(mark). 타이밍 신호(TS)는 구동 회로(22)와 비교 회로(28)의 입력으로 제공된다. VECTOR 데이터는 타이밍 신호(TS) 중 특별한 타이밍 신호를 상태 변화를 위한 트리거로 선택하도록 구동 회로(22)에게 통보함으로써 TEST 신호 상태 변화의 타이밍을 표시한다. 또한 VECTOR 데이터는 테스트 사이클 동안 DUT 출력 신호를 샘플링하고 샘플링된 TEST 신호 상태가 예정 상태(expected state)와 일치하는지를 결정하도록 비교 회로(28)에게 통보할 수 있다. VECTOR 데이터는 타이밍 신호(TS) 중 하나를 샘플링 이벤트을 위한 트리거로서 선택하도록 비교 회로(28)에게 통보함으로써 DUT_OUT 신호 샘플링의 타이밍을 표시한다.

도 3은 도 2의 종래 전형적인 구동 회로(22)를 블록도의 형태로 예시한다. 구동 회로(22)는 디코더(30), 한 쌍의 D형 플립플럽(32, 34), 인히비트 가능 구동기(inhibitable driver; 36), 및 한 셋트의 멀티플렉서(multiplexer; 38)를 포함한다. 구동기(36)는 입력 신호인 DRIVE 신호와 INHIBIT 신호에 응답하여 TEST 신호를 발생한다. 주장(assert)될 때 상기 INHIBIT 신호는 TEST 신호를 인히비트 시킨다. 상기 INHIBIT 신호가 주장되지 않을 경우, 상기 DRIVE 신호의 상태는 TEST 신호의 상태를 제어한다. 디코더(30)는 한 쌍의 표시 신호(indicating signal), 즉 DRIVE 신호가 구동되는 상태를 표시하는 신호(D)와 INHIBIT 신호가 구동되는 상태를 표시하는 신호(I)를 발생하도록 각 테스트 사이클이 시작할 때 전송된 벡터를 디코드한다. 상기 D 표시 신호 및 I 표시 신호는 각각 플립플럽(32, 34)의 입력 단자(D)를 구동한다. 디코더(30)는 또한 한 쌍의 타이밍 신호(TS)를 선택하고 상기 플립플럽(32, 34)의 각 클록 입력인 신호(TS 및 TI)로 상기 한 쌍의 타이밍 신호(TS)를 제공하도록 멀티플렉서(38)로 신호를 보낸다. 플립플럽(32)은 자신의 출력 단자(Q)에서 DRIVE 신호를 발생하고 플립플럽(34)은 자신의 출력 단자(Q)에서 INHIBIT 신호를 발생한다.

예를 들면, 다음 테스트 사이클 동안 INHIBIT 신호는 T1 시간에 로우(low)로 되고, DRIVE 신호는 T2 시간에 하이(high)로 되는 것을 전송된 벡터가 표시할 경우, 디코더(30)는 즉시 자신의 출력 신호(D)를 하이로 하고 자신의 출력 신호(I)를 로우로 구동한다. 디코더(30)는 또한 T1 시간에 플립플럽(34)의 TI 입력 신호로 펄스를 제공하는 타이밍 신호(TS)를 선택하고, T2 시간에 플립플럽(32)의 TD 입력 신호로 펄스를 제공하는 다른 타이밍 신호(TS)를 선택하도록 멀티플렉서(38)로 신호를 보낸다. 그러므로 T1 시간에 상기 TI 신호 펄스는 플립플럽(34)의 I 신호 상태를 출력 단자(Q)로 동기시켜 구동기(36)를 인에이블하도록 상기 INHIBIT 신호를 풀다운한다. T2 시간에 TD 신호 펄스는 플립플럽(32)의 D 신호의 상태를 출력 단자(Q)로 동기시켜 DRIVE 신호를 하이로 설정한다. 구동기(36)는 상기 TEST 신호를 하이로 구동하는 것으로 응답한다.

도 1 내지 도 3에 도시된 종래 테스터를 사용하는 회복 가능한 클록 수신기의 지터 허용범위를 테스트하기 위하여, 소정 채널의 출력인 TEST 신호는 수신기로 입력되는 신호로 사용될 수 있다. 상기 다른 테스터 채널의 비교 회로는 수신기의 출력 신호를 샘플링하기 위해 사용될 수 있다. TEST 신호를 발생하는 채널로 입력된 VECTOR 데이터는 수신기의 입력으로 공급되는 적절한 데이터 시퀀스를 전송하는 TEST 신호를 발생하도록 설계된다. 본 출원인은 VECTOR 데이터 시퀀스에 전송된 에지 타이밍 정보(edge timing information)를 간단히 조정함으로써 TEST 신호 내로 지터를 도입할 수 있으므로 상기 TEST 신호의 상태 변화는 바람직한 사인 곡선 형태로 시간에 따라 변한다.

그러나 신호 타이밍을 작은 증가량들로 분해하는 구동 회로(22)의 능력은 도 2의 타이밍 신호 발생기(24)에 의해 발생된 타이밍 신호(TS)에 의해 제공된 타이밍 분해능(resolution)에 의해 제한된다. DUT 동작 주파수가 증가함에 따라, 타이밍 분해능의 제한은 TEST 신호의 작용(behavior)을 정하는 벡터 시퀀스에 의해 명기된 테스트 이벤트 타이밍 내로 지터를 설계함으로써 적당한 지터를 간단히 획득하는 것을 방해한다.

본 발명은 일반적으로 집적 회로 테스터(integrated circuit tester)에 관한 것으로, 더욱 상세하게는 위상 변조 테스트 신호(phase modulated test signal)를 발생하기 위한 구동 회로에 관한 것이다.

도 1은 전형적인 "퍼-핀" 집적 회로 테스터를 블록도 형태로 예시하는 도면.

도 2는 상기 도 1의 전형적인 테스터 채널을 보다 상세한 블록도 형태로 예시하는 도면.

도 3은 상기 도 2의 전형적인 종래 구동 회로를 블록도 형태로 예시하는 도면.

도 4는 본 발명에 따른 집적 회로 테스터를 위한 구동 회로를 블록도 형태로 예시하는 도면.

도 5는 상기 도 4의 구동 회로의 동작을 예시하는 타이밍도.

도 6은 상기 도 4의 이벤트 위상 변조기를 보다 상세한 블록도 형태로 예시하는 도면.

도 7은 도 6의 패턴 발생기를 보다 상세한 블록도 형태로 예시하는 도면.

도 8은 본 발명의 실시예에 따른 집적 회로를 위한 구동 회로의 대안적인 실시예를 블록도 형태로 예시하는 도면.

도 9는 도 8의 이벤트 위상 변조기를 보다 상세한 블록도 형태로 예시하는 도면.

본 발명은 집적 회로 테스터를 위한 위상 변조된 테스트 신호를 발생하는 구동 회로에 관한 것이다. 상기 구동 회로는 벡터 데이터 값의 입력 시퀀스를 수신하고, 상기 벡터 데이터 각각은 테스트 신호 상태를 표시하고 상기 테스트 신호가 상기 표시된 상태로 변하는 시간을 표시한다. 그러므로 상기 벡터 데이터 시퀀스는 시간 변화 테스트 신호(time-varying test signal)를 정할 수 있다. 상기 구동 회로는 상기 벡터 데이터 시퀀스에 의해 정해된 시간 변화 테스트 신호의 위상 변조된 버전(version)을 발생한다.

본 발명의 일 특징에 따르면, 구동 회로는 테스트 신호를 발생하기 위해 디코더, 타이밍 신호 발생기, 이벤트 위상 변조기, 및 구동기를 포함한다. 상기 디코더는 입력되는 벡터 데이터 값 각각을 디코드하고 상기 벡터 데이터 값에 의해 결정된 상태를 갖는 표시 신호를 이벤트 위상 변조기의 입력으로 공급한다. 디코더는 또한 입력되는 벡터 데이터 값에 의해 표시된 시간에 이벤트 위상 변조기로 타이밍 신호 펄스를 제공하도록 타이밍 신호 발생기로 신호를 보낸다. 상기 타이밍 신호 펄스에 응답하여, 위상 변조기는 상기 표시 신호의 상태를 결정하기 위해 상기 표시 신호를 샘플링한 다음, 소정 지연 후, 구동기의 입력으로 동일한 상태를 갖는 출력 구동 신호를 공급한다. 상기 구동 신호는 구동기의 출력인 테스트 신호의 상태를 제어한다.

본 발명의 다른 특징에 따르면, 위상 변조기에 의해 제공된 지연은 위상 변조기의 입력으로 공급된 프로그래밍 데이터에 의해 정해진 패턴에 따라서 입력되는 각 타이밍 신호 펄스 다음에 설정된다. 그러므로 구동 신호가 위상 변조기에 의해 발생되므로, 상기 구동 신호에 응답하여 구동기에 의해 발생된 테스트 신호는 위상 변조기로 입력되는 프로그래밍 데이터에 의해 제어되는 위상 변조에 의하여(with), 벡터 데이터 시퀀스에 의해 정해된 시간 변화 테스트 신호에 대한 위상 변조된 버전이다.

본 발명의 또 다른 특징에 따르면, 위상 변조기는 선입선출(FIFO) 버퍼, 프로그램어블 지연 회로, 및 프로그램어블 패턴 발생기를 포함한다. 상기 FIFO 버퍼는 타이밍 신호의 펄스 각각에 응답하여 디코더에 의해 발생된 표시 신호의 현재 상태를 나타내는 제어 비트를 저장한다. 상기 프로그램어블 지연 회로는 지연된 타이밍 신호를 제공하도록 패턴 발생기에 의해 발생된 지연 데이터에 의해 결정된 지연만큼 타이밍 신호를 지연한다. 지연 데이터는 패턴 발생기로 입력되는 프로그래밍 데이터에 의해 정해된 패턴에 따라 각 타이밍 신호 펄스 다음에 설정된다. FIFO 버퍼는 지연된 각 타이밍 신호 펄스에 응답하여 저장된 가장 긴 제어 비트를 시프트 아웃한다. FIFO 버퍼로부터 시프트 아웃된 제어 비트는 구동 신호의 상태를 제어한다. 그러므로 패턴 발생기로 공급된 프로그래밍 데이터는 구동기 회로가 입력되는 벡터 데이터 시퀀스에 의해 정해된 테스트 신호를 위상 변조하는 방식을 결정한다.

따라서 본 발명의 목적은 시간 변화 테스트 신호를 정하는 입력 벡터 데이터 시퀀스를 수신하여, 상기 테스트 신호의 위상 변조된 버전을 발생하기 위한 집적 회로 테스터용 구동 회로를 제공하는 것이고, 입력되는 프로그래밍 데이터가 테스트 신호의 위상 변조 방식을 결정한다.

본 명세서의 결론 부분은 본 발명의 주제(subject matter)를 특히 지적하고 상기 본 발명의 주제를 명백하게 청구한다. 그러나 해당 분야의 당업자는 첨부된 도면을 고려하여 명세서의 나머지 부분을 판독함으로써 본 발명의 추가적인 장점 및 목적과 함께, 본 발명의 구성 및 동작 방법 모두를 가장 잘 이해할 것이다. 동일한 참조 부호는 동일한 구성요소를 지칭한다.

도 4는 집적 회로 테스터의 채널을 위한 본 발명에 따른 구동 회로(40)를 예시한다. 도 2의 종래 테스터 채널(11)의 구동 회로(22) 대신에 사용될 수 있는 구동 회로(40)는 상기 구동 회로(40)로 입력되는 VECTOR 데이터 시퀀스에 의해 정해된 TEST 신호에 대한 위상 변조된 버전인 출력 TEST 신호를 발생한다. 인히비트 가능 구동기(42)에 의해 발생된 상기 TEST 신호는 다음 세 가지 상태 중 하나를 취할 수 있다; 논리적 하이(high), 논리적 로우(low), 및 인히비트(inhibited). 구동기(42)로 INHIBIT 입력이 주장되지 않을 경우, 구동기(42)는 입력되는 DRIVE 신호가 하이이면 TEST 신호를 하이로 구동하고, DRIVE 신호가 로우이면 TEST 신호를 로우로 구동한다. INHIBIT 신호가 주장될 경우, 구동기(42)는 TEST 신호를 실질적으로(actively) 발생하지 않는다.

테스트는 연속적인 테스트 사이클로 구성되고(organized), 새로운 VECTOR 데이터 값은 각 테스트 사이클이 시작할 때 구동 회로(42)의 입력으로 공급된다. 각 VECTOR 데이터 값은 이어지는 테스트 사이클 동안 발생하는 두 개의 TEST 신호 상태까지 명시할 수 있다(specify). 상기 VECTOR 데이터 값은 또한 테스트 사이클 동안 각 TEST 신호의 상태가 변할 때의 시간을 표시한다(indicate). 디코더(44)는 DRIVE 신호가 구동되는 상태를 표시하는 신호(D)와 INHIBIT 신호가 구동되는 상태를 표시하는 신호(I)를 발생하기 위해 각각 입력되는 VECTOR 데이터 값을 디코드한다. 상기 D 표시 신호 및 I 표시 신호 각각은 한 쌍의 "이벤트 위상 변조기"(46, 48)의 입력으로 제공된다. 상기 이벤트 위상 변조기(46)는 구동기(42)로 입력되는 DRIVE 신호를 발생하는 반면에, 이벤트 위상 변조기(48)는 구동기(42)로 입력되는 INHIBIT 신호를 발생한다. (예를 들면 도 2의 타이밍 신호 발생기(24)에 의해 발생된) 한 셋트의 타이밍 신호(TS)는 한 쌍의 멀티플렉서(50) 입력으로 제공된다. 각 타이밍 신호(TS)는 각 테스트 사이클 동안의 특정 시간(unique time)에 단일 펄스를 제공한다. 디코더(44)는 한 쌍의 타이밍 신호(TS)를 선택하고 상기 선택된 타이밍 신호(TS) 각각을 이벤트 위상 변조기(46, 48)의 입력으로 타이밍 신호(TD, TI)를 제공하도록 멀티플렉서(50)로 신호를 보낸다. 다음 테스트 사이클 동안의 특정 시간(T1)에 TEST 신호가 하이 또는 로우로 구동되는 것을 입력되는 벡터가 표시할 경우, 디코더(30)는 펄스를 갖는 타이밍 신호(TS)를 상기 특정 시간(T1)에 이벤트 위상 변조기(46)의 TD 입력으로 선택하도록 멀티플렉서(50) 중 하나로 신호를 보낸다. 유사하게, 다음 테스트 사이클 동안의 특정 시간(T2)에 TEST 신호가 액티브 또는 인히비트 사이를 절환하는 것을 입력되는 벡터가 표시할 경우, 디코더(30)는 펄스를 구비하는 타이밍 신호(TS)를 상기 특정 시간(T2)에 이벤트 위상 변조기(48)의 TI 입력으로 선택하도록 멀티플렉서(50) 중 다른 하나로 신호를 보낸다.

TD 신호의 각 펄스에 응답하여, 이벤트 위상 변조기(46)는 자신의 입력인 표시 신호(D)의 현재 상태를 나타내는 제어 비트를 저장한다. 지연된 후, 이벤트 위상 변조기(46)는 제어 비트의 상태와 일치시키도록(match) 자신의 출력인 DRIVE 신호의 상태를 설정한다. TD 신호 및 상기 DRIVE 신호의 상태에 대한 이어지는 소정 변화 사이의 지연은 컴퓨터 버스(16)를 경유하여 이벤트 위상 변조기(46)의 입력으로 제공된 프로그래밍 데이터에 의해 제어된다. 상기 프로그래밍 데이터는 각 TD 신호 펄스 다음에 자신의 설정값으로(with), 고정되거나 시간 함수로 되는 지연을 명시할 수 있다. TI 신호의 각 펄스에 유사하게 응답하는 이벤트 위상 변조기(48)는 또한 외부에서 발생되어 버스(16)를 경유하여 전달된 프로그래밍 데이터에 의해 역시 제어되는 지연과 상기 이벤트 위상 변조기(48)의 입력인 표시 신호(I)의 상태를 일치시키도록 INHIBIT 신호의 상태를 설정한다. 그러므로 구동 회로(40)는 이벤트 위상 변조기(46, 48)의 입력인 프로그래밍 데이터에 의해 결정되는 위상 변조 특성에 의해, 입력 VECTOR 데이터 시퀀스에 의해 정해된 TEST 신호에 대한 위상 변조된 버전인 TEST 신호를 발생할 수 있다.

구동 회로(40)의 위상 변조 성능은 예를 들면 회복 가능한 클록 통신 수신기의 지터 허용범위를 테스트할 때 유용하다. TEST 신호에 의해 전송된 데이터 시퀀스를 정확하게 검출하는지를 결정하기 위해 수신기의 출력을 모니터하도록 제2 테스터 채널내의 비교기를 사용하는 동안, 자신의 채널 내에 존재하는 도 4의 구동 회로(40)를 사용하는 IC 테스터는 TEST 신호를 수신기의 입력 신호로 전송하기 위해 테스터 채널 중 하나를 사용하여 회복 가능한 클록 수신기를 테스트할 수 있다. 수신기의 입력 신호를 제공하는 테스터 채널 내의 구동 회로(40)로 공급되는 VECTOR 데이터는 상태 변이가 적정 시기(proper times)에 발생하는 지터-프리 테스트 신호(jitter-free test signal)를 정한다. 그러나 상기 구동 회로(40)의 이벤트 위상 변조기(46)로 제공된 프로그래밍 데이터는 원하는 사인 곡선 형태의 시간에 따라 변하는 타이밍 신호(TD) 상태 변화 및 DRIVE 신호 상태 변화 사이의 지연을 명시하므로, 구동기의 TEST 신호 출력의 상태가 변하는 타이밍에 원하는 사인 곡선의 지터(sinusoildal jitter)를 도입한다.

도 5는 이벤트 위상 변조기(46)가 사인 곡선의 위상 변조를 제공하도록 프로그래밍될 경우 도 4에 도시된 구동 회로(40)의 동작을 예시하는 타이밍도이다. 상기한 간단한 예에서, 도 4의 디코더(44)로 입력된 VECTOR 데이터는 각 연속 테스트 사이클 동안의 동일한 적정 시간(relative time)에 상태를 변화시키는 표시 신호(D)를 정한다. 타이밍 신호(TD)는 각 테스트 사이클 동안의 동일한 시간에 펄스를 제공한다. 이벤트 위상 변조기(46)로 입력되는 프로그래밍 데이터가 TD 신호 펄스와 DRIVE 신호의 최종 상태 변화 사이에 고정된 지연을 제공하도록 설계될 경우, 변조기(46)의 출력인 DRIVE 신호는 상기 변조기(46)의 입력 신호(D)와 매우 유사할 것이다. 그러나, 도 5에 예시된 예에서, 이벤트 위상 변조기(46)로 입력되는 프로그래밍 데이터는 도 5에 예시된 바와 같이 (계단식의) 사인 곡선 형태로 변하는, TD 신호 펄스와 DRIVE 신호의 최종 상태 변화 사이의 지연을 명시한다. 그러므로 DRIVE 신호는 연속 펄스들 사이의 타이밍에 시간에 따라 사인 곡선 형태로 변하는, 표시 신호(D)의 변조된 버전이다. 도 5는 DRIVE 신호로부터 초래된 TEST 신호의 동작을 예시한다.

도 6은 도 4의 이벤트 위상 변조기(46)를 보다 상세한 블록도 형태로 예시한다. 도 4의 이벤트 위상 변조기(48)와 유사하다. 이벤트 위상 변조기(46)는 선입 선출(First-In, First-Out; FIFO) 버퍼(52), 프로그램어블 지연 회로(54), 및 프로그램어블 패턴 발생기(56)를 포함한다. 표시 신호(D)는 FIFO 버퍼(52)의 데이터 입력(DI)으로 공급되는 반면에, 타이밍 신호(TD)는 FIFO 버퍼(52)의 시프트 인(Shift-In; SI) 입력으로 공급된다. 타이밍 신호(TD)의 각 펄스에 응답하여, FIFO 버퍼(52)는 표시 신호(D)의 현재 상태를 나타내는 제어 비트를 저장한다. 프로그램어블 지연 회로(54)는 패턴 발생기(56)에 의해 발생된 지연 데이터(DELAY)에 의해 결정된 지연만큼 타이밍 시간(TD)을 지연하므로, FIFO 버퍼(52)의 시프트 아웃(Shift Out; SO) 입력으로 상기 지연된 타이밍 신호(TD')를 제공한다. 패턴 발생기(56)는 컴퓨터 버스(16)를 경유하여 패턴 발생기(56)의 입력으로 제공된 프로그래밍 데이터에 의해 정해진 패턴에 따라 타이밍 신호(TD)의 각 펄스 다음에 지연 회로(54)로 제공되는 지연 데이터 값을 설정한다. 지연된 타이밍 신호(TD')의 각 펄스에 응답하여, FIFO 버퍼(52)는 도 4의 구동 회로(40)로 제공되는 DRIVE 신호로서 데이터 출력 단자(DO) 상으로 상기 버퍼(52) 내에 저장된 가장 긴 제어 비트를 시프트한다.

도 7은 도 6에 도시된 패턴 발생기(56)의 적당한 실시를 보다 상세한 블록도 형태로 예시한다. 패턴 발생기(56)는 어큐뮬레이터(accumulator; 58), 랜덤 액세스 메모리(random access memory; RAM)(60), 및 레지스터(62)를 포함한다. 타이밍 신호(TD)에 의해 동기된 어큐뮬레이터(58)는 램(60)의 입력으로 ADDR를 제공한다. TD 신호의 각 펄스시에, 어큐뮬레이터(58)는 레지스터(62)에 저장된 데이터(STEP_SIZE)에 의해 표시된 양만큼 어드레스 값을 증가시킨다. 어큐뮬레이터(58)가 레지스터(62)에 저장된 LIMIT 데이터에 의해 표시된 한계(limit)에 도달할 경우 자신의 출력인 ADDR를 오버플로우한 후, 타이밍 신호(TD)의 각 펄스시에(with) ADDR를 증가시키는 동작을 계속한다. 버스(16) 상에 전송된 입력 RESET 신호는 "0"으로 ADDR를 설정한다. 상기 STEP_SIZE 값과 LIMIT 데이터 값은 컴퓨터 버스(16)를 경유하여 레지스터(62) 내에 기록된다. 위상 변조 주파수와 진폭을 정하기 위하여, 호스트 컴퓨터는 버스(16)를 경유하여 램(60)의 각 어드레스 내에 적절한 데이터를 기록한다. 각 테스트 사이클 동안, 램(60)은 어큐뮬레이터(58)의 출력인 ADDR에 의해 주소 표시된 소정의 데이터 값을 판독한다. 램(60) 내에 적절한 지연 데이터 시퀀스(DELAY)를 적재하고, 레지스터(62) 내에 적당한 STEP_SIZE 및 LIMIT 데이터를 적재함에 따라, 램(60)의 출력 단자에서 발생된 DELAY 데이터 시퀀스는 다양한 주파수 및 진폭을 갖는 사인 곡선 패턴을 포함하는 매우 다양한(wide variety) 주기 패턴 중 소정의 것을 따를 수 있다.

도 4의 위상 변조 구동 회로는 각 테스트 사이클 동안 TEST 신호에서 하이/로우 상태 변화 및/또는 인히비트/논-인히비트 상태 변화인 두 개의 상태 변화까지 발생할 수 있다. 도 8은 각 테스트 사이클 동안 TEST 신호에 대해 네 개의 상태 변화까지 발생할 수 있는 본 발명의 위상 변조 구동기(61)의 버전을 블록도 형태로 예시한다. 디코더(62)는 네 개인 한 셋트의 이벤트 위상 변조기(64 내지 67)의 데이터 입력으로 각각 제공되는 네 개의 표시 신호(DH, DL, IH, IL)를 발생하도록 입력인 VECTOR 데이터를 디코드한다. 변조기(64, 65)는 SR 플립플럽(70)의 셋트(S) 입력 및 리셋(R) 입력을 각각 제어하는 DRIVE_HIGH 신호 및 DRIVE_LOW 신호를 발생한다. 상기 플립플럽(70)은 자신의 출력 단자(Q)에서, TEST 신호를 발생하는 인히비트 가능 구동기(74)의 데이터 입력으로 전달되는 DRIVE 신호를 발생한다. 변조기(66, 67)는 SR 플립플럽(72)의 셋트(S) 입력 및 리셋(R) 입력을 각각 제어하는 INHIBIT_HIGH 및 INHIBIT_LOW 신호를 발생한다. 플립플럽(72)은 자신의 출력 단자(Q)에서, 인히비트 가능 구동기(74)의 인히비트 제어 입력으로 전달되는 INHIBIT 신호를 발생한다. 입력되는 VECTOR를 디코드할 때, 디코더(62)는 또한 타이밍 신호(TS) 중 선택된 신호를 변조기(64 내지 67)의 입력인 타이밍 신호(TDH, TDL, TIH, TIL)로 각각 전달하도록 네 개인 한 셋트의 멀티플렉서(76)로 신호를 보낸다.

도 9는 도 8의 이벤트 위상 변조기(64)를 보다 상세한 블록도 형태로 예시한다. 변조기(64)는 DRIVE_HIGH 신호 펄스를 발생하도록 상기 변조기(64)내에 존재하는 FIFO 버퍼(82)의 출력 단자(DO)에서 출력되는 신호와 상기 변조기(64) 내에 존재하는 프로그램어블 지연 회로(84)의 출력인 지연된 타이밍 신호(TDH')를 논리곱하기 위한 AND 게이트(80)를 포함하는 것을 제외하면, 도 6의 변조기(46)와 유사하다. 변조기(65 내지 67)는 변조기(6)와 유사하다.

그러므로 집적 회로 테스터의 출력인 TEST 신호를 발생하기 위한 구동 회로가 도시되고 기술되었다. 구동 회로는 시간 변화 TEST 신호를 정하는 입력되는 VECTOR 데이터 시퀀스를 수신하지만, 상기 TEST 신호의 위상 변조된 버전을 발생한다. 구동 회로가 TEST 신호를 위상 변조하는 방식은 입력되는 프로그래밍 데이터에 의해 제어된다. 상기한 명세서는 본 발명의 바람직한 실시예를 기술하였지만, 해당 분야의 당업자는 본 발명으로부터 벗어나지 않고 보다 넓은 개념에서 다양한 변형을 실행할 수 있다. 그러므로 첨부된 청구범위는 본 발명의 진정한 범위 및 본질 내에서의 모든 변경을 커버하기 위한 것이다.

Claims (12)

1. 상태와 시간을 참조하는 벡터 데이터 값의 입력 시퀀스에 응답하여 위상 변조된 출력 테스트 신호를 발생하기 위한 집적 회로 테스터를 위한 구동 회로에 있어서,

   상기 벡터 데이터 값 각각을 수신하며, 상기 벡터 데이터 값에 의해 참조된 상태를 갖는 표시 신호(indicating signal; D)와 상기 벡터 데이터 값에 의해 참조된 시간에 발생하는 펄스를 갖는 타이밍 신호(TD)를 발생하기 위한 제1 수단; 및

   상기 표시 신호와 타이밍 신호를 수신하고, 상기 타이밍 신호 펄스에 응답하여 상기 표시 신호의 상태를 샘플링하며, 상기 타이밍 신호 펄스 다음의 소정 지연―여기서 지연은 시간에 따라 변함― 후에 상기 표시 신호의 샘플링된 상태에 의해 결정된 상태를 갖는 출력 테스트 신호를 발생하기 위한 제2 수단

   을 포함하는 집적회로 테스터를 위한 구동 회로.
2. 제1항에 있어서,

   상기 제2 수단은

   상기 타이밍 신호를 수신하고, 지연된 타이밍 신호를 발생하도록 시간에 따라 변하는 상기 지연만큼 상기 타이밍 신호를 지연시키는 제3 수단;

   상기 표시 신호를 수신하는 데이터 입력, 상기 타이밍 신호를 수신하는 시프트 인 입력, 데이터 출력, 및 상기 지연된 타이밍 신호를 수신하는 시프트 아웃 입력을 구비하는 선입선출(FIFO) 버퍼―여기서 FIFO 버퍼는 상기 표시 신호의 상태를 샘플링하고 상기 타이밍 신호의 각 펄스에 응답하여 샘플링된 현재 상태를 나타내는 제어 비트를 시프트 인하고, 상기 지연된 타이밍 신호의 각 펄스에 응답하여 저장된 가장 긴 제어 비트를 상기 데이터 출력에서 시프트 아웃함―; 및

   상기 FIFO 버퍼의 상기 시프트 아웃된 제어 비트에 응답하여 상기 테스트 신호를 발생하기 위한 제4 수단

   을 포함하는 집적회로 테스터를 위한 구동 회로.
3. 제2항에 있어서,

   상기 제3 수단은

   상기 타이밍 신호의 각 펄스에 응답하여 설정된 소정 값을 갖는 출력 지연 데이터를 발생하기 위해 상기 타이밍 신호를 수신하는 패턴 발생기; 및

   상기 지연 데이터를 수신하고, 상기 타이밍 신호를 수신하여 지연된 타이밍 신호를 발생하도록 상기 지연 데이터의 값에 의해 결정된 양만큼 상기 타이밍 신호를 지연시키는 프로그램어블 지연 회로

   를 포함하는 집적회로 테스터를 위한 구동 회로.
4. 제3항에 있어서,

   상기 타이밍 신호의 각 펄스에 응답하여 패턴 발생기가 자신의 입력으로 제공된 프로그래밍 데이터에 의해 결정된 소정 값으로 상기 지연 데이터를 설정하는 집적회로 테스터를 위한 구동 회로.
5. 연속 상태를 갖는 입력 표시 신호(D)와 연속 펄스를 갖는 입력 타이밍 신호(TD)에 응답하여 위상 변조된 출력 신호를 발생하기 위한 회로에 있어서,

   상기 타이밍 신호의 각 펄스에 응답하여 소정 설정값을 갖는 출력 지연 데이터를 발생하기 위해 상기 타이밍 신호를 수신하는 패턴 발생기;

   상기 지연 데이터를 수신하고, 상기 타이밍 신호를 수신하여 지연된 타이밍 신호를 발생하도록 상기 지연 데이터의 값에 의해 결정된 양만큼 상기 타이밍 신호를 지연시키는 프로그램어블 지연 회로;

   상기 표시 신호를 수신하는 데이터 입력, 상기 타이밍 신호를 수신하는 시프트 인 입력, 데이터 출력, 및 상기 지연된 타이밍 신호를 수신하는 시프트 아웃 입력을 구비하는 선입선출(FIFO) 버퍼―여기서 FIFO 버퍼는 상기 표시 신호의 상태를 샘플링하고 상기 타이밍 신호의 각 펄스에 응답하여 샘플링된 현재 상태를 나타내는 제어 비트를 시프트 인하고, 상기 지연된 타이밍 신호의 각 펄스에 응답하여 저장된 가장 긴 제어 비트를 상기 데이터 출력에서 시프트 아웃함―; 및

   상기 FIFO 버퍼의 시프트 아웃된 상기 제어 비트에 응답하여 테스트 신호를 발생하기 위한 제4 수단

   을 포함하는 위상 변조 출력 신호 발생 회로.
6. 제5항에 있어서,

   상기 패턴 발생기가 자신의 입력으로 제공된 프로그래밍 데이터에 의해 결정된 소정 값으로 상기 지연 데이터를 설정함으로써 상기 타이밍 신호의 각 펄스에 응답하는 위상 변조 출력 신호 발생 회로.
7. 상태와 시간을 참조하는 벡터 데이터 값의 입력 시퀀스에 응답하여 출력 테스트 신호를 발생하기 위한 집적 회로 테스터를 위한 구동 회로에 있어서,

   상기 벡터 데이터 값 각각을 수신하며, 각각이 상기 벡터 데이터 값에 의해 참조된 상태를 갖는 제1 표시 신호(D)와 제2 표시 신호(I), 및 각각이 상기 벡터 데이터 값에 의해 참조된 시간에 발생하는 펄스를 갖는 제1 타이밍 신호(TD)와 제2 타이밍 신호(TI)를 발생하기 위한 제1 수단;

   상기 제1 표시 신호와 제1 타이밍 신호를 수신하고, 상기 제1 타이밍 신호 펄스에 응답하여 상기 제1 표시 신호의 상태를 샘플링하며, 상기 제1 타이밍 신호 펄스 다음의 소정 제1 지연 후에 상기 제1 표시 신호의 샘플링된 상태에 의해 결정된 상태를 갖는 출력 구동 신호를 발생하기 위한 제2 수단;

   상기 제2 표시 신호 및 제2 타이밍 신호를 수신하고, 상기 제2 타이밍 신호 펄스에 응답하여 상기 제2 표시 신호의 상태를 샘플링하며, 상기 제2 타이밍 신호 펄스 다음의 소정 제2 지연 후에 상기 제2 표시 신호의 샘플링된 상태에 의해 결정된 상태를 갖는 출력 인히비트 신호를 발생하기 위한 제3 수단; 및

   상기 구동 신호 및 인히비트 신호를 수신하고, 이들 신호에 응답하여 상기 테스트 신호를 발생하는 인히비트 가능 구동기

   를 포함하고,

   상기 제1 지연 및 제2 지연은 시간에 따라 변하며,

   상기 인히비트 신호의 상태는 상기 테스트 신호가 상기 구동 신호의 상태에 의해 인히비트되는지 또는 제어되는지의 여부를 결정하는

   집적 회로 테스터를 위한 구동 회로.
8. 제7항에 있어서,

   상기 제2 수단은

   상기 제1 타이밍 신호를 수신하고, 지연된 제1 타이밍 신호를 발생하도록 시간에 따라 변하는 상기 제1 지연만큼 상기 제1 타이밍 신호를 지연시키는 제4 수단; 및

   제1 표시 신호를 수신하는 데이터 입력, 제1 타이밍 신호를 수신하는 시프트 인 입력, 데이터 출력, 및 지연된 제1 타이밍 신호를 수신하는 시프트 아웃 입력을 구비하는 선입선출(FIFO) 버퍼

   를 포함하고,

   상기 FIFO 버퍼는 상기 제1 표시 신호의 상태를 샘플링하고 상기 타이밍 신호의 각 펄스에 응답하여 샘플링된 현재 상태를 나타내는 제어 비트를 시프트 인하고, 상기 지연된 제1 타이밍 신호의 각 펄스에 응답하여 저장된 가장 긴 제어 비트를 상기 데이터 출력에서 시프트 아웃시켜 상기 구동 신호를 발생하는

   집적 회로 테스터를 위한 구동 회로.
9. 상태와 시간을 참조하는 벡터 데이터 값의 입력 시퀀스에 응답하여 출력 테스트 신호를 발생하기 위한 집적 회로 테스터를 위한 구동 회로에 있어서,

   상기 벡터 데이터 값 각각을 수신하며, 상기 벡터 데이터 값에 의해 참조된 상태를 갖는 네 개의 표시 신호(DH, DL, IH, IL)를 각각 발생하고, 상기 벡터 데이터 값에 의해 참조된 시간에 펄스를 전송하는 네 개의 타이밍 신호(TDH, TDI, TIH, TIL)를 각각 발생하기 위한 수단; 및

   제1 내지 제4 이벤트 위상 변조기―여기서 제1 내지 제4 이벤트 위상 변조기는 각각 상기 네 개의 표시 신호 중 어느 하나와 네 개의 타이밍 신호 중 어느 하나를 각각 수신하고, 상기 수신된 타이밍 신호의 펄스에 응답하여 수신된 표시 신호의 상태를 각각 샘플링하며, 상기 타이밍 신호 펄스 다음의 소정 지연 후에 수신된 표시 신호의 샘플링된 상태에 의해 결정된 상태를 갖는 출력 제어 펄스를 발생시킴―;

   상기 제1 이벤트 위상 변조기의 출력 제어 펄스를 수신하는 셋트 입력을 갖고, 상기 제2 이벤트 위상 변조기의 출력 제어 펄스를 수신하는 리셋 입력을 가지며, 출력 구동 신호를 발생하는 제1 SR형 플립플럽;

   상기 제3 이벤트 위상 변조기의 출력 제어 펄스를 수신하는 셋트 입력을 갖고, 상기 제4 이벤트 위상 변조기의 출력 제어 펄스를 수신하는 리셋 입력을 가지며, 출력 인히비트 신호를 발생하는 제2 SR형 플립플럽; 및

   상기 구동 신호 및 인히비트 신호를 수신하고 상기 신호들에 응답하여 상기 테스트 신호를 발생하는 인히비트 가능 구동기

   를 포함하고,

   상기 지연은 시간에 따라 변하며,

   상기 인히비트 신호의 상태는 상기 테스트 신호가 상기 구동 신호의 상태에 의해 인히비트되는지 또는 제어되는지의 여부를 결정하는

   집적 회로 테스터를 위한 구동 회로.
10. 제9항에 있어서,

    상기 제2 수단은 각각

    상기 타이밍 신호 중 하나를 수신하고, 지연된 타이밍 신호를 발생하도록 시간에 따라 변하는 상기 지연만큼 상기 타이밍 신호 중 하나를 지연시키는 수단; 및

    표시 신호 중 하나를 수신하는 데이터 입력, 타이밍 신호 중 하나를 수신하는 시프트 인 입력, 데이터 출력, 및 지연된 타이밍 신호를 수신하는 시프트 아웃 입력을 구비하는 선입선출(FIFO) 버퍼

    를 포함하고,

    상기 FIFO 버퍼는 상기 표시 신호 중 하나의 상태를 샘플링하고 상기 타이밍 신호 중 하나의 각 펄스에 응답하여 샘플링된 현재 상태를 나타내는 제어 비트를 시프트 인하고, 상기 지연된 제1 타이밍 신호의 각 펄스에 응답하여 저장된 가장 긴 제어 비트를 상기 데이터 출력에서 시프트 아웃시켜 상기 출력 제어 펄스를 발생하는

    집적 회로 테스터를 위한 구동 회로.
11. 테스트 신호를 발생하는 방법에 있어서,

    상태 시퀀스를 갖는 표시 신호(D)와 연속 펄스를 갖는 타이밍 신호(TD)를 발생하는 단계;

    상기 타이밍 신호의 각 펄스에 응답하여 상기 표시 신호의 현재 상태를 나타내는 제어 비트 및 시간에 따라 변하는 값을 갖는 지연 데이터를 발생하는 단계; 및

    상기 테스트 신호를 발생하는 단계

    를 포함하고,

    상기 테스트 신호의 상태는 상기 발생된 지연 데이터의 값에 의해 제어된 소정 지연을 갖는 각각의 발생된 제어 비트에 지연 응답하여 설정되는

    테스트 신호 발생 방법.
12. 제11항에 있어서,

    상기 표시 신호 및 타이밍 신호 발생 단계는 벡터 데이터 값의 입력 시퀀스를 디코드하는 단계를 포함하고,

    상기 연속 벡터 데이터 값 각각은 상기 표시 신호의 연속 상태 및 상기 타이밍 신호의 연속 펄스의 시간을 표시하는

    테스트 신호 발생 방법.