KR20010030009A - Manufacture of semiconductor device - Google Patents

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Abstract

PURPOSE: To provide a manufacturing method of a semiconductor device having a trench formation process, where generating of a dislocation loop due to a facet seen in a high-temperature dry oxidation is suppressed to prevent deterioration of the electrical characteristics of a transistor and at the same time, increase in the leakage current in a transistor due to the hump of an STI (Shallow trench isolation) due to the fact that the form of the edge part of a trench cannot be made fully round in wet oxidation and a deterioration of the on-off characteristics of the transistor can be prevented. CONSTITUTION: A pad oxide film 2, a nitride film 3 and an oxide film 4 are laminated in the order on a silicon substrate 1, and after an aperture 6 is formed, the film 2 is side-etched and the substrate 1 is subjected to isotropic etching, using the side-etched film 2 as a mask to form a shallow groove 7. Moreover, a trench 8 is formed using the film 4 as a mask, the interior of the trench 8 is subjected to wet oxidation to form a thermal oxide film, an insulator film is embedded in the trench 8, and the surface of the insulator film is planarized to form a trench element isolation.

Description

반도체 장치의 제조 방법{MANUFACTURE OF SEMICONDUCTOR DEVICE}Manufacturing Method of Semiconductor Device {MANUFACTURE OF SEMICONDUCTOR DEVICE}

본 발명은, 반도체 장치를 제조하는 방법에 관한 것으로, 더욱 자세하게는, 소자 분리용 트렌치 영역을 형성하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a trench region for device isolation.

근래, 반도체 장치의 미세화와 고속 동작을 달성하기 위해, 반도체 장치의 소자 분리 영역의 간격을 감소하는 것이 필요한 것으로 고려되고 있다. 종래에는, 소자 분리 영역의 형성 방법으로서 LOCOS 방법이 통상적으로 채택되었지만, 이 방법으로는 미세화 구성에 대한 상기 요구에 충분히 대응할 수 없었다. 최근, 이러한 상황하에서, 얕은 트렌치 분리(STI) 기술이 LOCOS 방법을 대신하는 방법으로 당업자들의 관심을 끌고 있다.In recent years, in order to achieve miniaturization and high-speed operation of a semiconductor device, it is considered that it is necessary to reduce the spacing of the element isolation regions of the semiconductor device. Conventionally, the LOCOS method has been conventionally adopted as a method of forming an element isolation region, but this method could not sufficiently meet the above requirement for a miniaturized configuration. Recently, under these circumstances, shallow trench isolation (STI) techniques have attracted the attention of those skilled in the art as a way to replace the LOCOS method.

종래 STI 방법에 따르면, 실리콘 등의 반도체 기판 상에 얇은 패드 산화막과 질화막을 적층하고, 소자 분리 영역에 개구부를 갖는 레지스트 마스크를 포토리소그래피에 의해 형성하며, 레지스트 막을 마스크로 이용하여, 질화막, 패드 산화막 및 반도체 기판을 이방성 에칭함으로써 트렌치를 형성하게 된다. 레지스트 마스크를 제거한 후, 전체 표면 상에 절연재료를 퇴적하고, 질화막을 스토퍼로 하는 화학 기계 연마(CMP)에 의해, 트렌치에 절연 재료를 채운 소자 분리 영역을 얻게 된다(예를 들어, 일본 특개평 11-135608 호 공보, 특개평 11-135609 호 공보 및 특개평 11-135610 호 공보 참조).According to the conventional STI method, a thin pad oxide film and a nitride film are laminated on a semiconductor substrate such as silicon, a resist mask having an opening in an element isolation region is formed by photolithography, and the nitride film and the pad oxide film are used as a mask. And an anisotropic etching of the semiconductor substrate to form a trench. After the resist mask is removed, an insulating material is deposited on the entire surface, and by chemical mechanical polishing (CMP) using the nitride film as a stopper, an element isolation region in which the trench is filled with the insulating material is obtained (for example, Japanese Patent Laid-Open Application No. 11-135608, JP-A 11-135609 and JP-A 11-135610.

트렌치에 절연 재료를 채울 때에는, 트렌치 형성 도중에 트렌치 상에 가해지는 손상을 제거하기 위해 트렌치 내벽을 열산화하는 것이 통상적이다.When filling the trench with insulating material, it is common to thermally oxidize the trench inner wall to eliminate damage to the trench during trench formation.

이러한 소자 분리 영역을 이용하는 반도체 장치에 있어서, 소자 분리 영역에 인접하여 트랜지스터 등을 형성하는 것이 통상적이다. 이러한 경우, 트렌치 선단이 예각의 형상을 갖는 경우에는, 그 부분에 전계의 집중이 발생하게 되어, 트랜지스터의 한계 특성이 저하되는 문제점을 갖게 된다.In a semiconductor device using such an element isolation region, it is common to form a transistor or the like adjacent to the element isolation region. In such a case, when the tip of the trench has an acute angle, concentration of an electric field occurs in that portion, which causes a problem that the limit characteristic of the transistor is deteriorated.

즉, 도 5(a) 에 도시된 바와 같이, 소자 분리에 의해 구획된 소자 영역 (52) 의 트렌치 소자 분리 영역 상에 걸쳐 게이트 전극 (51) 이 형성되게 된다. 이 경우에는, 서브 채널 (53) 이 트렌치 선단부에 인접하여 형성되어, 메인 채널과 서브 채널간의, 게이트 전압 (VGS) 에 대한 드레인 전류 (ID) 특성이 서로 다르게 된다. 도 5(b) 에 도시된 바와 같이, 통상의 한계 전압을 갖는 메인 채널과 활성 영역의 선단부에 기생하는 상대적으로 낮은 한계 전압을 갖는 서브 채널사이에서 트랜지스터의 동작시에 한계 전압이 변하게 되므로, 서브 채널로 인해 한계 영역에서 전류 험프(hump)가 발생하게 된다.That is, as shown in Fig. 5A, the gate electrode 51 is formed over the trench element isolation region of the element region 52 partitioned by element isolation. In this case, the subchannel 53 is formed adjacent to the trench tip portion, so that the drain current I D with respect to the gate voltage V GS is different between the main channel and the subchannel. As shown in FIG. 5 (b), the limit voltage is changed during operation of the transistor between the main channel having a normal limit voltage and the sub channel having a relatively low limit voltage parasitic at the leading end of the active region. The channel causes a current hump in the limit region.

따라서, 트랜지스터의 누설 전류가 증가하게 되며, 트랜지스터의 온/오프 특성이 저하하게 된다. 이 문제는 소자의 채널 폭을 좁히는 정도에 비례하여 현저해지고, 즉, 집적도의 증가에 비례하여 현저해진다.Therefore, the leakage current of the transistor increases, and the on / off characteristic of the transistor decreases. This problem becomes prominent in proportion to the degree of narrowing the channel width of the device, that is, in proportion to the increase in the degree of integration.

이러한 이유로, STI 에서의 전류 험프를 방지하기 위해, 종래에는 트렌치 선단부를 둥글게 하는 방법이 제안되었다. 트렌치 선단부를 둥글게 하기 위해, 트렌치 내부를 고온에서 열산화(건식 산화)하는 방법이 통상적으로 채택되었다.For this reason, in order to prevent current hump in STI, a method of rounding the trench tip is conventionally proposed. In order to round the trench tip, a method of thermally oxidizing (dry oxidizing) the inside of the trench at a high temperature has been conventionally adopted.

그러나, 도 3 에 도시된 바와 같이, 반도체 기판으로서 통상적으로 사용되는 (111) 실리콘 기판 (31) 을 이용하는 경우, 고온(약, 1000 ℃)에서의 열산화시에 트렌치 하부의 구석부분에서 〈111〉의 결정면 (33; 패싯) 이 출현하게 되어, 열산화막의 응력으로 인한 전위(dislocation)가 발생하게 된다. 이 전위는 전위 루프 (32) 로서 성장하게 되며 후공정에 의해 형성된 트랜지스터의 소스-드레인 영역에 도달하게 됨으로써, 전기 특성을 저하시키는 문제점을 발생하게 된다.However, as shown in Fig. 3, in the case of using a (111) silicon substrate 31 which is conventionally used as a semiconductor substrate, at a corner portion of the lower portion of the trench at the time of thermal oxidation at a high temperature (about 1000 DEG C), < 111 > Crystal face 33 (facet) appears, dislocation due to the stress of the thermal oxide film is generated. This potential grows as the potential loop 32 and reaches the source-drain region of the transistor formed by the post process, thereby causing a problem of deteriorating electrical characteristics.

이와는 달리, 습식 산화는 건식 산화와 비교하여 더 높은 산화막 성장 속도를 가지며, 소망 두께의 열산화막을 얻는 경우에는 산화 시간을 동일하게 유지하면, 저온에서의 열산화가 가능하다. 저온에서의 습식 산화의 경우에는 패싯(facet)이 덜 수월하게 형성되지만, 건식 산화와 비교하여 형성된 막의 균일성이 다소 열악하여, 트렌치의 선단부 (41) 를 충분히 둥글게 할 수 없으므로, 상술한 전류 험프의 발생을 방지할 수 없게 된다.In contrast, wet oxidation has a higher oxide film growth rate compared to dry oxidation, and thermal oxidation at low temperatures is possible if the oxidation time is kept the same when a thermal oxide film having a desired thickness is obtained. In the case of wet oxidation at low temperatures, facets are less easily formed, but the uniformity of the formed films is somewhat poor compared to dry oxidation, and the tip 41 of the trench cannot be sufficiently rounded, so that the above-described current hump The occurrence of can not be prevented.

본 발명의 목적은, 고온에서의 건식 산화에서 관찰되는 패싯의 발생으로 인한 전위 루프의 발생을 억제시켜 전기 특성의 저하를 방지함과 동시에, 종래의 습식 산화에 의해 트렌치 선단부를 충분히 둥글게 할 수 없는 점에서 기인하는 STI 에서의 전류 험프로 인한 트랜지스터의 누설 전류 증가와 온/오프 특성 저하를 방지하는 트렌치 형성 공정을 갖는 반도체 장치의 제조 방법을 제공하는 것이다.An object of the present invention is to suppress the occurrence of dislocation loops due to the generation of facets observed in dry oxidation at high temperatures, to prevent the deterioration of electrical properties, and to prevent the trench tip from being sufficiently rounded by conventional wet oxidation. The present invention provides a method for manufacturing a semiconductor device having a trench forming process that prevents an increase in leakage current and a decrease in on / off characteristics of a transistor due to current hump in STI.

본 발명에 따르면, 트렌치 선단부를 등방성 에칭에 의해 미리 제거한 후, 이방성 에칭에 의해 트렌치를 형성하게 되므로, 후속하는 저온에서의 습식 열산화에 의해서도 트렌치 선단부를 둥글게 할 수 있게 됨으로써, 저온 열산화로 인한 패싯의 발생을 방지할 수 있게 된다.According to the present invention, since the trench tip is removed in advance by isotropic etching, and then the trench is formed by anisotropic etching, the trench tip can be rounded by wet thermal oxidation at a subsequent low temperature, thereby resulting in low temperature thermal oxidation. It is possible to prevent the occurrence of facets.

더욱 자세하게는, 본 발명은, 반도체 기판 상에 패드 산화막과 실리콘 질화막을 순차적으로 형성하는 공정, 실리콘 질화막 상에 레지스트를 코팅하여 트렌치를 형성하기 위한 패턴을 형성하는 공정, 형성된 레지스트 패턴을 마스크로 이용하여 실리콘 질화막과 패드 산화막을 순차적으로 에칭함으로써 개구부를 형성하는 공정, 개구부 내부에 노출된 패드 산화막의 측벽을 습식 에칭한 후 개구부의 하부에 노출된 반도체 기판의 표면을 등방성 에칭하여 얕은 트렌치를 형성하는 공정, 실리콘 기판을 이방성 에칭하여 깊은 트렌치를 형성하는 공정, 저온에서의 습식 산화에 의해 트렌치에 열산화막을 형성하는 공정, 전체 표면 상에 절연물을 퇴적시켜 트렌치를 채우는 공정 및 실리콘 질화막을 스토퍼(stopper)로서 이용하여 CMP 에 의해 절연물을 평탄화하는 공정을 포함한다.More specifically, the present invention, a step of sequentially forming a pad oxide film and a silicon nitride film on a semiconductor substrate, a process of forming a pattern for forming a trench by coating a resist on the silicon nitride film, using the formed resist pattern as a mask Forming an opening by sequentially etching the silicon nitride film and the pad oxide film, wet etching the sidewalls of the pad oxide film exposed inside the opening, and then isotropically etching the surface of the semiconductor substrate exposed below the opening to form a shallow trench. Process, anisotropically etching a silicon substrate to form a deep trench, forming a thermal oxide film in the trench by wet oxidation at low temperature, depositing an insulating material on the entire surface to fill the trench, and stopping the silicon nitride film as a stopper Flatten insulation by CMP Includes the process.

본 발명의 상술한 목적 및 다른 목적들, 특징들 및 잇점들은, 첨부된 도면들과 함께 다음의 상세한 설명을 참조함으로써 더욱 분명해진다.The above and other objects, features and advantages of the present invention will become more apparent by reference to the following detailed description in conjunction with the accompanying drawings.

도 1(a) 내지 도 1(d) 는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도.1 (a) to 1 (d) are sectional views showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention.

도 2(a) 내지 도 2(d) 는, 도 1(a) 내지 도 1(d) 에 계속해서, 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 공정을 도시한 단면도.2 (a) to 2 (d) are cross-sectional views showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention, following Figs. 1 (a) to 1 (d).

도 3(a) 내지 도 3(b) 는 건식 산화에서의 문제점을 설명한 개념도.3 (a) to 3 (b) are conceptual views illustrating problems in dry oxidation.

도 4 는 습식 산화에서의 문제점을 설명한 개념도.4 is a conceptual diagram illustrating a problem in wet oxidation.

도 5(a) 는 트렌치 선단부 근방에서 서브 채널의 형성을 도시한 개략 평면도이며, 도 5(b) 는 상기 서브 채널로 인해 형성된 전류 험프의 발생을 설명한 그래프.Fig. 5 (a) is a schematic plan view showing the formation of a subchannel near the trench tip, and Fig. 5 (b) is a graph illustrating the generation of a current hump formed due to the subchannel.

※도면의 주요 부분에 대한 부호의 설명※ Explanation of code for main part of drawing

1 : 실리콘 기판 2 : 패드 산화막1 silicon substrate 2 pad oxide film

3 : 질화막 4 : 산화막3: nitride film 4: oxide film

5 : 레지스트 마스크 6 : 개구부5: resist mask 6: opening

7 : 얕은 트렌치 8 : 트렌치7: shallow trench 8: trench

9 : 열산화막 10 : CVD 산화막9: thermal oxide film 10: CVD oxide film

이하, 도면들을 참조하여, 본 발명의 제 1 실시예를 설명한다.Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.

도 1 및 도 2 는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 공정에 대한 단면도이다.1 and 2 are cross-sectional views of the manufacturing process of the semiconductor device according to the first embodiment of the present invention.

우선, 900 ℃ 의 H2-O2분위기에서 실리콘 기판을 열산화시켜 약 200 Å 두께의 패드 산화막을 형성하고, 그 위에, 실란 및 암모니아를 원료 가스로 이용하여 700 ℃ 내지 800 ℃ 의 온도 범위에서 LPCVD 방법에 의해 약 1500 Å 두께의 실리콘 질화(Si3N4)막 (3) 을 형성한다. 또한, 원료로서 TEOS 를 이용하여 650 ℃ 내지 700 ℃ 의 온도 범위에서 LPCVD 방법에 의해 약 500 Å 두께의 CVD 실리콘 산화(SiO2)막 (4) 을 형성한다(도 1(a)).First, a silicon substrate is thermally oxidized in an H 2 -O 2 atmosphere at 900 ° C. to form a pad oxide film having a thickness of about 200 kPa, and thereon, in a temperature range of 700 ° C. to 800 ° C. using silane and ammonia as source gas. A silicon nitride (Si 3 N 4 ) film 3 having a thickness of about 1500 kHz is formed by the LPCVD method. Further, using a TEOS as a raw material, a CVD silicon oxide (SiO 2 ) film 4 having a thickness of about 500 kPa was formed by the LPCVD method in the temperature range of 650 ° C to 700 ° C (Fig. 1 (a)).

계속해서, 산화막 (4) 상에 레지스트를 코팅하고, 포토리소그래피에 의해 소정 패턴을 형성하여 레지스트 마스크 (5) 를 얻게 되며, 레지스트 마스크를 마스크로 이용하여 산화막 (4), 질화막 (3) 및 패드 산화막 (2) 을 이방성 건식 에칭함으로써 개구부 (6) 를 형성한다(도 1(b)).Subsequently, a resist is coated on the oxide film 4, a predetermined pattern is formed by photolithography to obtain a resist mask 5, and the oxide film 4, the nitride film 3 and the pad using the resist mask as a mask. The opening part 6 is formed by anisotropic dry etching the oxide film 2 (FIG. 1 (b)).

O2플라즈마에서 애싱(ashing)하고, 레지스트 분리액을 이용하여 레지스트 마스크 (5) 및 개구부 (6) 의 내벽에 부착된 에칭 잔류물을 제거한 후, 플루오르화 수소산을 에칭액으로 이용하여 패드 산화막 (2) 에 약 100 Å 정도의 사이드 에칭을 실시하게 된다.After ashing in an O 2 plasma and removing the etching residues attached to the inner wall of the resist mask 5 and the opening 6 using the resist separation liquid, the pad oxide film 2 was removed using hydrofluoric acid as the etching liquid. ), Side etching of about 100 kPa is performed.

여기서, 패드 산화막에 주어진 사이드 에칭의 거리인, 개구부 단부 표면으로부터의 거리(사이드 에칭량)가 매우 작은 경우에는, 실리콘 기판을 등방성 에칭하여 형성된 얕은 트렌치의 크리핑(creeping)량이 적어지게 된다. 물론, 등방성 에칭에 의한 에칭량이 커지는 경우에는, 크리핑 양을 확보할 수는 있으나, 트렌치 깊이가 이에 비례하여 커지게 된다. 사이드 에칭량은 50 내지 300 Å 범위로 되는 것이 바람직하며, 더욱 바람직하게는, 50 내지 200 Å 범위로 된다.Here, when the distance (side etching amount) from the opening end surface, which is the distance of the side etching given to the pad oxide film, is very small, the amount of creeping of the shallow trench formed by isotropic etching of the silicon substrate is reduced. Of course, when the etching amount by the isotropic etching is increased, it is possible to secure the creep amount, but the trench depth is increased in proportion to this. The side etching amount is preferably in the range of 50 to 300 kPa, more preferably in the range of 50 to 200 kPa.

본 발명에서 형성을 위해 이방성 에칭을 실시하는 경우, 패드 산화막을 완전히 제거함으로써 실리콘 기판이 노출되게 된다. 그러나, 패드 산화막을 완전히 제거하지 않아 실리콘 기판의 표면에 얇은 패드 산화막이 남게 되는 경우에도, 패드 산화막의 사이드 에칭을 위한 습식 에칭에 의해 패드 산화막을 제거할 수 있다.In the present invention, when anisotropic etching is performed for formation, the silicon substrate is exposed by completely removing the pad oxide film. However, even when the pad oxide film is not completely removed and a thin pad oxide film remains on the surface of the silicon substrate, the pad oxide film can be removed by wet etching for side etching of the pad oxide film.

그 후, 암모니아와 과산화수소로 이루어진 에칭액을 이용하여, 개구부에 노출된 실리콘 기판 (1) 의 표면 상에 등방성 에칭에 의해 얕은 트렌치 (7) 를 형성한다(도 1(c)). 여기서, 트렌치의 깊이는 약 200 Å 으로 설정된다.Thereafter, using the etching solution composed of ammonia and hydrogen peroxide, a shallow trench 7 is formed on the surface of the silicon substrate 1 exposed to the opening by isotropic etching (Fig. 1 (c)). Here, the depth of the trench is set to about 200 kPa.

얕은 트렌치 형성시, 등방성 에칭은, 플라즈마 에칭 등의 건식 에칭 또는 암모니아와 과산화수소를 이용하는 습식 에칭중의 한 에칭으로 된다. 트렌치의 깊이는 100 내지 500 Å 의 범위로 되는 것이 바람직하며, 더욱 바람직하게는 100 내지 300 Å 의 범위이다.In the formation of shallow trenches, isotropic etching is one of dry etching such as plasma etching or wet etching using ammonia and hydrogen peroxide. The depth of the trench is preferably in the range of 100 to 500 kPa, more preferably in the range of 100 to 300 kPa.

계속해서, 산화막 (4) 을 마스크로 이용하여 얕은 트렌치 (7) 의 하부에 노출된 실리콘 기판 (1) 을 건식 에칭하여 트렌치 (8) 를 형성한다(도 1(d)). 이 실시예에서, 트렌치의 깊이는 2500 Å 에 설정된다. 실리콘 기판에 트렌치를 형성하기 위한 이방성 에칭은, 하드 마스크의 형성시 레지스트 마스크를 마스크로 이용하거나, 또는 레지스트 마스크를 제거하고 질화막을 마스크로 이용함으로써, 수행된다. 그러나, 질화막 상에 실리콘 산화막을 미리 형성하고, 레지스트 마스크의 제거후에 실리콘 산화막을 마스크로 이용하여 실리콘 기판의 이방성 에칭을 수행하는 것이 바람직하다. 이방성 에칭을 위한 마스크로서 레지스트 마스크를 이용하는 경우에는, 습식 에칭시 레지스트 마스크가 벗겨지게 되므로 선행하는 등방성 에칭은 건식 에칭이어야 한다.Subsequently, using the oxide film 4 as a mask, the silicon substrate 1 exposed to the lower portion of the shallow trench 7 is dry etched to form the trench 8 (Fig. 1 (d)). In this embodiment, the depth of the trench is set at 2500 kPa. Anisotropic etching for forming trenches in the silicon substrate is performed by using a resist mask as a mask in forming a hard mask or by removing a resist mask and using a nitride film as a mask. However, it is preferable to form a silicon oxide film on the nitride film in advance, and to perform anisotropic etching of the silicon substrate using the silicon oxide film as a mask after removing the resist mask. When using a resist mask as a mask for anisotropic etching, the resist mask is peeled off during wet etching, so the preceding isotropic etching must be dry etching.

그 후, O2분위기에서 900 ℃ 의 습식 열산화에 의해 트렌치의 내벽 상에 약 400 Å 두께의 열산화막 (9) 을 형성한다(도 2(a)). 습식 산화의 방법으로서, 널리 공지된 습식 O2산화 또는 스팀 산화를 이용할 수도 있다. 습식 산화의 온도에 대해서는, 800 내지 1000 ℃ 의 범위가 바람직하며, 더욱 바람직하게는 800 내지 900 ℃ 의 범위로 된다. 이 실시예에서, 열산화막의 두께는 100 내지 500 Å 의 범위내에서 선택된다. 이러한 목적을 위해서는, 스팀 산화의 경우, 예를 들어, 900 ℃ 에서 약 5 분, 또는 800 ℃ 에서 10 내지 20 분 정도의 반응이면 충분하게 된다.Thereafter, a thermal oxidation film 9 having a thickness of about 400 kPa is formed on the inner wall of the trench by wet thermal oxidation at 900 ° C. in an O 2 atmosphere (FIG. 2 (a)). As a method of wet oxidation, well-known wet O 2 oxidation or steam oxidation can also be used. About the temperature of wet oxidation, the range of 800-1000 degreeC is preferable, More preferably, it becomes the range of 800-900 degreeC. In this embodiment, the thickness of the thermal oxide film is selected in the range of 100 to 500 GPa. For this purpose, in the case of steam oxidation, for example, a reaction of about 5 minutes at 900 ° C. or about 10 to 20 minutes at 800 ° C. is sufficient.

상기와 같이 산화막으로 형성된 트렌치의 내부를 채우기 위해, 도 2(b) 에 도시된 바와 같이, HDPCVD 방법에 의해 전체 표면 상에 약 5500 Å 의 두께로 CVD 산화막 (10) 을 형성한다. 그 후, 질화막 (3) 을 CMP 스토퍼로 이용하여 CVD 산화막 (10) 과 산화막 (4) 을 화학 기계 연마(CMP)함으로써 도 2(c) 에 도시된 바와 같은 구조를 얻게 된다. 또한, 열인산을 이용하여 질화막 (3) 을 제거하고, 플루오르화수소산 용액을 이용하여 패드 산화막 (2) 을 제거함으로써 도 2(d) 에 도시된 바와 같은 트렌치 소자 분리를 얻게 된다.In order to fill the inside of the trench formed of the oxide film as described above, as shown in FIG. 2 (b), the CVD oxide film 10 is formed on the entire surface by a thickness of about 5500 kV by the HDPCVD method. Thereafter, the CVD oxide film 10 and the oxide film 4 are subjected to chemical mechanical polishing (CMP) using the nitride film 3 as a CMP stopper, thereby obtaining a structure as shown in Fig. 2C. In addition, the trench element separation as shown in Fig. 2 (d) is obtained by removing the nitride film 3 using thermal phosphoric acid and removing the pad oxide film 2 using a hydrofluoric acid solution.

상술한 바와 같이, 본 발명에 따르면, 패드 산화막을 사이드 에칭하고 실리콘 기판을 등방성 에칭하여 얕은 트렌치를 형성한 후에, 이방성 에칭에 의해 트렌치를 형성하게 되고, 습식 산화에 의해 상기와 같이 형성된 트렌치의 내부를 열산화하여 열산화막을 형성하게 된다. 따라서, 고온에서의 건식 산화에서 관찰되었던 패싯의 발생으로 인한 전위 루프의 성장을 억제할 수 있게 된다. 이와 동시에, 종래의 습식 산화로는 충분히 둥글게 할 수 없었던 트렌치 선단부를 둥글게 할 수 있게 되어, STI 의 전류 험프로 인한 트랜지스터의 누설 전류 증가 및 온/오프 특성의 저하를 방지할 수 있게 된다.As described above, according to the present invention, after the sidewall etching of the pad oxide film and the isotropic etching of the silicon substrate to form a shallow trench, the trench is formed by anisotropic etching, and the inside of the trench formed as described above by wet oxidation. Is thermally oxidized to form a thermal oxide film. Thus, it is possible to suppress the growth of dislocation loops due to the generation of facets that have been observed in dry oxidation at high temperatures. At the same time, it is possible to round the trench tip, which could not be sufficiently rounded by the conventional wet oxidation, so that the leakage current of the transistor due to the current hump of STI and the deterioration of the on / off characteristic can be prevented.

이상, 특정 실시예를 참조하여 본 발명을 설명하였지만, 본 명세서를 한정하려는 의미로 해석되어서는 안된다. 본 발명의 설명을 참조하면, 당해 분야에서 숙련된 사람에게는 개시된 실시예의 다양한 다양한 변형예들이 명백하게 된다. 따라서, 본 발명의 진정한 범위와 부합하는 어떤 변형예들 및 실시예들을 첨부된 청구항들이 포함함을 알 수 있다.As mentioned above, although this invention was demonstrated with reference to the specific Example, it should not be interpreted in the meaning which limits this specification. Referring to the description of the present invention, various various modifications of the disclosed embodiments will be apparent to those skilled in the art. It is, therefore, to be understood that the appended claims contain any modifications and embodiments consistent with the true scope of the invention.

Claims (9)

반도체 장치를 제조하는 방법으로서,As a method of manufacturing a semiconductor device, 반도체 기판 상에 패드 산화막과 실리콘 질화막을 순차적으로 형성하는 공정;Sequentially forming a pad oxide film and a silicon nitride film on the semiconductor substrate; 상기 실리콘 질화막 상에 레지스트를 코팅하여 트렌치 형성을 위한 패턴을 형성하는 공정;Forming a pattern for forming a trench by coating a resist on the silicon nitride film; 상기 형성된 레지스트 패턴을 마스크로 이용하여 상기 실리콘 질화막과 상기 패드 산화막을 순차적으로 에칭함으로써 개구부를 형성하는 공정;Forming an opening by sequentially etching the silicon nitride film and the pad oxide film using the formed resist pattern as a mask; 상기 개구부 내부에 노출된 패드 산화막을 습식 에칭에 의해 사이드 에칭하는 공정;Side etching the pad oxide film exposed inside the opening by wet etching; 상기 개구부의 하부에 노출된 상기 반도체 기판을 등방성 에칭하여 상기 반체 기판 상에 얕은 트렌치를 형성하는 공정;Isotropically etching the semiconductor substrate exposed under the opening to form a shallow trench on the half substrate; 상기 반도체 기판을 이방성 에칭하여 깊은 트렌치를 형성하는 공정;Anisotropically etching the semiconductor substrate to form deep trenches; 상기 트렌치에 습식 산화에 의해 열산화막을 형성하는 공정;Forming a thermal oxide film on the trench by wet oxidation; 전체 표면 상에 절연물을 퇴적하여 상기 트렌치를 완전히 채우는 공정; 및Depositing an insulator on the entire surface to completely fill the trench; And 상기 실리콘 질화막을 스토퍼로 이용하는 화학 기계 연마(CMP)에 의해 상기 절연물을 평탄화하는 공정을 포함하는 것을 특징으로 하는 방법.And planarizing the insulator by chemical mechanical polishing (CMP) using the silicon nitride film as a stopper. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판의 등방성 에칭은 건식 조건하에서 수행되는 것을 특징으로 하는 방법.Isotropic etching of the semiconductor substrate is performed under dry conditions. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판의 등방성 에칭은 암모니아 및 과산화수소를 이용한 습식 에칭에 의해 수행되는 것을 특징으로 하는 방법.Isotropic etching of the semiconductor substrate is performed by wet etching with ammonia and hydrogen peroxide. 제 2 항에 있어서,The method of claim 2, 상기 반도체 기판의 이방성 에칭은 레지스트 패턴을 마스크로 이용하여 수행되는 것을 특징으로 하는 방법.The anisotropic etching of the semiconductor substrate is performed using a resist pattern as a mask. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판의 이방성 에칭은 상기 실리콘 질화막을 마스크로 이용하여 수행되는 것을 특징으로 하는 방법.The anisotropic etching of the semiconductor substrate is performed using the silicon nitride film as a mask. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 실리콘 질화막 상에 실리콘 산화막이 더 형성되고, 개구부를 형성한 후 상기 실리콘 산화막을 마스크로 이용하여 반도체 기판의 이방성 에칭을 수행하는 것을 특징으로 하는 방법.A silicon oxide film is further formed on the silicon nitride film, and after the opening is formed, anisotropic etching of the semiconductor substrate is performed using the silicon oxide film as a mask. 제 1 항에 있어서,The method of claim 1, 상기 패드 산화막의 사이드 에칭은 플루오르화수소산 용액을 이용하여 수행되는 것을 특징으로 하는 방법.Side etching of the pad oxide film is performed using a hydrofluoric acid solution. 제 1 항에 있어서,The method of claim 1, 상기 패드 산화막의 사이드 에칭량은 50 내지 300 Å 의 범위로 되는 것을 특징으로 하는 방법.The side etching amount of the pad oxide film is in a range of 50 to 300 kPa. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판에 형성된 트렌치 내부의 습식 산화는 800 ℃ 이상 1000 ℃ 미만의 온도 조건하에서 수행되는 것을 특징으로 하는 방법.Wet oxidation in the trench formed in the semiconductor substrate is characterized in that it is carried out under a temperature condition of 800 ℃ or less than 1000 ℃.
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