KR0183854B1 - Trench element isolation method of semiconductor element - Google Patents

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Abstract

본 발명은 반도체 장치의 트렌치 소자 분리 방법에 관한 것으로, 본 발명에서는 반도체 장치의 소자 분리를 위하여 반도체 기판 상에 스트레스 완충층 및 식각 방지층을 차례대로 적층하고, 상기 반도체 기판의 소자 분리 영역이 노출되도록 상기 식각 방지층 및 스트레스 완충층을 패터닝함으로써 식각 방지층 패턴 및 스트레스 완충층 패턴을 형성하고, 상기 스트레스 완충층 패턴의 노출된 측벽을 습식 식각에 의해 일부 식각하여 언더컷을 형성하고, 상기 식각 방지층 패턴을 마스크로 하여 상기 반도체 기판을 소정의 깊이로 식각하여 트렌치를 형성하는 단계를 포함한다. 본 발명에 의하면, 비교적 단순한 공정에 의해 트렌치의 코너 부분이 라운딩됨으로써, 반도체 장치에서 험프 현상 및 영역협폭 효과가 발생하는 것을 효과적으로 방지할 수 있다.The present invention relates to a trench device isolation method of a semiconductor device, and in the present invention, a stress buffer layer and an etch stop layer are sequentially stacked on a semiconductor substrate for device isolation of the semiconductor device, and the device isolation region of the semiconductor substrate is exposed. By patterning the etch stop layer and the stress buffer layer to form an etch stop layer pattern and a stress buffer layer pattern, by partially etching the exposed sidewall of the stress buffer layer pattern by wet etching to form an undercut, the semiconductor using the etch stop layer pattern as a mask Etching the substrate to a predetermined depth to form a trench. According to the present invention, the corner portion of the trench is rounded by a relatively simple process, thereby effectively preventing the occurrence of the hump phenomenon and the region narrowing effect in the semiconductor device.

Description

반도체 장치의 트렌치 소자 분리 방법Trench element isolation method for semiconductor devices

제1도는 종래의 트렌치 소자 분리 방법에서 나타나는 문제점을 설명하기 위한 도면이다.1 is a view for explaining a problem appearing in the conventional trench device isolation method.

제2도 내지 제9도는 본 발명의 바람직한 실시예에 따른 반도체 장치의 트렌치 소자 분리 방법을 설명하기 위한 단면도들이다.2 through 9 are cross-sectional views illustrating a method of separating a trench device in a semiconductor device according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 반도체 기판 12 : 스트레스 완충층10 semiconductor substrate 12 stress buffer layer

12B : 언더컷 14 : 식각 방지층12B: Undercut 14: etching prevention layer

20 : 소자 분리 영역 30 : 트렌치20 device isolation region 30 trench

32 : 산화막 40 : 절연 물질32: oxide film 40: insulating material

본 발명은 반도체 장치의 트렌치(trench) 소자 분리 방법에 관한 것으로, 특히 트렌치 측벽의 프로파일을 개선한 반도체 장치의 트렌치 소자 분리 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a trench device isolation method of a semiconductor device, and more particularly to a trench device isolation method of a semiconductor device having an improved profile of a trench sidewall.

STI(Shallow Trench Isolation) 방법은 반도체 소자의 제조에 통상적으로 사용되어 온 선택적 산호에 의한 소자 분리 방법(LOCOS; LOcal Oxidation of Silicon)을 개선하기 위하여 제안된 방법의 하나로서, 반도체 기판을 에칭하여 트렌치를 형성하고, 여기에 절연 물질을 매립하여 소자 분리층을 형성하는 방법이다. 소자 분리막 형성 공정에 있어서 LOCOS는 열산화 공정을 이용하는데 반하여, STI 방법은 열산화 공정에 의하여 않으므로, 열산화 공정으로 인해 유발되는 LOCOS를 이용한 공정에서의 문제점, 예를 들면 미세 선폭 구현이 곤란한 점, 소자 분리 영역과 활성 영역의 경계 부분에서 버즈빅(bird's beak) 현상이 발생하는 점, 필드 산화막을 더욱 박막화할 필요가 있는 점 등의 문제점을 어느 정도 감소 시킬 수 있다.The Shallow Trench Isolation (STI) method is one of the proposed methods to improve the LOCOS (LOcal Oxidation of Silicon) method, which has been commonly used in the manufacture of semiconductor devices. And forming an isolation layer by embedding the insulating material therein. In the device isolation layer forming process, the LOCOS uses a thermal oxidation process, whereas the STI method is a thermal oxidation process, and thus, a problem in the process using the LOCOS caused by the thermal oxidation process, for example, it is difficult to realize a fine line width. In addition, it is possible to reduce some of the problems such as the occurrence of a bird's beak phenomenon at the boundary between the device isolation region and the active region, and the need to further thin the field oxide film.

고집적 반도체 장치에서 STI를 이용하는 경우에는, 트렌치의 프로파일은 전기적 특성에 직접적인 영향을 미친다.In the case of using STI in a highly integrated semiconductor device, the trench profile directly affects the electrical properties.

제1도는 종래의 STI 소자 분리 방법에서 나타나는 문제점을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a problem in a conventional STI device isolation method.

제1도에 있어서, 참조 부호 100은 활성 영역을, 200은 필드 영역인 STI 영역에 매립된 매립 물질, 즉 매몰 산화막을 각각 나타낸다. 반도체 소자에 있어서, 활성 영역의 에지 부분이 상기 제1도에 A로 나타낸 부분에서와 같이 날카로운 경우에는 활성 영역의 에지 부분(A부분)에서 전계가 집중되는 현상이 발생하고, 이는 트랜지스터상에서 채널 폭이 줄어들수록 트랜지스터의 문턱 전압(threshold voltage)이 작아지는 역 협폭 효과(inverse narrow width effect)가 발생하거나, 에지쪽에서의 채널이 먼저 형성되어 트랜지스터가 두 번 턴온(turnon)되는 험프(hump) 현상이 발생하게 된다.In FIG. 1, reference numeral 100 denotes an active region, and 200 denotes a buried material embedded in an STI region, that is, a buried oxide film. In the semiconductor device, when the edge portion of the active region is sharp as in the portion A shown in FIG. 1, the electric field is concentrated at the edge portion (A portion) of the active region. This decrease results in an inverse narrow width effect, in which the threshold voltage of the transistor is reduced, or a hump phenomenon in which the transistor is turned on twice by forming a channel on the edge first. Will occur.

따라서, 고집적 반도체 장치에서 STI(Shallow Trench Isolation)을 이용하는 경우에는, 트렌치의 에지 부분이 어떤 프로파일을 갖고 있는가에 따라 소자의 전기적 특성이 좌우된다.Therefore, in the case of using STI (Shallow Trench Isolation) in a highly integrated semiconductor device, the electrical characteristics of the device depend on which profile the edge portion of the trench has.

상기한 바와 같은 트렌치 에지 부분이 날카로와지는 것을 완화하고 코너 라운딩 효과를 얻기 위하여 종래에 몇가지 기술이 제안된 바 있다. 예를 들면, 미합중국 특허 제4,857,477호(1989년 8월 15일자로 Oki Electric Industry Co., Ltd.에 허여)에는 트렌치 식각 후 RF 스퍼터링을 실시하여 트렌치의 측벽을 물리적으로 식각함으로써 측벽 경사를 개선하고자 한 기술이 개시되어 있다. 그러나, 상기 방법에서는 트렌치의 측벽에 결합을 발생시켜서 소자 분리막의 분리 특성이 저하될 염려가 있다. 또한, 미합중국 특허 제4,916,086호(1990년 4월 10일자로 Kabushiki Kaisha Toshiba에 허여)에는 트렌치의 코너 부분을 라운딩하기 위한 방법으로서 활성 영역을 한정하는 층을 식각하고, 폴리실리콘을 적층한 후 산화시켜서 코너를 라운딩하는 방법이 개시되어 있다. 그러나, 이 방법은 공정이 복잡하고 폴리실리콘을 산화시키는 데 있어서 스트레스를 유발할 염려가 있다.Several techniques have been proposed in the past to mitigate sharpening of the trench edge portion as described above and to obtain a corner rounding effect. For example, U.S. Patent No. 4,857,477, issued to Oki Electric Industry Co., Ltd. on August 15, 1989, attempts to improve sidewall inclination by physically etching the sidewalls of the trench by RF sputtering after trench etching. One technique is disclosed. However, in the above method, a bond may be generated on the sidewalls of the trench, which may reduce the separation characteristics of the device isolation layer. In addition, U.S. Patent No. 4,916,086 (Kabushiki Kaisha Toshiba, issued April 10, 1990) is a method for rounding corner portions of trenches, by etching layers that define active regions, laminating polysilicon and then oxidizing A method of rounding corners is disclosed. However, this method is complicated and can cause stress in oxidizing polysilicon.

따라서, 본 발명의 목적은 단순한 공정 개선을 통하여 트렌치의 코너 부분의 라운딩을 실현함으로써 트렌치의 프로파일을 개선하여, 험프 현상 및 역 협폭 효과를 방지할 수 있는 반도체 장치의 트렌치 소자 분리 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a trench element isolation method of a semiconductor device which can improve the profile of the trench by realizing the rounding of corner portions of the trench through simple process improvement, thereby preventing the hump phenomenon and the inverse narrow effect. .

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 스트레스 완충층 및 식각 방지층을 차례대로 적층하는 단계와, 상기 반도체 기판의 소자 분리 영역이 노출되도록 상기 식각 방지층 및 스트레스 완충층을 패터닝함으로써 식각 방지층 패턴 및 스트레스 완충층 패턴을 형성하는 단계와, 상기 스트레스 완충층 패턴의 노출된 측벽을 습식 식각에 의해 일부 식각하여 언더컷을 형성하는 단계와, 상기 식각 방지층 패턴을 마스크로 하여 상기 반도체 기판을 소정의 깊이로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 측벽에 산화막을 형성하는 단계와, 상기 트렌치를 매립하기 위한 절연 물질을 증착하는 단계와, 상기 식각 방지층 패턴이 노출될 때까지 상기 절연 물질을 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화하는 단계와, 상기 식각 방지층 패턴 및 스트레스 완충층 패턴을 차례로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of stacking a stress buffer layer and an etch stop layer on a semiconductor substrate in turn, by patterning the etch stop layer and the stress buffer layer to expose the device isolation region of the semiconductor substrate and the etch stop layer pattern and Forming a stress buffer layer pattern, partially etching the exposed sidewalls of the stress buffer layer pattern by wet etching to form an undercut, and etching the semiconductor substrate to a predetermined depth using the etch stop layer pattern as a mask Forming a trench, forming an oxide film on sidewalls of the trench, depositing an insulating material for filling the trench, and depositing the insulating material until the etch stop layer pattern is exposed. Planarization using a polishing process, and According to an embodiment of the present disclosure, a method of separating a trench device and a stress buffer layer pattern may be provided.

바람직하게는, 상기 트렌치의 측벽에 산화막을 형성하는 단계는 습식 산화 분위기 또는 건식 산화 분위기에서 행한다.Preferably, the step of forming an oxide film on the sidewall of the trench is performed in a wet oxidizing atmosphere or a dry oxidizing atmosphere.

또한 바람직하게는, 상기 스트레스 완충층을 열산화막으로 형성하고, 상기 식각 방지층은 질화막으로 형성한다. 또한, 상기 트렌치를 매립하기 위한 절연 물질은 CVD(Chemical Vaper Deposition)에 의해 증착된 산화막으로 형성할 수 있다.Also preferably, the stress buffer layer is formed of a thermal oxide film, and the etch stop layer is formed of a nitride film. In addition, the insulating material for filling the trench may be formed of an oxide film deposited by chemical vapor deposition (CVD).

또한 본 발명은, 반도체 기판 상에 스트레스 완충층 및 식각 방지층을 차례대로 적층하는 단계와, 상기 반도체 기판의 소자 분리 영역이 노출되도록 상기 식각 방지층 및 스트레스 완충층을 패터닝함으로써 식각 방지층 패턴 및 스트레스 완충층 패턴을 형성하는 단계와, 상기 식각 방지층 패턴을 마스크로 하여 상기 반도체 기판을 소정의 깊이로 식각하여 트렌치를 형성하는 단계와, 상기 스트레스 완충층 패턴의 노출된 측벽을 습식 식각에 의해 일부 식각하여 언더컷을 형성하는 단계와, 상기 트렌치의 측벽에 산화막을 형성하는 단계와, 상기 트렌치를 매립하기 위한 절연 물질을 증착하는 단계와, 상기 식각 방지층 패턴이 노출될 때까지 상기 절연 물질을 CMP 공정을 이용하여 평탄화하는 단계와, 상기 식각 방지층 패턴 및 스트레스 완충층 패턴을 차례로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법을 제공한다.In another aspect, the present invention, the step of stacking the stress buffer layer and the etch stop layer on the semiconductor substrate in turn, by patterning the etch stop layer and the stress buffer layer to expose the device isolation region of the semiconductor substrate to form an etch stop layer pattern and stress buffer layer pattern Forming a trench by etching the semiconductor substrate to a predetermined depth using the etch stop layer pattern as a mask, and partially etching the exposed sidewalls of the stress buffer layer pattern by wet etching to form an undercut. Forming an oxide film on the sidewalls of the trench, depositing an insulating material for filling the trench, and planarizing the insulating material using a CMP process until the etch stop layer pattern is exposed; The etch stop layer pattern and the stress buffer layer pattern It provides a trench device isolation method for a semiconductor device comprising the step of removing in sequence.

본 발명에 의하면, 비교적 단순한 공정에 의해 트렌치의 코너 부분이 라운딩됨으로써, 반도체 장치에서 험프 현상 및 역 협폭 효과가 발생하는 것을 효과적으로 방지할 수 있다.According to the present invention, the corner portion of the trench is rounded by a relatively simple process, thereby effectively preventing the occurrence of the hump phenomenon and the inverse narrow effect in the semiconductor device.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

제2도 내지 제9도는 본 발명에 따른 트렌치 소자 분리 방법을 공정 순서에 따라 설명하기 위한 단면도들이다.2 to 9 are cross-sectional views for explaining a trench device isolation method according to the present invention in the order of the process.

먼저 제2도를 참조하면, 반도체 기판(10) 상에 스트레스 완충층(12) 및 식각 방지층(14)을 차례대로 적층한다. 상기 스트레스 완충층(12)은 반도체 기판(10)에서의 스트레스에 대한 버퍼 역할 및 보호 역할을 하는 열산화막으로 형성할 수 있고, 상기 식각 방지층은 후속 공정에서 트렌치 형성을 위한 식각시 마스크 역할을 행할 수 있는 질화막으로 형성한다.First, referring to FIG. 2, the stress buffer layer 12 and the etch stop layer 14 are sequentially stacked on the semiconductor substrate 10. The stress buffer layer 12 may be formed of a thermal oxide layer that serves as a buffer and protection against stress in the semiconductor substrate 10, and the etch stop layer may serve as a mask during etching to form trenches in a subsequent process. It is formed of a nitride film.

제3도를 참조하면, 사진 식각 공정을 이용하여 상기 반도체 기판(10)의 소자 분리 영역(20)이 노출되도록 상기 식각 방지층(14) 및 스트레스 완충층(12)을 패터닝함으로써 식각 방지층 패턴(14A) 및 스트레스 완충층 패턴(12A)을 형성한다.Referring to FIG. 3, the etch stop layer pattern 14A is patterned by patterning the etch stop layer 14 and the stress buffer layer 12 to expose the device isolation region 20 of the semiconductor substrate 10 using a photolithography process. And the stress buffer layer pattern 12A.

제4도를 참조하면, 상기 스트레스 완충층 패턴(12A)의 노출된 측벽을 습식 식각에 의해 일부 식각하여 언더컷(12B)을 형성한다.Referring to FIG. 4, the exposed sidewall of the stress buffer layer pattern 12A is partially etched by wet etching to form an undercut 12B.

제5도를 참조하면, 상기 식각 방지층 패턴(14A)을 마스크로 하여 상기 반도체 기판(10)을 소정의 깊이로 식각하여 트렌치(30)를 형성한다.Referring to FIG. 5, the trench 30 is formed by etching the semiconductor substrate 10 to a predetermined depth using the etch stop layer pattern 14A as a mask.

제6도를 참조하면, 상기 트렌치(30)의 측벽에 산화막(32)을 형성한다. 이를 위하여 상기 제5도를 참조하여 설명한 결과물을 습식 산화 분위기 또는 건식 산화 분위기에 노출시킨다. 이 때, 상기 트렌치(30)의 측벽에 산화막(32)이 형성됨과 동시에 상기 스트레스 완충층 패턴(12A)의 언더컷(12B) 부분에서도 산화가 일어나게 되어 트렌치의 코너(30A)가 라운드형으로 된다.Referring to FIG. 6, an oxide film 32 is formed on sidewalls of the trench 30. To this end, the result described with reference to FIG. 5 is exposed to a wet oxidizing atmosphere or a dry oxidizing atmosphere. At this time, the oxide film 32 is formed on the sidewall of the trench 30, and oxidation occurs at the undercut 12B portion of the stress buffer layer pattern 12A, so that the corner 30A of the trench is rounded.

제7도를 참조하면, 상기 결과물 전면에 상기 트렌치(30)를 완전히 매립하기에 충분한 두께로 절연 물질(40), 예컨데 CVD(Chemical Vapor Deposition)에 의해 증착된 산화막을 형성한다.Referring to FIG. 7, an oxide film deposited by an insulating material 40, for example, chemical vapor deposition (CVD), is formed on the entire surface of the resultant to have a thickness sufficient to completely fill the trench 30.

제8도를 참조하면, 상기 결과물에 대하여 상기 식각 방지층 패턴(14A)이 노출될 때까지 상기 절연 물질(40)을 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화한다.Referring to FIG. 8, the insulating material 40 is planarized using a chemical mechanical polishing (CMP) process until the etch stop layer pattern 14A is exposed.

제9도는 상기 식각 방지층 패턴(14A) 및 스트레스 완충층 패턴(12A)을 예를 들면 습식 식각에 의해 제거한 후의 결과물을 도시한 것이다.FIG. 9 shows the result after removing the etch stop layer pattern 14A and the stress buffer layer pattern 12A by, for example, wet etching.

본 실시예에서는, 상기 제4도를 참조하여 설명한 바와 같은 언더컷(12B)을 형성하는 공정을 제5도를 참조하여 설명한 바와 같은 트렌치(30)를 형성하는 공정 전에 행하는 것으로 설명하였으나, 본 발명은 이에 한정되지 않고 반도체 기판에 트렌치를 형성한 후에 스트레스 완충층 패턴에 언더컷을 형성하는 것도 가능하다.In the present embodiment, the process of forming the undercut 12B as described with reference to FIG. 4 is described as being performed before the process of forming the trench 30 as described with reference to FIG. It is also possible to form an undercut in the stress buffer layer pattern after forming the trench in the semiconductor substrate without being limited thereto.

상술한 바와 같이, 본 발명에 의하면 비교적 단순한 공정에 의해 트렌치의 코너 부분이 라운딩됨으로써, 반도체 장치에서 험프 현상 및 역협폭 효과가 발생하는 것을 효과적으로 방지할 수 있다.As described above, according to the present invention, the corner portion of the trench is rounded by a relatively simple process, thereby effectively preventing the occurrence of the hump phenomenon and the inverse narrow effect in the semiconductor device.

이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.The present invention has been described in detail with reference to specific embodiments, but the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. It is possible.

Claims (6)

반도체 기판 상에 스트레스 완충층 및 식각 방지층을 차례대로 적층하는 단계와, 상기 반도체 기판의 소자 분리 영역이 노출되도록 상기 식각 방지층 및 스트레스 완충층을 패터닝함으로써 식각 방지층 패턴 및 스트레스 완충층 패턴을 형성하는 단계와, 상기 스트레스 완충층 패턴의 노출된 측벽을 습식 식각에 의해 일부 식각하여 언더컷을 형성하는 단계와, 상기 식각 방지층 패턴을 마스크로 하여 상기 반도체 기판을 소정의 깊이로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 측벽에 산화막을 형성하는 단계와, 상기 트렌치를 매립하기 위한 절연 물질을 증착하는 단계와, 상기 식각 방지층 패턴이 노출될 때까지 상기 절연 물질을 CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화하는 단계와, 상기 식각 방지층 패턴 및 스트레스 완충층 패턴을 차례로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.Stacking a stress buffer layer and an etch stop layer on a semiconductor substrate in turn, and forming an etch stop layer pattern and a stress buffer layer pattern by patterning the etch stop layer and the stress buffer layer to expose the device isolation region of the semiconductor substrate; Partially etching the exposed sidewalls of the stress buffer layer pattern by wet etching, forming an undercut using the etch stop layer pattern as a mask, and forming a trench by etching the semiconductor substrate to a predetermined depth; Forming an oxide layer on sidewalls, depositing an insulating material for filling the trench, and planarizing the insulating material by using a chemical mechanical polishing (CMP) process until the etch stop layer pattern is exposed; The anti-etching layer pattern and the stress buffer layer And removing the turns in turn. 제1항에 있어서, 상기 트렌치의 측벽에 산화막을 형성하는 단계는 습식 산화 분위기 또는 건식 산화 분위기에서 행하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.The method of claim 1, wherein forming an oxide film on the sidewalls of the trench is performed in a wet oxidizing atmosphere or a dry oxidizing atmosphere. 제1항에 있어서, 상기 스트레스 완충층을 열산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.The method of claim 1, wherein the stress buffer layer is formed of a thermal oxide film. 제1항에 있어서, 상기 식각 방지층은 질화막으로 형성하는 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.The method of claim 1, wherein the etch stop layer is formed of a nitride film. 제1항에 있어서, 상기 트렌치를 매립하기 위한 절연 물질은 CVD(Chemical Vaper Deposition)에 의해 증착된 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.The method of claim 1, wherein the insulating material for filling the trench is formed of an oxide film deposited by chemical vapor deposition (CVD). 반도체 기판 상에 스트레스 완충층 및 식각 방지층을 차례대로 적층하는 단계와, 상기 반도체 기판의 소자 분리 영역이 노출되도록 상기 식각 방지층 및 스트레스 완충층을 패터닝함으로써 식각 방지층 패턴 및 스트레스 완충층 패턴을 형성하는 단계와, 상기 식각 방지층 패턴을 마스크로 하여 상기 반도체 기판을 소정의 깊이로 식각하여 트렌치를 형성하는 단계와, 상기 스트레스 완충층 패턴의 노출된 측벽을 습식 식각에 의해 일부 식각하여 언더컷을 형성하는 단계와, 상기 트렌치의 측벽에 산화막을 형성하는 단계와, 상기 트렌치를 매립하기 위한 절연 물질을 증착하는 단계와, 상기 식각 방지층 패턴이 노출될 때까지 상기 절연 물질을 CMP 공정을 이용하여 평탄화하는 단계와, 상기 식각 방지층 패턴 및 스트레스 완충층 패턴을 차례로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자 분리 방법.Stacking a stress buffer layer and an etch stop layer on a semiconductor substrate in turn, and forming an etch stop layer pattern and a stress buffer layer pattern by patterning the etch stop layer and the stress buffer layer to expose the device isolation region of the semiconductor substrate; Forming a trench by etching the semiconductor substrate to a predetermined depth using the etch stop layer pattern as a mask, and partially etching an exposed sidewall of the stress buffer layer pattern by wet etching to form an undercut; Forming an oxide layer on sidewalls, depositing an insulating material for filling the trench, planarizing the insulating material using a CMP process until the etch stop layer pattern is exposed, and forming the etch stop layer pattern And then remove the stress buffer layer pattern The trench device isolation method for a semiconductor device comprising the system.
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