KR100628641B1 - Method for Forming Isolation Structure - Google Patents

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Abstract

본 발명에 따른 소자분리 구조 형성 방법은 반도체 기판에 필드 산화막을 형성하는 단계와, 필드 산화막을 부분적으로 사진 식각하여 소자분리 패턴을 갖는 필드 산화막 패턴을 형성하는 단계와, 상기 필드 산화막 패턴에 의해 노출된 반도체 기판 표면에 에피택셜 층을 성장시키는 단계와, 에피택셜 층이 성장된 반도체 기판 표면에 산화막을 형성하고 이 산화막을 이방성 식각하여 상기 필드 산화막 패턴 상부 양쪽에 측벽 스페이서를 형성하는 단계를 포함한다. 여기서, 에피택셜 층은 반도체 소자의 전자 회로가 형성되는 활성 영역이고 이 활성 영역은 상기 필드 산화막 패턴으로 된 소자분리 영역에 의해 전기적으로 분리된다. 따라서, 본 발명의 소자분리 구조는 종래 STI 소자분리 구조에서 실리콘 기판을 식각하는 단계와 CMP 연마하는 단계가 필요하지 않고, 질화막이나 산화막의 식각으로 인해 트렌치 모서리 영역에 생기는 파임부가 존재하지 않고, 따라서 기생 트랜지스터로 인한 험프 현상이 발생하지 않으며, 전류 특성과 GOI 특성 등이 크게 개선된다. A method of forming a device isolation structure according to the present invention includes forming a field oxide film on a semiconductor substrate, forming a field oxide pattern having a device isolation pattern by partially etching the field oxide film, and exposing the field oxide film by the field oxide film pattern. Growing an epitaxial layer on the surface of the semiconductor substrate, and forming an oxide film on the surface of the semiconductor substrate on which the epitaxial layer is grown, and anisotropically etching the oxide film to form sidewall spacers on both sides of the field oxide pattern. . Here, the epitaxial layer is an active region in which an electronic circuit of a semiconductor element is formed, and this active region is electrically separated by an isolation region in the field oxide film pattern. Therefore, the device isolation structure of the present invention does not require the step of etching the silicon substrate and the CMP polishing step in the conventional STI device isolation structure, and there is no recess in the trench edge region due to the etching of the nitride film or the oxide film. Humps due to parasitic transistors do not occur, and current characteristics and GOI characteristics are greatly improved.

소자분리, divot, hump, 에피택셜Device Isolation, Divot, Hump, Epitaxial

Description

소자분리 구조 형성 방법{Method for Forming Isolation Structure}Method for Forming Isolation Structure

도 1a는 종래 기술에 따른 STI 소자분리 기술로 형성되는 MOS 트랜지스터의 평면도이고, 도 1b는 도 1a의 선 1B-1B`를 따라 절단한 단면도.1A is a plan view of a MOS transistor formed by the STI device isolation technique according to the prior art, and FIG. 1B is a cross-sectional view taken along the line 1B-1B ′ of FIG. 1A.

도 2a 내지 도 2g는 본 발명에 따른 소자분리 구조를 형성하는 방법을 설명하기 위한 단면도.2A to 2G are cross-sectional views illustrating a method of forming a device isolation structure according to the present invention.

<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>

50: 반도체 기판 52: 필드 산화막50 semiconductor substrate 52 field oxide film

54: 에피택셜 층(epitaxial layer) 56: 산화막54: epitaxial layer 56: oxide film

58: 게이트 산화막 60: 폴리실리콘58: gate oxide film 60: polysilicon

본 발명은 반도체 기술에서 소자분리 구조에 관한 것으로서, 좀 더 구체적으로는 트렌치에 의한 소자분리 구조의 문제점을 해결할 수 있는 소자분리 구조 형성 방법에 관한 것이다.The present invention relates to a device isolation structure in semiconductor technology, and more particularly to a method of forming a device isolation structure that can solve the problem of the device isolation structure by the trench.

소자 분리 기술 중 얕은 트렌치 분리(shallow trench isolation, 이하 'STI'라 함)는 반도체 기판에 도랑 모양의 트렌치를 파고 이 트렌치에 절연물을 채 워 넣어 소자를 분리하는 것으로 전통적인 소자 분리 방법인 실리콘의 국부 산화(LOCOS: Local Oxidation of Silicon)에 비해 면적을 적게 차지하는 등의 장점이 있다. STI를 형성하기 위해서는 (1) 실리콘 기판에 패드 산화막과 질화막을 도포하고 패드 산화막과 질화막에 트렌치 패턴을 형성한 다음 이 패턴을 장벽층으로 하여 플라즈마 식각 등의 방법으로 실리콘 기판을 식각하여 트렌치를 형성하는 공정, (2) 트렌치에 화학기상증착 (CVD: Chemical Vapor Deposition) 등으로 산화막을 채우는 공정, (3) 산화막에 있는 갭(gap)을 채워 산화막을 치밀하게 만들기(densification) 위한 또는 식각에 의해 손상된 부분을 처리하기 위한 어닐링 공정, (4) CMP (Chemical Mechanical Planarization) 등에 의한 표면 평탄화 공정을 진행하여야 한다. STI에서는 CVD 산화막을 채우기 위한 트렌치 프로파일 각도 조정, 트렌치 바닥면의 모양, 마스크 층에 대한 선택도, 식각에 의해 초래되는 트렌치 측벽과 바닥면의 손상과 오염의 최소화 등이 중요한 변수가 된다.Shallow trench isolation (STI) is a device isolation technique that digs trenches into semiconductor substrates and fills the trench with insulators to separate the devices. Compared to LOCOS (Local Oxidation of Silicon), it occupies less area. In order to form STI, (1) a pad oxide film and a nitride film are coated on the silicon substrate, and a trench pattern is formed on the pad oxide film and the nitride film, and the trench is formed by etching the silicon substrate using a plasma etching method using the pattern as a barrier layer. (2) filling the trench with chemical vapor deposition (CVD) in the trench, (3) filling the gaps in the oxide film, or densification of the oxide film by etching or by etching Annealing process to treat damaged parts, and (4) surface planarization process by CMP (Chemical Mechanical Planarization). In STI, important factors include adjusting the trench profile angle to fill the CVD oxide layer, shape of the trench bottom, selectivity to the mask layer, and minimizing damage and contamination of trench sidewalls and bottom caused by etching.

도 1a는 종래 기술에 따른 STI 소자분리 기술로 형성되는 MOS 트랜지스터의 평면도이고, 도 1b는 도 1a의 선 1B-1B`를 따라 절단한 단면도이다.1A is a plan view of a MOS transistor formed by the STI device isolation technique according to the prior art, and FIG. 1B is a cross-sectional view taken along the line 1B-1B ′ of FIG. 1A.

도 1a에서 보는 것처럼, STI 소자분리 영역(20)에 의해 활성 영역(10, active region)들이 전기적으로 분리되어 있다. 활성 영역(10)에는 소스(22, source)와 드레인(24, drain)이 이온주입 공정으로 형성되어 있고 기판 표면으로 게이트 전극(26)이 지나간다.As shown in FIG. 1A, the active regions 10 are electrically separated by the STI device isolation region 20. In the active region 10, a source 22 and a drain 24 are formed by an ion implantation process, and the gate electrode 26 passes through the substrate surface.

STI 소자 분리 영역(10)에는 도 1b에서 보는 것처럼, 반도체 기판(2)에 트렌치(5)가 형성되어 있고 이 트렌치(5)에는 산화막 라이너(4, oxide liner)와 필드 산화막(6)이 채워져 있다. 트렌치(5)에 필드 산화막을 채우고 표면 평탄화를 한 다음에는 폴리실리콘을 도포하여 게이트 전극(26)을 형성한다.In the STI device isolation region 10, as shown in FIG. 1B, a trench 5 is formed in the semiconductor substrate 2, and the trench 5 is filled with an oxide liner 4 and a field oxide film 6. have. After filling the trench 5 with the field oxide film and planarizing the surface, the gate electrode 26 is formed by applying polysilicon.

그런데, 이러한 종래 STI 소자분리 구조에서는 소자분리 영역(10)과 활성 영역(20)이 만나는 경계 영역(도 1a에서 원 A에 표시한 영역)에 파임부(divot)이 생기고, 이 파임부에 의해 형성되는 기생 수직 트랜지스터(도 1b에서 도면 부호 9로 나타낸 점선원)에 의해 험프(hump) 현상이 발생한다. 이로 인해 반도체 소자의 턴오프 상태일 때 전류 특성이 나빠지고 누설 전류가 증가하며, 소자분리 영역(10)과 활성 영역(20) 경계면에 생성된 응력(stress)에 의해 게이트 산화막 두께가 부분적으로 감소하여 GOI (Gate Oxide Integrity) 특성 등이 저하된다.By the way, in such a conventional STI device isolation structure, a divider is formed in the boundary region where the device isolation region 10 and the active region 20 meet (indicated by circle A in FIG. A hump phenomenon occurs due to the parasitic vertical transistors (dotted circles indicated by reference numeral 9 in FIG. 1B) formed. As a result, current characteristics deteriorate and leakage current increases when the semiconductor device is turned off, and the gate oxide thickness is partially reduced by stress generated at the interface between the device isolation region 10 and the active region 20. This reduces the GOI (Gate Oxide Integrity) characteristics.

종래 STI 구조에서 파임부(divot)가 생기는 이유는 여러 가지로 설명할 수 있는데, 예컨대, STI 구조를 만드는 과정에서 질화막 라이너(nitride liner)를 형성한 경우 질화막 라이너의 노출 영역이 식각되어 파임부가 생기거나, 산화막과 실리콘의 경계면 근처의 산화막에 생길 수 있다. 또는 하드마스크(hard mask) 층과 패드 산화막을 식각하여 제거하는 과정에서 트렌치의 모서리 영역에서 HF (hydrofluoric acid)와 같은 산성 식각액에 의해 트렌치 산화막 라이너(4)가 제거되면서 파임부가 생길 수도 있다. 이러한 파임부가 생기면, 전계 효과 트랜지스터(FET: Field Effect Transistor)의 문턱 전압이 변하거나, 소자의 오프 상태 전류가 증가하고, 역방향 단채널 효과(reverse short channel effect)에 소자가 민감해지는 등의 문제가 생긴다.The reason why the dividing occurs in the conventional STI structure can be explained in various ways. For example, when the nitride liner is formed in the process of forming the STI structure, the exposed area of the nitride liner is etched to produce the digging portion. Or in the oxide film near the interface between the oxide film and the silicon. Alternatively, when the hard mask layer and the pad oxide layer are etched and removed, trenches may be formed while the trench oxide liner 4 is removed by an acid etchant such as HF (hydrofluoric acid) in the corner region of the trench. Such a depression causes problems such as changing the threshold voltage of a field effect transistor (FET), increasing the off-state current of the device, and making the device susceptible to reverse short channel effects. Occurs.

본 발명의 목적은 종래 소자분리 구조 형성 과정에서 파임부(divot)가 생기지 않도록 하고, 트랜지스터의 험프 현상을 억제하며 GOI 특성을 개선하는 것이다. SUMMARY OF THE INVENTION An object of the present invention is to prevent digging in the process of forming a device isolation structure, to suppress a hump phenomenon of a transistor, and to improve GOI characteristics.

본 발명의 다른 목적은 반도체 소자의 전기적 특성을 저해하지 않으면서 간단한 방법으로 소자분리 구조를 형성하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method for forming a device isolation structure in a simple manner without disturbing the electrical properties of the semiconductor device.

본 발명의 또 다른 목적은 트렌치에 의한 소자분리 구조를 형성할 때 반도체 기판을 식각하지 않고 CMP 공정을 생략함으로써, 기판 손상을 방지하고 공정을 단순화할 수 있는 새로운 소자분리 구조를 제공하는 것이다.Still another object of the present invention is to provide a new device isolation structure that can prevent substrate damage and simplify the process by eliminating the CMP process without etching the semiconductor substrate when forming the device isolation structure by the trench.

본 발명에 따른 소자분리 구조를 형성하는 방법은 반도체 기판에 필드 산화막을 형성하는 단계와, 필드 산화막을 부분적으로 사진 식각하여 소자분리 패턴을 갖는 필드 산화막 패턴을 형성하는 단계와, 상기 필드 산화막 패턴에 의해 노출된 반도체 기판 표면에 에피택셜 층을 성장시키는 단계와, 에피택셜 층이 성장된 반도체 기판 표면에 산화막을 형성하고 이 산화막을 이방성 식각하여 상기 필드 산화막 패턴 상부 양쪽에 측벽 스페이서를 형성하는 단계를 포함한다. 여기서, 에피택셜 층은 반도체 소자의 전자 회로가 형성되는 활성 영역이고 이 활성 영역은 상기 필드 산화막 패턴으로 된 소자분리 영역에 의해 전기적으로 분리된다. 따라서, 본 발명의 소자분리 구조는 종래 STI 소자분리 구조에서 실리콘 기판을 식각하는 단계와 CMP 연마하는 단계가 필요하지 않고, 질화막이나 산화막의 식각으로 인해 트렌치 모서리 영역에 생기는 파임부가 존재하지 않고, 따라서 기생 트랜지스터로 인한 험프 현상이 발생하지 않으며, 전류 특성과 GOI 특성 등이 크게 개선된다.A method of forming a device isolation structure according to the present invention includes forming a field oxide film on a semiconductor substrate, forming a field oxide pattern having a device isolation pattern by partially etching the field oxide film, and forming a field oxide film on the field oxide pattern. Growing an epitaxial layer on the exposed semiconductor substrate surface, and forming an oxide film on the surface of the semiconductor substrate on which the epitaxial layer is grown, and anisotropically etching the oxide film to form sidewall spacers on both sides of the field oxide pattern. Include. Here, the epitaxial layer is an active region in which an electronic circuit of a semiconductor element is formed, and this active region is electrically separated by an isolation region in the field oxide film pattern. Therefore, the device isolation structure of the present invention does not require the step of etching the silicon substrate and the CMP polishing step in the conventional STI device isolation structure, and there is no recess in the trench edge region due to the etching of the nitride film or the oxide film. Humps due to parasitic transistors do not occur, and current characteristics and GOI characteristics are greatly improved.

이하 도면을 참조로 본 발명의 구체적인 구현예에 대해 설명한다.Hereinafter, specific embodiments of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명에 따른 소자분리 구조 형성 방법을 설명하기 위한 단면도이다.2A to 2D are cross-sectional views illustrating a method of forming a device isolation structure according to the present invention.

도 2a를 참조하면, 반도체 기판(50)에 필드 산화막(52)을 도포한다. 필드 산화막(52)은 예컨대, 화학기상증착법(CVD: Chemical Vapor Deposition)으로 도포될 수 있다.Referring to FIG. 2A, a field oxide film 52 is coated on the semiconductor substrate 50. The field oxide film 52 may be applied by, for example, chemical vapor deposition (CVD).

필드 산화막(52) 위에 감광막(photoresist, 도시하지 않음)을 도포하고, 소자분리 패턴을 갖는 포토 마스크(도시하지 않음)를 이용하여 감광막을 노광, 현상하여 소자분리 패턴을 감광막에 전사한다. 이 감광막 패턴을 장벽층으로 하여 필드 산화막(52)을 식각하면, 도 2b에 나타낸 것처럼 소자분리 패턴과 대응되는 필드 산화막 패턴(52a)이 형성된다. 따라서, 필드 산화막 패턴(52a)에 의해 활성 영역의 반도체 기판은 그 표면이 노출된다.A photoresist (not shown) is applied on the field oxide film 52, and the photoresist film is exposed and developed using a photo mask (not shown) having an element isolation pattern to transfer the device isolation pattern to the photoresist film. When the field oxide film 52 is etched using this photosensitive film pattern as a barrier layer, the field oxide film pattern 52a corresponding to the device isolation pattern is formed as shown in FIG. 2B. Therefore, the surface of the semiconductor substrate in the active region is exposed by the field oxide film pattern 52a.

노출된 반도체 기판에 에피택셜 층(54)을 성장시키면 도 2c에 나타낸 것처럼, 필드 산화막 패턴(52a)으로 구성되는 소자분리 영역(10)과 이 영역(10)에 의해 전기적으로 분리되는 활성 영역(20)이 형성된다.When the epitaxial layer 54 is grown on the exposed semiconductor substrate, as shown in FIG. 2C, the device isolation region 10 composed of the field oxide film pattern 52a and the active region electrically separated by the region 10 ( 20) is formed.

그 다음 도 2d에 나타낸 것처럼 기판 표면 전체에 산화막(56)을 도포하고, 이 산화막(56)을 이방성 식각하여 도 2e에서 보는 바와 같이 필드 산화막 패턴(52a)의 상부면 양쪽에 스페이서(56a, spacer)가 형성된다.Then, as shown in FIG. 2D, an oxide film 56 is applied to the entire surface of the substrate, and the oxide film 56 is anisotropically etched, and as shown in FIG. 2E, spacers 56a and spacers are formed on both sides of the top surface of the field oxide film pattern 52a. ) Is formed.

이렇게 소자분리 구조를 완성한 다음에는 일반적인 트랜지스터와 같은 전자 회로의 제조 공정이 활성 영역(20)에 적용되는데, 예컨대 도 2f에서 보는 것처럼 기판 표면에 게이트 산화막(58)을 도포하고, 그 위에 도 2g에서 보는 것처럼 폴리실리콘(60)을 도포하여 게이트 전극을 형성한다.After the device isolation structure is completed, a process for manufacturing an electronic circuit such as a general transistor is applied to the active region 20. For example, as shown in FIG. 2F, a gate oxide film 58 is applied to the surface of the substrate, and then, in FIG. As shown, polysilicon 60 is applied to form a gate electrode.

본 발명의 일구현예에 따르면, 필드 산화막(52)과 스페이서 형성용 산화막(56)은 저압화학기상증착법(LPCVD: Low Pressure Chemical Vapor Deposition)을 통해 형성될 수 있다. 예컨대, O2를 14 sccm으로 공급하고, TEOS (Tetraethylorthosilane)를 150 sccm으로 공급하면서, 680℃의 온도와 0.5 Torr의 압력에서 LPCVD로 산화막(52)을 도포하면, 약 1,200Å의 산화막이 실리콘 기판(50) 표면에 형성된다. TEOS와 O2를 이용한 실리콘 산화막은 다음과 같은 반응을 통해 형성된다.According to one embodiment of the present invention, the field oxide film 52 and the spacer film 56 for forming a spacer may be formed through low pressure chemical vapor deposition (LPCVD). For example, when O 2 is supplied at 14 sccm and TEOS (Tetraethylorthosilane) is supplied at 150 sccm, the oxide film 52 is coated by LPCVD at a temperature of 680 ° C. and a pressure of 0.5 Torr. 50 is formed on the surface. Silicon oxide film using TEOS and O 2 is formed through the following reaction.

Si(C2H5O)4 + 12O2 ⇒ SiO2 + 8CO2 + 10H2OSi (C 2 H 5 O) 4 + 12O 2 ⇒ SiO 2 + 8CO 2 + 10H 2 O

한편, TEOS를 사용하는 공정에 비해 온도를 약 100℃ 더 낮출 수 있는 TMCTS (Tetramethylcyclotetrasiloxane)를 산화막(52) 형성에 사용할 수도 있다. 한편, 4%의 오존을 함유하는 산소를 TEOS와 반응시킬 경우 공정 온도를 약 400℃까지 낮출 수 있으며, 산화막 성장 속도를 높일 수 있다. 또한, 플라즈마 CVD (Plasma Enhanced CVD)를 사용하면 산화막(52) 형성 온도를 약 300℃까지도 낮출 수 있다.On the other hand, Temethyl methyltetrasiloxane (TMCTS), which can lower the temperature by about 100 ° C. compared to the process using TEOS, may be used to form the oxide film 52. On the other hand, when the oxygen containing 4% of the ozone is reacted with TEOS can lower the process temperature to about 400 ℃, it can increase the oxide film growth rate. In addition, using plasma enhanced CVD can lower the temperature of forming the oxide film 52 to about 300 ° C.

이러한 점에 비추어 볼 때, 위에서 LPCVD로 산화막(52)을 형성하는 공정 조건은 산화막(52)의 두께를 얼마로 하느냐에 따라 달라질 수 있으며, 본 발명이 반 드시 이러한 공정 조건과 방법으로만 제한되지 않고 여러 다른 방법에도 적용할 수 있다는 사실은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 쉽게 이해할 것이다.In view of this point, the process conditions for forming the oxide film 52 by LPCVD from above may vary depending on the thickness of the oxide film 52, and the present invention is not limited only to these process conditions and methods. The fact that it can be applied to various other methods will be readily understood by those skilled in the art.

본 발명의 일구현예에 따르면, 산화막(56)의 이방성 식각은 반응성 이온 식각(RIE: Reactive Ion Etching)으로 진행될 수 있다. RIE 식각은 수직으로 입사하는 이온의 충격에 의해 산화막(56)의 이방성 식각을 가능하게 하며, 가스의 선택이나 조건에 따라 식각 선택비를 자유롭게 조절할 수 있다. 본 발명에서는 산화막(56)을 이방성 식각하여 필드 산화막 패턴(52a)의 상부 양쪽에 측벽 스페이서(56a)를 형성함으로써, 필드 산화막 패턴(52a)과 에피택셜 층(54) 사이에서 단차가 급격하게 변하는 것을 보상한다. According to one embodiment of the present invention, the anisotropic etching of the oxide film 56 may be performed by reactive ion etching (RIE). RIE etching enables anisotropic etching of the oxide film 56 by the impact of ions incident vertically, and freely adjusts the etching selectivity according to gas selection or conditions. In the present invention, the sidewall spacers 56a are formed on both sides of the field oxide film pattern 52a by anisotropically etching the oxide film 56, thereby rapidly changing the step between the field oxide film pattern 52a and the epitaxial layer 54. To compensate.

본 발명의 일구현예에 따르면, 에피택셜 층(54)은 기판을 고온으로 가열한 상태에서 진행되는 진공 증착이나 MBE (Moecular Beam Epitaxy) 방법으로 형성될 수 있다. 또한, 에픽택셜 층(54)은 예컨대, VPE (Vapor Phase Epitaxy) 방법으로 성장시킬 수도 있다.According to one embodiment of the present invention, the epitaxial layer 54 may be formed by vacuum deposition or MBE (Moecular Beam Epitaxy) method which is performed while the substrate is heated to a high temperature. In addition, the epitaxial layer 54 may be grown by, for example, a VPE (Vapor Phase Epitaxy) method.

본 발명에 따라 형성된 소자분리 구조는 도 2e와 도 1b를 비교해 보면 쉽게 알 수 있는 것처럼, 소자분리 영역(10)과 활성 영역(20)의 경계면에 어떠한 파임부(divot)도 생기지 않는다. 앞에서 설명했던 것처럼, 파임부는 질화막 라이너의 노출 영역 식각이나 패드 산화막의 식각으로 인해 트렌치 모서리 영역에 생기는 것인데, 본 발명에서는 실리콘 기판을 식각하여 트렌치를 형성하는 과정이 포함되어 있지 않고, 질화막 라이너나 패드 산화막을 식각하는 단계가 없기 때문에 종래 트렌 치 모서리에 발생하던 파임부는 생기지 않는다. 따라서 소자분리 구조의 모서리 영역은 물론 어느 영역에서도 기생 트랜지스터가 형성되지 않기 때문에, 험프 현상이 발생하지 않고, 소자의 오프 상태 전류 특성과 누설 전류 특성 및 GOI 특성이 크게 개선된다.The device isolation structure formed in accordance with the present invention, as can be easily seen by comparing FIG. 2E with FIG. 1B, does not generate any dives at the interface between the device isolation region 10 and the active region 20. As described above, the recess is formed in the trench edge region due to the etching of the exposed area of the nitride film liner or the etching of the pad oxide film. The present invention does not include a process of forming a trench by etching a silicon substrate. Since there is no step of etching the oxide layer, there is no trench formed in the corner of the trench. Therefore, since parasitic transistors are not formed in the corner region of the device isolation structure or in any region, the hump phenomenon does not occur, and the off-state current characteristic, the leakage current characteristic, and the GOI characteristic of the device are greatly improved.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

본 발명에 따르면 에피택셜 층에 의해 소자분리 구조를 형성하기 때문에, 반도체 기판에 트렌치를 형성하기 위한 식각 공정이 필요 없으며, STI 평탄화를 위한 CMP 공정도 생략되기 때문에, 소자분리 구조 형성을 위한 공정을 단순화할 수 있고 수율도 크게 개선할 수 있다.According to the present invention, since the device isolation structure is formed by the epitaxial layer, the etching process for forming the trench in the semiconductor substrate is not necessary, and the CMP process for STI planarization is also omitted. It can be simplified and the yield can be greatly improved.

또한, 본 발명에 따르면 종래 STI 구조에서 발생하던 파임부가 생기지 않으므로 기생 트랜지스터의 문제가 해결되며, 험프 현상이나 소자 오프 상태의 전류 특성 및 누설 전류 특성이 크게 개선되고, GOI 특성도 개선된다.In addition, according to the present invention, no problem occurs in the conventional STI structure, so that the problem of the parasitic transistor is solved, and the current characteristic and the leakage current characteristic of the hump phenomenon or the device off state are greatly improved, and the GOI characteristic is also improved.

Claims (3)

소자분리 구조를 형성하는 방법으로서,As a method of forming an element isolation structure, 반도체 기판에 필드 산화막을 형성하는 단계와,Forming a field oxide film on the semiconductor substrate, 필드 산화막을 부분적으로 사진 식각하여 소자분리 패턴을 갖는 필드 산화막 패턴을 형성하는 단계와,Partially etching the field oxide layer to form a field oxide layer pattern having an isolation pattern; 상기 필드 산화막 패턴에 의해 노출된 반도체 기판 표면에 에피택셜 층을 성장시키는 단계와,Growing an epitaxial layer on a surface of the semiconductor substrate exposed by the field oxide film pattern; 에피택셜 층이 성장된 반도체 기판 표면에 산화막을 형성하고 이 산화막을 이방성 식각하여 상기 필드 산화막 패턴 상부 양쪽에 측벽 스페이서를 형성하는 단계와,Forming an oxide film on the surface of the semiconductor substrate on which the epitaxial layer is grown and anisotropically etching the oxide film to form sidewall spacers on both sides of the field oxide film pattern; 상기 노출된 에피택셜 층 상에 게이트 산화막을 형성한 후 상기 기판 전면 상에 게이트 폴리를 형성하는 단계를 포함하며,Forming a gate poly on the entire surface of the substrate after forming a gate oxide film on the exposed epitaxial layer, 상기 에피택셜 층은 반도체 소자의 전자 회로가 형성되는 활성 영역이고 이 활성 영역은 상기 필드 산화막 패턴으로 된 소자분리 영역에 의해 전기적으로 분리되는 것을 특징으로 하는 소자분리 구조 형성 방법.And wherein the epitaxial layer is an active region in which an electronic circuit of a semiconductor device is formed, and the active region is electrically separated by an isolation region in the field oxide film pattern. 제1항에서,In claim 1, 상기 반도체 기판은 실리콘 기판이며, 상기 에피택셜 층은 진공 증착이나 MBE (Molecular Beam Epitaxy) 또는 VPE (Vapor Phase Epitaxy) 방법으로 성장되는 실리콘 에피택셜 층인 것을 특징으로 하는 소자분리 구조 형성 방법.Wherein the semiconductor substrate is a silicon substrate, and the epitaxial layer is a silicon epitaxial layer grown by vacuum deposition or MBE (Molecular Beam Epitaxy) or VPE (Vapor Phase Epitaxy) method. 제1항에서,In claim 1, 상기 측벽 스페이서는 산화막을 반응성 이온 식각으로 이방성 식각함으로써 형성되는 것을 특징으로 하는 소자분리 구조 형성 방법.And the sidewall spacers are formed by anisotropically etching an oxide layer by reactive ion etching.
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