KR20010028674A - 반응성 이온 식각을 이용하여 높은 선택비를 갖는 반도체소자의 홀 형성방법 - Google Patents

반응성 이온 식각을 이용하여 높은 선택비를 갖는 반도체소자의 홀 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 홀 형성 방법은 반응성 이온 식각법을 사용하여 컨택 홀을 형성한다. 즉 반도체 기판 위에 상면 및 측면을 갖는 도전층 패턴을 형성한다. 그 도전층 패턴의 상면에 제1 절연 물질로 이루어진 캡층을 형성한다. 도전층 패턴 및 캡층의 측면에 상기 제1 절연 물질로 이루어진 스페이서를 형성한다. 캡층 및 상기 스페이서를 덮도록 상기 반도체 기판상에 제2 절연 물질로 이루어진 절연막을 형성한다. 절연막상에 마스크막 패턴을 형성한다. 그리고 반응성 이온 식각용 챔버 내에서 상기 마스크막 패턴을 식각 마스크로 하여 상기 절연막을 식각하되, 식각 가스로서 10-20sccm의 C4F8가스를 사용하고, 첨가 가스로서 400sccm 이하의 일산화탄소 가스와 200-600sccm의 불활성 가스를 사용하며, 10sccm 이하의 산소 가스를 상기 챔버 내에 공급하며, 상기 챔버내의 압력은 20-60mTorr, 인가되는 RF 전력은 1000-2000Watt, 그리고 온도는 0-60℃가 되도록 하여 상기 절연막을 식각한다.

Description

반응성 이온 식각을 이용하여 높은 선택비를 갖는 반도체 소자의 홀 형성 방법{Method for forming hole in semiconductor device using reactive ion etching and having high selectivity}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더 상세하게는 반응성 이온 식각을 이용하여 높은 선택비를 갖는 반도체 소자의 홀 형성 방법에 관한 것이다.
집적 회로들은 그 내부 및 그 표면 위에 레지스터들, 트랜지스터들, 다이오드들 및 다른 전기적 회로 요소들이 형성되는 반도체 기판으로부터 형성된다. 그 전기적 회로 요소들은, 반도체 기판 상에서 형성된 도전층 패턴들에 의해 반도체 기판과 내부적으로 그리고 외부적으로 연결되며, 상기 도전층 패턴들은 절연층들에 의해 분리된다. 이와 같은 집적 회로들을 제조하는 반도체 산업은 제조원가를 유지 또는 감소시키면서 소자 밀도를 증가시키는 경향으로 발전되어 왔다. 반도체 기판의 임의의 면적 위에 더 많은 미세한 전기적 회로 요소들을 집적함으로써 소자 밀도를 증가시킨다. 따라서 얼마나 많은 전기적 회로 요소들을 동일한 면적의 반도체 기판 상에 형성시키는지의 여부는 반도체 소자의 집적도 향상에 크게 영향을 미치고 있으며, 특히 밀집화된 전기적 회로 요소들 사이 또는 그 내부의 간격이 점점 좁아짐에 따라 그 사이에 컨택 홀을 형성시키는 것도 또한 점점 어려워지고 있는 추세이다.
고집적 반도체 소자의 컨택 홀은 감광도가 높은 포토레지스트와 정밀한 노광장비를 사용하여 사진공정을 실시하여 서브 마이크론(sub-micron) 홀을 갖는 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각마스크로 사용하여 하부 물질막 예컨대, 절연막을 식각하여 형성한다. 그런데 이와 같은 통상의 사진 식각 공정을 사용하여 좁은 간격 내에서 컨택 홀을 형성하는 것은 반도체 소자의 집적도가 커짐에 따라 어느 정도 한계에 다다르고 있는 실정이다. 그리하여 최근에는 자기 정렬된 컨택(self align contact)법 및 선택적 식각 방법을 사용한 홀 형성 방법이 크게 각광받고 있다.
자기 정렬된 컨택 홀 형성 방법에 의해 형성되는 컨택 홀의 크기(size)는 주변 구조의 높이, 컨택 홀이 형성되는 절연막의 두께 및 식각 방법에 의해 좌우된다. 통상적으로 식각 방법으로는 반응성 이온 식각법을 사용한다. 즉 반응성 이온 식각용 반응 챔버 내에 반도체 기판을 로딩한 후에 식각 가스를 공급하면서 적절한 RF(Radio Frequency) 전력을 인가하면 반도체 기판의 상부 표면 위에 형성되는 플라즈마를 이용하여 절연막을 식각한다. 그런데 이와 같은 식각 공정은 반응성 이온 식각 설비의 공정 조건에 따라 여러 가지 형태의 컨택 홀이 형성되고 있다. 즉 보다 더 집적화된 반도체 소자를 제조하기 위하여 기존의 공정 조건을 적용한 반응성 이온 식각 공정을 수행하는 경우에는 소망하는 식각 프로파일을 얻기가 쉽지 않다. 예를 들면 비적절한 공정 조건을 적용함으로써, 식각되지 않아야 될 부분, 예컨대 스페이서들이 식각되거나, 또는 식각이 완전히 이루어지기 전에 식각이 종료되는 문제가 발생되었다. 따라서 바람직한 식각 프로파일을 얻을 수 있는 반응성 이온 식각 설비의 공정 조건을 반도체 소자의 고집적도에 대응되도록 설정하는 것이 시급히 요구되고 있는 실정이다.
본 발명이 이루고자 하는 기술적 과제는 적절한 공정 조건을 적용함으로써 반응성 이온 식각을 이용하여 높은 선택비를 갖는 반도체 소자의 홀을 형성하는 방법을 제공하는 것이다.
도 1 및 도 2는 본 발명의 제1 실시예에 따른 반도체 소자의 자기 정렬된 컨택 홀 형성 방법을 설명하기 위해 나타내 보인 단면도들이다.
도 3 내지 도 5는 본 발명의 제2 실시예에 따른 반도체 소자의 자기 정렬된 컨택 홀 형성 방법을 설명하기 위해 나타내 보인 단면도들이다.
도 6 및 도 7은 본 발명의 제3 실시예에 따른 반도체 소자의 자기 정렬된 컨택 홀 형성 방법을 설명하기 위해 나타내 보인 단면도들이다.
도 8 및 도 9는 본 발명의 제4 실시예에 따른 반도체 소자의 자기 정렬된 컨택 홀 형성 방법을 설명하기 위해 나타내 보인 단면도들이다.
도 10 및 도 12는 본 발명의 제5 실시예에 따른 반도체 소자의 홀 형성 방법을 설명하기 위해 나타내 보인 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 홀 형성 방법은 반응성 이온 식각법을 사용하여 자기 정렬된 컨택 홀을 형성한다. 즉, 반도체 기판 위에 상면 및 측면을 갖는 도전층 패턴을 형성한다. 상기 도전층 패턴의 상면에 제1 절연 물질로 이루어진 캡층을 형성한다. 상기 도전층 패턴 및 캡층의 측면에 상기 제1 절연 물질로 이루어진 스페이서를 형성한다. 상기 캡층 및 상기 스페이서를 덮도록 상기 반도체 기판상에 제2 절연 물질로 이루어진 절연막을 형성한다. 상기 절연막상에 마스크막 패턴을 형성한다. 그리고 반응성 이온 식각용 챔버 내에서 상기 마스크막 패턴을 식각 마스크로 하여 상기 절연막을 식각하되, 식각 가스로서 10-20sccm의 C4F8가스를 사용하고, 첨가 가스로서 400sccm 이하의 일산화탄소 가스와 200-600sccm의 불활성 가스를 사용하며, 10sccm 이하의 산소 가스를 상기 챔버 내에 공급하며, 상기 챔버내의 압력은 20-60mTorr, 인가되는 RF 전력은 1000-2000Watt, 그리고 온도는 0-60℃가 되도록 하여 상기 절연막을 식각하는 것을 특징으로 한다.
상기 제1 절연 물질로 이루어진 캡층 및 스페이서는 질화 실리콘막을 사용하여 형성하고, 상기 제2 절연 물질로 이루어진 절연막은 실리콘 산화막을 사용하여 형성하는 것이 바람직하다. 그리고 상기 절연막으로서 불순물이 도핑된 유전체막을 사용하는 경우에는, 상기 절연막을 형성하기 전에, 상기 캡층 및 스페이서를 덮는 실리콘 나이트라이드 확산 방지층을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명은 보다 완전하게 설명하기 위하여 제공되는 것이다. 도면상에서 동일한 부호는 동일한 층 및 요소를 지칭한다.
도 1 및 도 2는 본 발명의 제1 실시예에 따른 반도체 소자의 자기 정렬된 컨택 홀 형성 방법을 설명하기 위해 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 반도체 기판(100)에는 소자 분리 영역(101, 102)에 의해 한정되는 액티브 영역이 형성된다. 소자 분리 영역(111, 112)은 트렌치 형태로 형성될 수도 있다. 반도체 기판(100)의 액티브 영역 내 및 위에는 인접하는 한 쌍의 전계 효과 트랜지스터(Field Effect Transistor: FET)들이 형성되는데, 그 한 쌍의 전계 효과 트랜지스터들은 소스/드레인 영역(122)을 서로 공유한다. 또한 상기 한 쌍의 전계 효과 트랜지스터들은 인접한 한 쌍의 게이트 전극 더미(gate electrode stack)들을 포함한다. 상기 게이트 전극 더미들은, 한 쌍의 게이트 절연막들(131, 141)과, 그 위에 형성된 한 쌍의 게이트 전극들(132, 142)과, 그리고 그 위에 형성된 한 쌍의 캡층들(133, 143)로 이루어진다. 이 외에도 상기 게이트 전극 더미들의 측면에는 스페이서들(151, 152, 161, 162)이 형성된다. 상기 게이트 절연막들(131, 141)은 실리콘 산화(SiO2)막이다. 상기 게이트 전극들(132, 142)은 도핑된 폴리실리콘막으로 이루어진 단일막이거나, 또는 도핑된 폴리실리콘막과 금속 실리사이드, 예컨대 텅스텐 실리사이드의 두 층으로 이루어진 이중막일 수도 있다. 상기 캡층들(133, 143)과 스페이서들(151, 152, 161, 162)은 실리콘 나이트라이드(Si3N4)막이다. 상기 반도체 기판내의 영역들 중에서 쌍을 이루는 상기 게이트 전극 더미들에 의해 점유되지 않는 액티브 영역 내에는 소스/드레인 영역들(121, 122, 123)이 순차적으로 형성된다.
반도체 기판(100) 위의 전면에는 절연막(170)이 일정 두께로 형성된다. 상기 절연막(170)은 두께가 대략 4000-10000Å인 실리콘 산화(SiO2)막이다. 상기 절연막(170)의 상부에는 식각 마스크로서의 포로레지스트막 패턴(180)이 형성된다. 이를 위하여 절연막(170)상에 포토레지스트막을 도포한다. 이후에 노광 및 현상 공정을 수행하여 포토레지스트막의 일부를 제거하면, 일정한 크기의 개구부를 갖는 포토레지스트막 패턴이 형성된다.
다음에 도 2를 참조하면, 도 1에 도시된 구조체를 반응성 이온 식각용 챔버 안으로 로딩시킨다. 그리고 아래에서 상세하게 기술한 공정 조건에 의해 절연막(170)의 노출면을 식각한다. 식각 공정이 종료된 후에는, 도시된 바와 같이, 반도체 기판(100)의 소스/드레인 영역(122)을 노출시키는 컨택 홀(190)을 갖는 절연막(170')이 형성된다.
반응성 이온 식각용 챔버 안으로 도 1의 구조체를 로딩한 후에는 가스들을 공급하면서 챔버 내부에 플라즈마를 형성시킨다. 그러면 공급된 가스들이 해리되면서 반응성 이온들이 생성된다. 이 반응성 이온들은 반도체 웨이퍼상에 충돌되고, 이 충돌로 인하여 절연막(도 1의 170)이 식각된다. 이때 최적의 공정 조건이 설정되지 않는 경우에는 식각되지 말아야 할 캡층들(도 1의 133, 143) 및 스페이서들(도 1의 151, 152, 161, 162)이 식각되는 현상이 발생될 수 있으며, 또는 식각 부산물들이 컨택 홀내에 쌓여서 식각이 정지되는 현상이 발생될 수 있다. 이와 같은 현상들을 억제하기 위해서는 절연막(도 1의 170)인 실리콘 산화막이 캡층들(도 1의 133, 143) 및 스페이서들(도 1의 151, 152, 161, 162)인 실리콘 나이트라이드막에 대하여 7배 이상의 선택비를 가져햐 한다. 따라서 이와 같은 선택비를 얻기 위해서는 최적의 공정 조건들을 설정하여야 한다. 이를 보다 상세히 설명하면 다음과 같다.
상기 공정 조건에는 반응성 이온 식각용 챔버 내부 공간내의 압력, 인가되는 RF 전력, 반응 가스, 첨가 가스 및 반도체 웨이퍼가 위치하는 웨이퍼 지지 척의 온도가 포함된다.
먼저 반응성 이온 식각용 챔버 내부 공간내의 압력은 20-60mTorr이 유지되도록 한다. 일반적으로 압력이 높을수록 실리콘 산화막인 절연막(도 1의 170)과 실리콘 나이트라이드막인 스페이서(151, 152, 161, 162)의 식각률 차이가 커진다는 이점이 있으며, 압력이 낮을수록 챔버내에서의 이온들의 직진성이 향상되어 보다 수직적인 프로파일을 얻을수 있다는 이점이 있으므로 20-60mTorr의 범위내에서 적절한 압력값을 유지하도록 한다.
상기 반응성 이온 식각용 챔버에 인가되는 RF 전력은 1000-2000Watt가 되도록 한다. 인가되는 RF 전력이 1000Watt 미만인 경우에는 반도체 웨이퍼의 가장자리와 중앙 부분에서 식각이 균일하지 않게 형성된다. 그리고 인가되는 RF 전력이 2000Watt 이상인 경우에는 챔버 자체가 식가되는 현상이 발생하는 등의 설비적 손상이 발생된다.
상기 반응성 이온 식각용 챔버에 공급되는 가스들 중에서 식각 가스로는 C4F8가스, C3F6가스, C5F8가스 및 C4F6가스를 사용할 수 있지만, 본 실시예에서는 C4F8가스를 사용한다. C4F8가스의 공급량은 형성하고자 하는 컨택 홀의 깊이, 즉 식각하고자 하는 절연막(도 1의 170)의 두께 및 발생시키고자 하는 반응 종류에 따라 달라질 수 있다. 예컨대 식각하고자 하는 절연막(도 1의 170)의 두께가 4000-10000Å인 경우에 C4F8가스의 공급량은 10-20sccm(standard cubic centimeters per minute)이 되도록 한다. 식각 가스인 C4F8가스는 플라즈마 내에서 분해되어 CF, CF2, CF3등의 레디컬을 형성하게 되고, 이 레디컬은 아래의 반응식 1 내지 반응식 3의 반응을 한다.
3SiF4↑+ 4NF3↑+ 8CO↑
3SiF4↑+ 4NF3↑+ C↓
SiF4↑+ 2CO↑+ 2C↓
상기 반응식 1은 레디컬 CF3와 질화 실리콘막으로 이루어진 캡층(도 1의 133, 143) 및 스페이서(도 1의 151, 152, 161, 162)와의 반응을 나타낸다. 상기 반응식 2는 레디컬 CF3와 실리콘 나이트라이드막으로 이루어진 캡층(도 1의 133, 143) 및 스페이서(도 1의 151, 152, 161, 162)와의 반응을 나타낸다. 그리고 상기 반응식 3은 레디컬 CF와 산화실리콘막으로 이루어진 절연막(도 1의 170)과의 반응을 나타낸다.
상기 반응식 1의 반응이 일어나면, 실리콘 나이트라이드막으로 이루어진 캡층(도 1의 133, 143) 및 스페이서(도 1의 151, 152, 161, 162)가 식각되므로 가능한 한 반응식 1과 같은 반응은 억제되도록 하는 것이 바람직하다. 상기 반응식 2의 반응이 일어나면, 반응 부산물인 탄소(C)가 실리콘 나이트라이드막상에 증착되어 실리콘 나이트라이드막의 식각을 억제하므로 상기 반응식 2와 같은 반응은 촉진되도록 하는 것이 바람직하다. 그리고 상기 반응식 3의 반응이 일어나면, 실리콘 산화막을 식각하는 과정에서 발생되는 반응 부산물인 탄소(C)가 실리콘 산화막상에 증착되어 실리콘 산화막의 식각을 억제하므로 상기 반응식 3과 같은 반응은 억제되도록 하는 것이 바람직하다. 이와 같이 상기 반응식 1 내지 반응식 3의 반응들 중에서 어떤 반응이 주로 일어나는 지는 공급되는 식각 가스인 C4F8가스의 공급량 및 반응 온도에 의해 좌우되며, 따라서 식각 가스인 C4F8가스의 공급량은 상기 반응식 2의 반응이 주로 일어나도록 결정된다.
상기 반응성 이온 식각용 챔버 내에는 식각 가스 이외에도 첨가 가스들이 더 공급된다. 공급되는 첨가 가스들로는 산소(O2) 가스, 일산화탄소(CO) 가스 및 불활성 가스가 포함된다.
산소 가스는 형성하고자 하는 컨택 홀의 깊이가 깊은 경우에 유용한 효과를 나타낼 수 있다. 상기 일산화탄소 가스는 플라즈마내에서의 탄소 공급원의 기능을 수행하는 한편, 일산화탄소 가스에서 분해되는 산소 이온에 의해 탄소 덩어리를 제거하는 기능도 동시에 수행한다. 따라서 실리콘 나이트라이드막에 대한 실리콘 산화막의 선택비에 대해서는 중요한 파라메타가 되지는 않는다. 그러나 탄소 공급원으로서 공급되는 탄소 덩어리들은 포토레지스트막 패턴(도 1의 180)의 모서리 부분(도 1의 "A" 부분)에 적층된다. 다시 말하면 식각 공정이 이루어지는 동안에 포토레지스트막 패턴(도 1의 180)의 모서리 부분(도 1의 "A" 부분)도 어느 정도 식각이 이루어지며, 이 경우에 형성되는 컨택 홀의 상부 크기는 아래 부분보다 더 커지지만, 일산화탄소 가스로부터 공급되는 탄소 덩어리가 식각이 이루어진 포토레지스트막 패턴(도 1의 180)의 모서리 부분(도 1의 "A" 부분)에 적층되어 컨택 홀의 상부 크기가 커지게 되는 현상이 방지된다. 이와 같은 효과를 달성하기에 적합한 일산화탄소 가스의 공급량은 400sccm 이하이다.
상기 불활성 가스는 챔버 내부에서의 탄소 분율을 낮추기 위해 공급되는 것으로서, 대표적으로 사용되는 가스는 아르곤(Ar) 가스이다. 보다 구체적으로 설명하면, 챔버 내부에서의 탄소 분율이 높아짐에 따라 식각 부산물인 탄소 덩어리들도 보다 많이 발생된다. 탄소 덩어리들이 많이 발생하게 됨에 따라 식각이 이루어지는 컨택 홀 내에 적층되는 탄소 덩어리들의 양도 점점 많아지게 되고, 그 양이 한계값 이상이 되면 식각이 정지되는 현상이 발생될 수 있다. 따라서 이와 같이 원치 않는 식각 정지 현상을 억제하기 위해서는 적절한 비율의 탄소 분율을 유지시킬 필요가 있다. 따라서 아르곤 가스를 공급하여 탄소 분율을 적절한 수준으로 유지시킬 필요가 있으며, 이때 공급되는 아르곤 가스의 양은 200-600sccm이 적당하다.
한편, 앞서 언급한 바와 같이, 식각 가스가 챔버 내로 공급되어 발생되는 반응들은 식각 가스의 공급량 외에도 반응 온도에 의해 좌우되며, 특히 반도체 웨이퍼가 위치하는 웨이퍼 지지 척의 온도에 의해 결정된다. 실리콘 나이트라이드막으로 이루어진 캡층(도 2의 133, 143) 및 스페이서(도 2의 152, 161)에 대한 식각이 이루어지지 않고, 식각 도중에 원치 않는 식각 정지 현상이 발생되지 않도록 하기 위해서는 반응식 2의 반응이 주로 일어나도록 반응 온도를 유지시켜야 한다. 웨이퍼 지지 척의 온도가 높을수록 탄소 덩어리들의 적층량이 증가되어 실리콘 나이트라이드막에 대한 실리콘 산화막의 식각 선택비는 더 높아지지만, 60℃ 이상으로 온도가 올라가면 식각 마스크로 사용되는 포토레지스트막 패턴(도 1의 180)이 타게 된다. 따라서 반도체 웨이퍼가 위치하는 웨이퍼 지지 척의 온도를 0-60℃로 유지시켜 포토레지스트막 패턴(도 1의 180)이 타는 현상을 방지한다.
도 3 내지 도 5는 본 발명의 제2 실시예에 따른 반도체 소자의 자기 정렬된 컨택 홀 형성 방법을 설명하기 위해 나타내 보인 단면도들이다. 본 실시예에서는 반도체 기판상에 실리콘 나이트라이드 확산 방지층이 더 형성된다는 점에서 제1 실시예와 상이하다. 도 3 내지 도 5에서 도 1 및 도 2와 동일한 참조 부호는 동일한 영역 또는 부재를 나타내므로 그에 대한 설명은 생략하기로 한다.
먼저 도 3을 참조하면, 실리콘 나이트라이드 확산 방지층(200)은 반도체 기판(100) 위에 캡층(133, 143) 및 스페이서(151, 152, 161, 162)를 완전히 덮도록 형성된다. 상기 실리콘 나이트라이드 확산 방지층(200)은 그 위에 형성될 절연막(170)로서 불순물이 도핑된 산화막, 예컨대 BPSG(Borophosphosilicate glass)막을 사용하는 경우에 절연막(170)내의 불순물이 반도체 기판(100)내로 후속 열처리 공정에서 확산되는 것을 방지하기 위한 것이다. 상기 절연막(170)은 두께가 대략 4000-10000Å인 BPSG막이다.
다음에 도 4를 참조하면, 도 3에 도시된 구조체를 반응성 이온 식각용 챔버 안으로 로딩시킨다. 그리고 앞서 설명한 최적의 공정 조건을 적용하여 절연막(170)의 노출면을 식각한다. 식각 공정이 종료된 후에는, 도시된 바와 같이, 실리콘 나이트라이드 확산 방지층(200)의 일부만이 노출된다. 다음에는 상기 실리콘 나이트라이드 확산 방지층(200)의 노출 부분을 건식 식각법을 사용하여 제거한다. 그러면 도 5에 도시된 바와 같이, 반도체 기판(100)의 소스/드레인 영역(122)을 노출시키는 컨택 홀(390)을 갖는 절연막(170')이 형성된다.
한편 상기 실리콘 나이트라이드 확산 방지층(200)은 컨택 홀 형성시에 산화막으로 이루어진 소자 분리막(111, 112)이 노출되는 경우에 컨택 홀 형성을 위한 식각으로부터 소자 분리막(111, 112)을 보호하기 위한 경우에도 사용되며, 이 경우에도 반응성 이온 식각용 챔버를 사용할 때 앞서 설명한 최적의 공정 조건을 적용할 수 있음은 당연하다.
도 6 및 도 7은 본 발명의 제3 실시예에 따른 반도체 소자의 자기 정렬된 컨택 홀 형성 방법을 설명하기 위해 나타내 보인 단면도들이다. 본 실시예에서는 비트 라인 더미상에서 커패시터 전극을 형성하기 위한 자기 정렬 컨택 홀을 형성한다는 점에서 앞서 설명한 제1 및 제2 실시예와 상이하다.
먼저 도 6을 참조하면, 반도체 기판(400)상에는 트렌치 형태의 소자 분리 영역(410)이 일정한 간격으로 형성되며, 소자 분리 영역(410) 사이에는 소스/드레인 영역(420)이 형성된다. 상기 소자 분리 영역(410) 상에는 제1 층간 절연막(430)이 형성되며, 소스/드레인 영역(420)과 접촉되도록 형성된 패드 도전막(440)이 제1 층간 절연막(430) 사이에 형성된다. 제1 층간 절연막(430) 상에는 한 쌍의 비트 라인 더미(bit line stack)가 형성된다. 한 쌍의 비트 라인 더미는 도전층(441, 442) 및 캡층(451, 452)을 포함한다. 그리고 도전층(441, 442) 및 캡층(451, 452)의 측벽에는 스페이서(461, 462, 471, 472)가 형성된다. 상기 도전층(441, 442)은 폴리실리콘막의 단일층 또는 폴리실리콘막과 금속 실리사이드의 이중층으로 이루어지며, 상기 캡층(451, 452)과 스페이서(461, 462, 471, 472)는 실리콘 나이트라이드막으로 이루어진다. 상기 제1 층간 절연막(430)상에는 상기 캡층(451, 452)과 스페이서(461, 462, 471, 472)를 완전히 덮는 제2 층간 절연막(480)이 형성된다. 제2 층간 절연막(480)은 실리콘 산화막일 수도 있으며, 또는 BPSG막과 같이 불순물이 함유된 다른 절연막일 수도 있다. 상기 제2 층간 절연막(480)상에는 식각 마스크로 사용될 포토레지스트막 패턴(490)이 형성된다.
다음에 도 7을 참조하면, 도 6에 도시된 구조체를 반응성 이온 식각용 챔버내에 로딩한다. 그리고 포토레지스트막 패턴(도 6의 490)을 식각 마스크로 하여 식각한다. 이때 앞서 설명한 바와 같이, 실리콘 나이트라이드막으로 이루어진 캡층(451, 452) 및 스페이서(461, 462, 471, 472)에 대해서는 식각이 이루어져서는 안된다. 또한 패드 도전막(440)의 상부 표면이 완전히 노출될 때까지 식각이 정지되어서도 안된다. 이를 달성하기 위해서는 실리콘 나이트라이드막에 대한 실리콘 산화막의 식각 선택비가 7배 이상 되어야 한다. 따라서 그와 같은 식각 선택비를 갖기 위해서는 식각 가스로서 C4F8가스를 사용한 반응성 이온 식각 공정을 수행하여야 한다. 도 7에는 이와 같은 반응성 이온 식각 공정을 수행한 후에 비트 라인 더미 사이에 자기 정렬 컨택 홀(500)이 최종적으로 형성된 것을 나타내었다.
도 8 및 도 9는 본 발명의 제4 실시예에 따른 반도체 소자의 자기 정렬된 컨택 홀 형성 방법을 설명하기 위해 나타내 보인 단면도들이다. 본 실시예는 제1 층간 절연막내에 패드 도전막을 사용하지 않는다는 점에서 제3 실시예와 상이하다. 그러나 그 이외의 다른 부분에서는 제3 실시예와 동일하므로 동일한 참조 부호에 대한 설명은 생략하기로 한다.
도 8을 참조하면, 제1 층간 절연막(430)상에는 패드 도전막이 형성되지 않는다. 즉 포토레지스트막 패턴(490)을 식각 마스크로 하여 반응성 이온 식각 공정을 수행할 때 제2 층간 절연막(480)과 함께 제1 층간 절연막(430)도 식각된다. 물론 이 경우에는 식각되어야 할 층간 절연막의 전체 두께가 두꺼우므로, 식각 도중에 반도체 기판(400)의 소스/드레인 영역(420)이 노출되지 않은 상태에서 식각이 정지될 가능성이 매우 높다. 따라서 이 경우에는 첨가 가스의 유량을 증가시켜 상기와 같은 문제점이 발생되지 않도록 하여야 한다. 예를 들면, 첨가 가스로서 공급되는 산소 가스는 탄소 덩어리들과 결합하여 일산화탄소 또는 이산화탄소 가스를 생성한다. 이 일산화탄소 또는 이산화탄소 가스들은 챔버 내의 펌핑 수단을 통해서 외부로 배출시킨다. 따라서 식각되고 있는 컨택 홀내에 적층되는 탄소 덩어리들을 제거할 수 있으므로 식각 공정 도중에 식각이 종료되는 문제점을 억제시킬 수 있다. 특히 인접한 한 쌍의 게이트 전극 더미의 측벽에 부착된 스페이서(도 8의 461, 462, 471, 472)들 사이의 간격이 예컨대 0.1㎛ 이하로 매우 좁은 경우이거나, 또는 식각하여야 할 절연막(도 8의 430)의 두께가 6000Å 이상인 경우에는 1-10sccm의 산소 가스를 공급함으로써 탄소 덩어리에 의한 식각 정지를 방지할 수 있다. 도 9에는 본 발명에서 제시한 공정 조건을 적용하여 반응성 이온 식각 공정을 수행한 후에 반도체 기판(400)의 소스/드레인 영역(420)을 노출시키는 자기 정렬된 컨택 홀(900)이 형성된 모양이 도시되어 있다.
도 10 및 도 12는 본 발명의 제5 실시예에 따른 반도체 소자의 홀 형성 방법을 설명하기 위해 나타내 보인 단면도들이다. 본 실시예에서는 다마신 공정을 적용하여 실린더 형태의 커패시터 전극을 형성하기 위한 홀을 형성한다는 점에서 앞서 설명한 제3 및 제4 실시예와 상이하다.
먼저 도 10을 참조하면, 반도체 기판(700) 위에 층간 절연막(710)이 형성된다. 도면에 나타내지는 않았지만, 상기 반도체 기판(700) 내에는 소자 분리 영역에 의해 한정되는 액티브 영역이 형성된다. 상기 층간 절연막(710) 내에는 비트 라인 패턴(720)이 형성되며, 그 사이에는 도전성 플러그(730)가 층간 절연막(710)을 수직 방향으로 관통하면서 반도체 기판의 액티브 영역과 연결되도록 형성된다. 층간 절연막(710) 위에는 고온 산화막(740)이 형성된다. 고온 산화막(740)과 도전성 플러그(730) 위에는 얇은 두께, 예컨대 300Å 이하의 두께를 갖는 식각 저지막으로서의 실리콘 나이트라이드막(750)이 형성된다.
다음에 도 11을 참조하면, 전면에 BPSG막 또는 PEOX막과 같은 산화막(760)을 형성한다. 상기 산화막(760)의 두께는 대략 13000Å이상이다. 이어서 반응성 이온 식각 공정을 이용하여 홀(770)을 형성한다. 상기 반응성 이온 식각 공정은 식각 저지막인 실리콘 나이트라이드막(750)이 노출될 때까지 진행시킨다.
상기 반응성 이온 식각 공정시에 유의해야 할 점은 식각 프로파일 및 선택비이다. 식각 프로파일은 그 각도가 적어도 87°내지 90°가 되어야 한다. 식각 프로파일의 각도가 적어져서 홀의 측면이 기울지는 경우에는 바닥면의 CD(Critical Dimension)가 작아지게 되고, 이로 인하여 하부 도전성 플러그(730)와의 정렬 마진이 감소된다. 상기 선택비의 경우는, 산화막(760)과 실리콘 나이트라이드막(750)과의 선택비와 식각 마스크(미도시)와의 선택비가 고려되어야 한다. 산화막(760)이 13000Å의 두께를 갖는 반면에 실리콘 나이트라이드막(750)의 두께는 300Å 이하의 두께를 갖는다. 따라서 실리콘 나이트라이드막(750)이 식각 저지막으로서의 기능을 이루기 위해서는 산화막(760)과 실리콘 나이트라이드막(750)의 선택비가 25:1 이상이 되어야 한다. 또한 산화막(760)과 식각 마스크, 예컨대 포토레지스트막 패턴(미도시)의 선택비는 5:1 이상이 되어야 한다. 패턴의 밀집화 추세로 인하여 점점 포토레지스트막 패턴의 두께가 감소되고 있으므로, 선택비가 낮을 경우에는 원하는 식각 프로파일을 얻을 수 없다.
이와 같은 식각 프로파일 및 선택비를 얻기 위한 반응성 이온 식각 공정 조건을 보다 상세하게 설명하기로 한다. 상기 공정 조건에는 반응성 이온 식각용 챔버 내부 공간내의 압력, 인가되는 RF 전력, 반응 가스, 첨가 가스 및 반도체 웨이퍼가 위치하는 웨이퍼 지지 척의 온도가 포함된다.
먼저 반응성 이온 식각용 챔버 내부 공간내의 압력은 20-40mTorr가 유지되도록 한다. 일반적으로 압력이 높을수록 산화막(760)과 실리콘 나이트라이드막(750)의 선택비가 증가하지만, 본 발명에서 제시하는 범위 이상의 압력에서는 보잉(bowing)이 발생하거나 측면이 많이 기울어진 식각 프로파일을 얻을 수도 있다.
상기 반응성 이온 식각용 챔버에 인가되는 RF 전력은 1000-2000Watt가 되도록 한다. 인가되는 RF 전력이 1000Watt 미만인 경우에는 반도체 웨이퍼의 가장자리와 중앙 부분에서 식각이 균일하지 않게 형성된다. 그리고 인가되는 RF 전력이 2000Watt 이상인 경우에는 챔버 자체가 식가되는 현상이 발생하는 등의 설비적 손상이 발생된다.
상기 반응성 이온 식각용 챔버에 공급되는 식각 가스로는 C4F8가스를 사용한다. C4F8가스의 공급량은 5-30sccm이 되도록 한다. 상기 반응성 이온 식각용 챔버 내에는 식각 가스 이외에도 첨가 가스들이 더 공급된다. 공급되는 첨가 가스들로는 산소(O2) 가스, 일산화탄소(CO) 가스 및 불활성 가스가 포함된다. 산소 가스는 형성하고자 하는 컨택 홀의 깊이가 깊은 경우에 유용한 효과를 나타낼 수 있다. 즉 산소 가스는 식각을 촉진시킨다. 그러나 지나치게 공급량이 많은 경우에는 실리콘 나이트라이드막(750)에 대한 식각도 촉진시킨다. 따라서 공급량은 20sccm 이하가 되도록 한다. 상기 일산화탄소 가스는 플라즈마 내에서의 탄소 공급원의 기능을 수행하는 한편, 일산화탄소 가스에서 분해되는 산소 이온에 의해 탄소 덩어리를 제거하는 기능도 동시에 수행한다. 따라서 실리콘 나이트라이드막(750)에 대한 산화막(760)의 선택비에 대해서는 중요한 파라메타가 되지는 않는다. 그러나 탄소 공급원으로서 공급되는 탄소 덩어리들은 포토레지스트막 패턴(미도시)의 모서리 부분에 적층되어 식각 공정이 이루어지는 동안에 식각이 이루어진 부분을 보상하므로 홀(770)의 상부 크기가 커지는 현상을 억제한다. 이와 같은 효과를 달성하기에 적합한 일산화탄소 가스의 공급량은 500sccm 이하이다.
상기 불활성 가스는 챔버 내부에서의 탄소 분율을 낮추기 위해 공급되는 것으로서, 대표적으로 사용되는 가스는 아르곤(Ar) 가스이다. 보다 구체적으로 설명하면, 챔버 내부에서의 탄소 분율이 높아짐에 따라 식각 부산물인 탄소 덩어리들도 보다 많이 발생된다. 탄소 덩어리들이 많이 발생하게 됨에 따라 식각이 이루어지는 컨택 홀 내에 적층되는 탄소 덩어리들의 양도 점점 많아지게 되고, 그 양이 한계값 이상이 되면 식각이 정지되는 현상이 발생될 수 있다. 따라서 이와 같이 원치 않는 식각 정지 현상을 억제하기 위해서는 적절한 비율의 탄소 분율을 유지시킬 필요가 있다. 따라서 아르곤 가스를 공급하여 탄소 분율을적절한 수준으로 유지시킬 필요가 있으며, 이때 공급되는 아르곤 가스의 양은 200-600sccm이 적당하다.
한편, 앞서 언급한 바와 같이, 식각 가스가 챔버 내로 공급되어 발생되는 반응들은 식각 가스의 공급량 외에도 반응 온도에 의해 좌우되며, 특히 반도체 웨이퍼가 위치하는 웨이퍼 지지 척의 온도에 의해 결정된다. 웨이퍼 지지 척의 온도가 높을수록 탄소 덩어리들의 적층량이 증가되어 실리콘 나이트라이드막(750)에 대한 산화막(760)의 식각 선택비는 더 높아지지만, 60℃ 이상으로 온도가 올라가면 식각 마스크로 사용되는 포토레지스트막 패턴(미도시)이 타게 된다. 따라서 반도체 웨이퍼가 위치하는 웨이퍼 지지 척의 온도를 0-60℃로 유지시킨다.
다음에 도 12를 참조하면, 홀(도 11의 770) 내에서 노출된 실리콘 나이트라이드막(750)을 제거한다. 이때 고온 산화막(740)의 일부도 제거하여, 도시된 바와 같이 도전성 플러그(730)가 홀 내에서 약간 돌출되도록 한다. 이어서 전면에 전극으로 사용한 폴리실리콘막을 도포한 후에 노드 분리를 수행하면 실린더 형태의 커패시터 전극(780)이 완성된다.]
이상의 설명에서와 같이, 본 발명에 따른 반응성 이온 식각 공정을 이용한 반도체 소자의 홀 형성 방법에 의하면, 반응성 이온 식각용 챔버내에 C4F8가스를 식각 가스로서 사용하여 높은 선택비를 얻음으로써, 자기 정렬된 컨택 홀 형성을 위한 식각 공정중의 원치 않는 식각 정지 또는 원치 않는 부분의 식각과 같은 문제점들을 방지할 수 있다는 이점이 있다.

Claims (3)

  1. 반도체 기판 위에 상면 및 측면을 갖는 도전층 패턴을 형성하는 단계;
    상기 도전층 패턴의 상면에 제1 절연 물질로 이루어진 캡층을 형성하는 단계;
    상기 도전층 패턴 및 캡층의 측면에 상기 제1 절연 물질로 이루어진 스페이서를 형성하는 단계;
    상기 캡층 및 상기 스페이서를 덮도록 상기 반도체 기판상에 제2 절연 물질로 이루어진 절연막을 형성하는 단계;
    상기 절연막상에 마스크막 패턴을 형성하는 단계; 및
    반응성 이온 식각용 챔버 내에서 상기 마스크막 패턴을 식각 마스크로 하여 상기 절연막을 식각하되, 식각 가스로서 10-20sccm의 C4F8가스를 사용하고, 첨가 가스로서 400sccm 이하의 일산화탄소 가스와 200-600sccm의 불활성 가스를 사용하며, 10sccm 이하의 산소 가스를 상기 챔버 내에 공급하며, 상기 챔버내의 압력은 20-60mTorr, 인가되는 RF 전력은 1000-2000Watt, 그리고 온도는 0-60℃가 되도록 하여 상기 절연막을 식각하는 것을 특징으로 하는 반도체 소자의 홀 형성 방법.
  2. 제1항에 있어서,
    상기 제1 절연 물질로 이루어진 캡층 및 스페이서는 질화 실리콘막을 사용하여 형성하고, 상기 제2 절연 물질로 이루어진 절연막은 실리콘 산화막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 홀 형성 방법.
  3. 제1항에 있어서,
    상기 절연막으로서 불순물이 도핑된 유전체막을 사용하는 경우에는, 상기 절연막을 형성하기 전에, 상기 캡층 및 스페이서를 덮는 실리콘 나이트라이드 확산 방지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 홀 형성 방법.
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* Cited by examiner, † Cited by third party
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