KR20010028496A - 인쇄회로기판의 회로패턴 노출부 형성방법 - Google Patents

인쇄회로기판의 회로패턴 노출부 형성방법 Download PDF

Info

Publication number
KR20010028496A
KR20010028496A KR1019990040765A KR19990040765A KR20010028496A KR 20010028496 A KR20010028496 A KR 20010028496A KR 1019990040765 A KR1019990040765 A KR 1019990040765A KR 19990040765 A KR19990040765 A KR 19990040765A KR 20010028496 A KR20010028496 A KR 20010028496A
Authority
KR
South Korea
Prior art keywords
solder
circuit pattern
solder resist
laser
insulating layer
Prior art date
Application number
KR1019990040765A
Other languages
English (en)
Other versions
KR100333612B1 (ko
Inventor
이성규
장용순
진원혁
Original Assignee
구자홍
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구자홍, 엘지전자 주식회사 filed Critical 구자홍
Priority to KR1019990040765A priority Critical patent/KR100333612B1/ko
Priority to US09/659,575 priority patent/US6641983B1/en
Publication of KR20010028496A publication Critical patent/KR20010028496A/ko
Application granted granted Critical
Publication of KR100333612B1 publication Critical patent/KR100333612B1/ko

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14Related to the order of processing steps
    • H05K2203/1476Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0023Etching of the substrate by chemical or physical means by exposure and development of a photosensitive insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0026Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Abstract

본 발명은 인쇄회로기판의 회로패턴 노출부 형성방법에 관한 것이다. 본 발명은 회로패턴(22)이 형성된 기판(21) 상에 솔더 레지스트(25)를 도포하고, 상기 솔더 레지스트(25)를 경화시킨후, 솔더랜드(30)와 같은 회로패턴(22)이 노출되는 부분을 형성하기 위해 상기 솔더 레지스트(25)를 레이저(L)로 가공하는 것이다. 레이저(L)로 가공하게 되면 노광이나 현상공정에서 발생할 수 있는 가공오차에 비해 오차를 대폭 줄일 수 있게 되어 회로패턴(22)의 형성에 있어서 공차설계를 줄일 수 있게 되어 동일 피치(P)의 솔더랜드(30)사이에 보다 고집적된 회로패턴(22)을 형성하거나 동일한 회로패턴(22)을 형성할 경우 솔더랜드(30) 사이의 피치(P)를 줄일 수 있어 인쇄회로기판(20)을 소형화할 수 있다.

Description

인쇄회로기판의 회로패턴 노출부 형성방법{solder land making method in PCB}
본 발명은 인쇄회로기판에 관한 것으로, 더욱 상세하게는 인쇄회로기판의 솔더 레지스트공정에서 솔더랜드를 형성하는 인쇄회로기판의 회로패턴 노출부 형성방법에 관한 것이다.
도 1에는 종래 기술에 의한 인쇄회로기판의 솔더랜드 형성방법이 순차적으로 도시되어 있다. 먼저 도 1a에는, 클리닝 및 표면조도처리를 하여 솔더 레지스트공정을 위한 전처리가 된 인쇄회로기판(1)의 기판(3) 상에 회로패턴(5)이 구비되어 있다.
다음으로 상기 기판(3)상에 형성된 회로패턴(5)을 덮도록 솔더 레지스트 잉크(7)를, 도 1b에 도시된 바와 같이 도포하고, 가건조시킨다. 여기서 상기 솔더 레지스트(7)는 상기 회로패턴(5)이 산화되는 것을 방지하고, 이후의 공정에서 상기 회로패턴(5)이 손상되는 것을 막는 역할을 한다.
상기와 같이 솔더 레지스트(7)를 가건조시킨 후에는 솔더랜드(s)를 형성하기 위한 노광용 필름(9)을 상기 인쇄회로기판(1) 상에 위치시키고 노광을 한다. 이와 같은 과정이 도 1c에 도시되어 있다.
상기와 같이 노광한 후에는 현상공정을 수행하여 솔더랜드(s)를 형성하고 최종 경화공정을 하게 된다. 이와 같이 하면 인쇄회로기판(1)에 솔더랜드(s)가 형성되는 것이다.
그러나 상기한 바와 같은 종래 기술에 있어서는 다음과 같은 문제점이 있다.
먼저, 상기 노광용 필름(9)을 사용하여 노광공정을 수행함에 있어서 여러가지 원인에 의해 공차가 발생하므로 인해 이와 같은 공차를 고려하여 솔더랜드(s)가 형성되는 회로패턴(5)의 폭을 넓게 형성하여야 한다.
상기와 같이 공차가 발생하는 원인으로는 시스템 자체의 해상력, 인쇄회로기판(1) 자체의 위치오차, 노광용 필름(9)의 위치오차, 노광용 필름(9) 출도시의 편차, 필름(9)의 변형, 노광공정에서 열에 의한 필름의 신축 및 틀어짐, 인쇄회로기판(1)의 크기 변형, 노광량, 현상조건, 솔더 레지스트의 두께, 가건조 조건 등이 있다.
상기와 같이 솔더랜드(c)의 형성에 오차가 발생하게 되면, 솔더랜드(c)의 형성시에 위치오차를 고려하여 회로패턴(5)의 폭을 넓게 할 수 밖에 없다. 즉, 도 2에 도시된 바와 같이, 위치오차를 고려하여 회로패턴(5)의 폭을 A로 만들어야 한다. 하지만 실제로 회로패턴(5) 양단에 점선으로 표시된 부분에 해당되는 공차 e는 위치오차 때문에 만들어 진 것이고, 솔더랜드(c)를 정확하게 형성할 수 있다면, 회로패턴(5)의 폭은 양단의 점선으로 표시된 부분을 제외한 a로 할 수 있다.
따라서, 종래 기술에서는 양측의 솔더랜드(c)사이에 동일 크기의 라인(trace)이 들어 갈 수 있는 공간이 작아지고, 동일수의 라인이 솔더랜드(c)사이에 필요할 경우 솔더랜드 피치의 세밀화가 제약을 받게 되어 고기능 다핀화되는 인쇄회로기판의 제조기술에 걸림돌로 작용하게 된다. 실제로 종래의 기술로는 솔더랜드(c)의 형성에 약 65μm에서 75μm정도의 편심이 생기게 된다.
본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하는 것으로, 인쇄회로기판의 회로패턴이 노출되는 부분을 형성하는 공정을 단순화하면서도 형성되는 부분의 정밀도를 높여주는 것이다.
본 발명의 다른 목적은 회로패턴이 노출되는 부분의 가공정밀도를 높여주어 가공오차에 대한 공차설계양을 최소화하여 인쇄회로기판을 고집적화 또는 소형화하는 것이다.
도 1a,1b,1c,1d는 종래 기술에 의한 인쇄회로기판의 솔더랜드 형성과정을 순차적으로 도시한 작업순서도.
도 2는 종래 기술에 의한 솔더랜드 형성방법의 문제점을 설명하기 위한 단면도.
도 3a,3b,3c는 본 발명의 바람직한 실시예의 방법을 사용하여 솔더랜드를 형성하는 과정을 순차적으로 도시한 작업순서도.
도 4a,4b는 본 발명에 의한 방법의 장점을 설면하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 인쇄회로기판 21: 기판
22: 회로패턴 25: 솔더 레지스트
30: 솔더랜드 L: 레이저
P: 피치
상기한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 회로패턴이 형성된 기판상에 절연층을 형성하는 단계와, 상기 절연층의 소정 부위를 레이저를 사용하여 선택적으로 제거하여 회로패턴을 노출시키는 단계를 포함하여 구성된다.
본 발명에서는 상기 절연층을 레이저로 선택적으로 제거하기 전에 경화시키는 단계를 더 포함한다.
본 발명의 다른 특징에 따르면, 본 발명은 회로패턴이 형성된 기판상에 절연물질을 도포하여 절연층을 형성하는 단계와, 상기 절연층의 소정 부위를 노광 및 현상하여 선택적으로 제거하는 단계와, 상기 절연층의 소정 부위를 레이저를 사용하여 선택적으로 제거하여 회로패턴을 노출시키는 단계를 포함하여 구성된다.
본 발명은 상기 도포된 절연층을 가건조시키는 단계와, 상기 노광 및 현상에 의해 절연층을 선택적으로 제거한 후 다시 경화시키는 단계를 더 포함한다.
이와 같은 본 발명에 의하면 회로패턴이 노출되는 부위인 솔더랜드와 같은 부위를 간단한 공정으로 보다 정밀하게 형성할 수 있게 되어 인쇄회로기판을 보다 소형화시키거나 고집적화시킬 수 있게 되는 이점이 있다.
이하 상기한 바와 같은 본 발명에 의한 인쇄회로기판 회로패턴 노출부 형성방법의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
도 3a,3b,3c에 순차적으로 도시된 바와 같이 본 발명의 바람직한 실시예는 먼저, 기판(21) 상에 회로패턴(22)을 형성하고 솔더 레지스트(25)를 도포하기 위한 전처리과정이 마쳐진, 도 3a에 도시된 바와 같은, 인쇄회로기판(20)에 솔더 레지스트(25)를 도포하게 된다.
상기 솔더 레지스트(25)를 도 3b에 도시된 바와 같이 기판(21)과 회로패턴(22) 상에 도포한 후에는 이를 경화시키는 공정을 수행하게 된다. 이때의 건조는 가건조가 아닌 종래의 최종경화작업과 동일한 것이다.
상기와 같이 일종의 절연층인 솔더 레지스트(25)를 경화시키고 난 후에는 레이저(L)를 사용하여 상기 솔더 레지스트(25)의 소정 부분을 선택적으로 제거하는 작업을 하게 된다. 즉, 도 3a에 도시된 바와 같이, 레이저(L)를 솔더 레지스트(25) 상에 조사하여 솔더랜드(30)가 형성되는 부분을 선택적으로 제거하게 된다. 이와 같은 레이저(L) 조사공정은 상기 솔더랜드(30)가 형성될 회로패턴(22)이 노출될 때까지 수행된다.
이와 같이 레이저(L)에 의해 상기 솔더 레지스트(25)가 제거되면 솔더랜드(30)가 완성되고, 계속해서 인쇄회로기판(20)을 완성하기 위한 이후의 공정을 수행하면 된다.
한편, 상기 레이저(L)는 상기 솔더 레지스트(25)를 보다 정확하게 제거할 수 있는 것으로 보다 정밀한 가공을 원하는 솔더랜드(30)를 형성하는데 사용할 수 있다.
이제 본 발명의 다른 실시예를 설명한다. 본 발명의 다른 실시예의 공정순서는 다음과 같다. 먼저, 회로패턴(22)이 형성된 기판(21) 상에 솔더 레지스트(25)를 도포한다. 이와 같이 도포된 솔더 레지스트(25)를 가건조시킨다.
이와 같이 솔더 레지스트(25)를 가건조시키는 이유는, 노광 및 현상공정을 통해 솔더랜드(30)가 형성될 부분의 솔더 레지스트(25)를 제거하기 위해서이다. 즉 가건조된 솔더 레지스트(25) 상에 노광용 필름을 위치시키고 노광을 하고 노광된 부분을 현상하여 솔더 레지스트(25)를 제거하는 것이다. 하지만 이 공정에서는 상대적으로 형성이 용이한 솔더랜드(30) 부분의 솔더 레지스트(25)나 제거가 용이한 부분의 솔더 레지스트(25) 만을 제거하게 된다.
다시 말해 상대적으로 정밀도를 덜 요구하는 부분의 솔더 레지스트(25)를 제거하는 것이다. 예를 들어 형상이 간단한 부분이라든지 정밀도를 요하지 않는 부분의 솔더 레지스트(25)만을 노광 및 현상공정을 통해 제거하는 것이다.
다음으로 상기 솔더 레지스트(25)를 완전히 경화시키는 공정을 수행한다. 그리고, 완전히 경화된 솔더 레지스트(25)에서 솔더랜드(30)를 형성하기 위한 부분을 레이저(L)를 사용하여 제거하게 된다. 물론 이와 같이 레이저(L)를 사용하여 솔더 레지스트(25)를 제거하는 부분은 상대적으로 높은 정밀도가 요구되는 곳이다. 이와 같이 하여 솔더랜드(30)의 형성공정이 완성되면 이후의 공정이 이루어지게 된다.
요약하면 본 실시예는 정밀도를 덜 요구하는 부분은 노광 및 현상공정을 사용하여 형성하고 정밀도를 요구하는 부분은 레이저(L)를 사용하여 형성하도록 하는 것이다.
이하 상기한 바와 같은 구성으로 이루어지는 인쇄회로기판의 회로패턴 노출부 형성방법의 작용을 설명한다.
본 발명은 솔더랜드(30)와 같이 절연층인 솔더 레지스트(25)를 제거하여 회로패턴(22)을 노출시키는 부분을 형성하기 위한 것이다. 이때, 정밀도가 요구되는 부분은 레이저(L)를 사용하여 가공하도록 하는 것인데, 레이저(L)를 사용하게 되면 솔더랜드(30) 부분을 보다 정밀하게 가공할 수 있어 오차에 대비한 공차설계의 양을 줄일 수 있게 되어 인쇄회로기판(20)을 보다 고집적화하거나 소형화할 수 있다.
먼저, 인쇄회로기판(20)의 고집적화를 도 4a를 참고하여 설명한다. 도면에서 실제로 형성되는 회로패턴(22)은 실선으로 표시되어 있다. 그리고 솔더랜드(30)가 형성되는 부분의 회로패턴(22)에 점선으로 표시된 부분은 종래 방법으로 솔더랜드(30)를 형성할 경우에 오차에 대한 공차설계에 의해 더 형성되는 회로패턴(22)의 부분이다.
이때, 도 4a에는 양측의 솔더랜드(30) 사이에 형성되는 회로패턴(22)의 개수가 하나 더 늘어났음을 알 수 있다. 즉, 레이저(L)를 사용하여 솔더랜드(30)를 정밀하게 가공할 수 있어 상기 솔더랜드(30)가 형성되는 부분의 회로패턴(22)의 폭을 점선부분 만큼 줄일 수 있으므로, 그 사이에 그만큼 더 회로패턴(22)을 형성할 수 있게 되어 인쇄회로기판(20)의 고집적화를 달성할 수 있다.
실제로 레이저(L)를 사용하여 솔더랜드(30)를 가공할 경우 그 위치정도는 약 35μm이하로 할 수 있다. 따라서, 종래에 65μm에서 75μm정도의 편심이 발생하는 경우를 예를 들면, 솔더랜드(30)를 형성하는 회로패턴(22)의 양단에서 최고 각각 40μm(점선으로 표시된 부분)씩 줄일 수 있다. 이와 같은 계산에 따르면 양측의 솔더랜드(30) 사이에 라인이 들어갈 수 있는 공간이 무려 80μm가 확보될 수 있다. 결국 그만큼 더 회로패턴을 형성할 수 있게 되어 인쇄회로기판의 고집적화를 이룰 수 있게 되고 보다 많은 입출력 단자를 고려한 설계가 가능하게 된다.
다음으로 도 4b를 참고하여 인쇄회로기판의 소형화를 설명한다. 도면에서 실제로 형성되는 회로패턴(22)은 실선으로 표시되어 있다. 그리고, 점선으로 표시된 것은 종래기술로 솔더랜드를 형성하는 경우의 회로패턴 폭을 표시하고 있다.
여기서 상기 솔더랜드(30)를 형성하는 회로패턴(22)의 폭은 종래에 비해 점선만큼 줄어들게 된다. 따라서 양단의 솔더랜드(30) 사이에 회로패턴(22)을 동일한 개수만큼 형성할 경우에 상기 솔더랜드(30) 사이의 피치(P)는 종래 기술에서 솔더랜드(30) 사이의 피치(P')보다 d만큼 작아지게 된다. 이와 같이 솔더랜드(30) 사이의 피치(P)가 종래에 비해 줄어든다는 것은 종래에 비해 인쇄회로기판(20)의 크기가 작아진다는 것을 의미하는 것이다.
위에서 상세히 설명한 바와 같은 본 발명에 의한 인쇄회로기판의 회로패턴 노출부 형성방법은 상대적으로 가공정밀도가 높은 레이저를 사용하여 솔더랜드를 형성하므로 종래에 비해 회로패턴의 공차설계를 대폭 줄일 수 있다.
따라서 솔더랜드를 형성하는 회로패턴의 폭을 최소화할 수 있게 되고, 이에 의해 양측의 솔더랜드 사이에 형성되는 라인의 수를 늘려 회로패턴의 고집적화를 이룰 수 있고, 솔더랜드 사이의 피치를 줄여 인쇄회로기판의 소형화를 이룰 수 있게 되는 효과가 있다.

Claims (4)

  1. 회로패턴이 형성된 기판상에 절연층을 형성하는 단계와,
    상기 절연층의 소정 부위를 레이저를 사용하여 선택적으로 제거하는 회로패턴을 노출시키는 단계를 포함하여 구성됨을 특징으로 하는 인쇄회로기판의 회로패턴 노출부 형성방법.
  2. 제 1 항에 있어서, 상기 절연층을 레이저로 선택적으로 제거하기 전에 경화시키는 단계를 더 포함함을 특징으로 하는 인쇄회로기판의 회로패턴 노출부 형성방법.
  3. 회로패턴이 형성된 기판상에 절연물질을 도포하여 절연층을 형성하는 단계와,
    상기 절연층의 소정 부위를 노광 및 현상하여 선택적으로 제거하는 단계와,
    상기 절연층의 소정 부위를 레이저를 사용하여 선택적으로 제거하여 회로패턴을 노출시키는 단계를 포함하여 구성됨을 특징으로 하는 인쇄회로기판의 회로패턴 노출부 형성방법.
  4. 제 3 항에 있어서, 상기 도포된 절연층을 가건조시키는 단계와,
    상기 노광 및 현상에 의해 절연층을 선택적으로 제거한 후 다시 경화시키는 단계를 더 포함함을 특징으로 하는 인쇄회로기판의 회로패턴 노출부 형성방법.
KR1019990040765A 1999-09-21 1999-09-21 인쇄회로기판의 회로패턴 노출부 형성방법 KR100333612B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019990040765A KR100333612B1 (ko) 1999-09-21 1999-09-21 인쇄회로기판의 회로패턴 노출부 형성방법
US09/659,575 US6641983B1 (en) 1999-09-21 2000-09-11 Method for forming exposed portion of circuit pattern in printed circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990040765A KR100333612B1 (ko) 1999-09-21 1999-09-21 인쇄회로기판의 회로패턴 노출부 형성방법

Publications (2)

Publication Number Publication Date
KR20010028496A true KR20010028496A (ko) 2001-04-06
KR100333612B1 KR100333612B1 (ko) 2002-04-24

Family

ID=19612516

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990040765A KR100333612B1 (ko) 1999-09-21 1999-09-21 인쇄회로기판의 회로패턴 노출부 형성방법

Country Status (2)

Country Link
US (1) US6641983B1 (ko)
KR (1) KR100333612B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386636B1 (ko) * 2001-07-09 2003-06-09 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인쇄회로기판의 제조방법
CN111565519A (zh) * 2020-06-02 2020-08-21 锡凡半导体无锡有限公司 一种印刷无感光蚀工艺
CN113473718A (zh) * 2021-07-06 2021-10-01 德中(天津)技术发展股份有限公司 一种电路板阻焊图案的制作方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7869645B2 (en) * 2008-07-22 2011-01-11 Seiko Epson Corporation Image capture and calibratiion
US8090184B2 (en) * 2008-07-23 2012-01-03 Seiko Epson Corporation Fault detection of a printed dot-pattern bitmap
US8269836B2 (en) * 2008-07-24 2012-09-18 Seiko Epson Corporation Image capture, alignment, and registration
KR20140018016A (ko) * 2012-08-03 2014-02-12 삼성전기주식회사 인쇄회로기판의 제조방법
CN113141723B (zh) * 2021-03-18 2022-08-09 深圳市景旺电子股份有限公司 印刷电路板的表面处理方法及印刷电路板
CN113453443A (zh) * 2021-06-29 2021-09-28 乐健科技(珠海)有限公司 电路板及其制备方法
WO2023054637A1 (ja) * 2021-09-30 2023-04-06 太陽インキ製造株式会社 積層体の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT389793B (de) * 1986-03-25 1990-01-25 Philips Nv Leiterplatte fuer gedruckte schaltungen und verfahren zur herstellung solcher leiterplatten
JPH02230792A (ja) * 1989-03-03 1990-09-13 Cmk Corp プリント配線板の製造方法におけるソルダランドの形成方法
US4961259A (en) * 1989-06-16 1990-10-09 Hughes Aircraft Company Method of forming an interconnection by an excimer laser
EP0433720A3 (en) * 1989-12-22 1992-08-26 Siemens Aktiengesellschaft Method of applying a solder stop coating on printed circuit boards
US5236551A (en) * 1990-05-10 1993-08-17 Microelectronics And Computer Technology Corporation Rework of polymeric dielectric electrical interconnect by laser photoablation
AT398876B (de) * 1991-10-31 1995-02-27 Philips Nv Zwei- oder mehrlagige leiterplatte
JP2516142B2 (ja) * 1992-04-01 1996-07-10 株式会社エイト工業 多層基板およびその製造方法
US6080596A (en) * 1994-06-23 2000-06-27 Cubic Memory Inc. Method for forming vertical interconnect process for silicon segments with dielectric isolation
KR20040088592A (ko) * 1996-01-11 2004-10-16 이비덴 가부시키가이샤 프린트 배선판 및 그의 제조방법
US5665650A (en) * 1996-05-30 1997-09-09 International Business Machines Corporation Method for manufacturing a high density electronic circuit assembly
US5911850A (en) * 1997-06-20 1999-06-15 International Business Machines Corporation Separation of diced wafers
US6060330A (en) * 1997-03-24 2000-05-09 Clear Logic, Inc. Method of customizing integrated circuits by selective secondary deposition of interconnect material
JPH11312862A (ja) * 1998-04-30 1999-11-09 Eito Kogyo:Kk 印刷配線板における回路パターン表面処理方法
US5953577A (en) * 1998-09-29 1999-09-14 Clear Logic, Inc. Customization of integrated circuits

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386636B1 (ko) * 2001-07-09 2003-06-09 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인쇄회로기판의 제조방법
CN111565519A (zh) * 2020-06-02 2020-08-21 锡凡半导体无锡有限公司 一种印刷无感光蚀工艺
CN113473718A (zh) * 2021-07-06 2021-10-01 德中(天津)技术发展股份有限公司 一种电路板阻焊图案的制作方法

Also Published As

Publication number Publication date
US6641983B1 (en) 2003-11-04
KR100333612B1 (ko) 2002-04-24

Similar Documents

Publication Publication Date Title
KR100333612B1 (ko) 인쇄회로기판의 회로패턴 노출부 형성방법
US5134056A (en) Method for applying a solder resist layer to a printed circuit board
KR100333614B1 (ko) 인쇄회로기판의 회로패턴 노출부 형성방법
JP3624423B2 (ja) プリント配線板およびその製造方法
JP2586745B2 (ja) 印刷配線板の製造方法
KR20050027655A (ko) Psr 이중 도포 방법
JP3215542B2 (ja) 多層薄膜配線基板の製造方法
US5464725A (en) Method of manufacturing a printed wiring board
JP2503617B2 (ja) プリント配線板の製造方法
JPH01321683A (ja) 印刷配線板の製造方法
JPS6012791A (ja) 印刷配線板の製造方法
JP2500659B2 (ja) 印刷配線板の製造方法
JP2546935B2 (ja) 印刷配線板の製造方法
JP3082364B2 (ja) プリント基板の製造方法
JPH0354873B2 (ko)
JPH06169146A (ja) プリント基板のレジスト形成方法
KR970078781A (ko) 인쇄회로 기판의 제조 방법
JPH05218641A (ja) 印刷配線板の製造方法
KR19990006104U (ko) 인쇄회로기판
JPH02268497A (ja) 厚膜基板の製造方法
JPH05211388A (ja) 印刷配線板の製造方法
JPS5821839B2 (ja) プリント板
JPS6334937A (ja) フイルムキヤリヤの製造方法
JPS62114288A (ja) 印刷配線板の製造方法
JPH0391293A (ja) プリント配線板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120327

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20130326

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee