KR20010027379A - 금속배선 보호막을 구비하는 반도체 장치 및 그 제조방법 - Google Patents

금속배선 보호막을 구비하는 반도체 장치 및 그 제조방법 Download PDF

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KR20010027379A
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Abstract

금속배선 보호막을 구비하는 반도체 장치 및 그 제조방법이 개시되어 있다. 기판, 상기 기판과 제1 도전성 플러그를 통해서 연결되는 부착막, 제1 금속배선 및 반사 방지막으로 이루어진 적층물, 상기 반사 방지막을 뚫고 상기 제1 금속배선과 접촉되는 제2 도전성 플러그 및 이에 연결된 제2 금속배선, 상기 기판 상에 형성되어 있고 상기 제1 도전성 플러그 둘레를 감싸는 제1 층간 절연막, 상기 제1 층간 절연막 상에 형성되어 있고 상기 제1 도전성 플러그 둘레를 감싸며 상기 제1 적층물의 아랫면과 접촉되는 내습성 제1 보호막, 상기 제1 적층물의 노출된 전면에 덮혀 있고 상기 제2 금속배선의 둘레를 감싸며 상기 제1 보호막 상으로 확장되어 있는 내습성 제2 보호막, 상기 제2 보호막의 전면에 형성되어 있고 상기 제2 도전성 플러그를 감싸는 제2 층간 절연막, 및 상기 제2 금속배선의 전면에 형성되어 있고 상기 제2 층간 절연막 상으로 확장되어 있는 내습성 제3 보호막을 구비하는 것을 특징으로 하는 금속배선 보호막을 구비하는 반도체 장치 및 그 제조방법이 개시되어 있다. 이에 따르면, 흡습에 의한 금속배선의 손상을 방지할 수 있고, 패시 베이션층의 크랙 내성 및 부착특성을 높일 수 있다.

Description

금속배선 보호막을 구비하는 반도체 장치 및 그 제조방법{A semiconductor device comprising a layer for protecting a metal line and method for manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서 자세하게는 금속배선 보호막을 구비하는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 제조과정에서 다양한 형태의 금속 배선, 예컨대 게이트 라인, 비트라인, 셀 간의 연결을 위한 상호연결라인(interconnection line) 등이 형성된다. 이와 같은 금속 배선, 특히 상호연결라인은 그 전면에 보호막(passivation layer)이 형성되는데, 이는 외부의 가혹한 환경으로부터 상기 금속배선을 보호하기 위한 것이다.
도 1 내지 도 3을 참조하여 종래 기술에 의한 금속배선 보호막을 구비하는 반도체 장치의 제조방법을 설명한다.
도 1을 참조하면, 반도체 기판(10) 상에 층간 절연막(12)이 형성된다. 상기 층간 절연막(12)에 콘택홀(14)이 형성된다. 이어서, 상기 층간 절연막(12) 상에 상기 콘택홀(14)을 채우는 텅스텐층(16)이 형성된다. 상기 텅스텐층(16)의 전면이 평탄화한다.
도 2를 참조하면, 상기 평탄화에 의해, 상기 콘택홀(14)에 도전성 플러그(16a)가 형성된다. 상기 도전성 플러그(16a) 및 그 둘레의 층간 절연막(12) 상에 부착막(18) 및 금속층(20)이 순차적으로 형성된다. 상기 금속층(20)은 알루미늄층으로 형성된다. 상기 금속층(20) 상에 상기 도전성 플러그(16a)의 전면과 그 둘레의 층간 절연막(12)의 일부를 덮는 포토레지스트막 패턴(22)이 형성된다. 상기 포토레지스트막 패턴(22)을 식각마스크로 사용하여 상기 금속층(20)이 식각된다. 상기 식각은 상기 층간 절연막(12)이 노출될 때 까지 실시된다. 이후, 상기 포토레지스트막 패턴(22)이 제거된다.
도 3을 참조하면, 상기 식각으로, 상기 도전성 플러그(16a)의 전면과 그 둘레의 층간 절연막(12) 상에 부착막 패턴(18a) 및 금속 배선(20a)이 형성된다. 상기 층간 절연막(12)의 전면에 상기 부착막 패턴(18a) 및 금속배선(20a)의 노출된 전면을 덮는 보호막(24)이 형성된다. 상기 보호막(24)은 화학 기상 층착(Chemical Vapor Deposition)법으로 형성되는 실리콘 산화막이다.
이외에도, 종래 기술에 의한 금속배선 보호막을 구비하는 반도체 장치의 제조방법으로 상기 금속배선(20a)의 전면을 양극산화(anodizing)한 다음 후속 열처리하여 양극 산화막을 강화시키는 방법, 상기 양극 산화막 상에 CVD막을 형성하는 방법 등이 있다.
그런데, 상술한 바와 같은 상기 금속배선(20a)의 전면에 CVD막을 두껍게 형성하는 방법은 물질 자체에 핀 홀(pin hole)이 있어서, 침식 유발 요소(corrosive elements)가 상기 핀 홀을 통해서 상기 금속배선(20a)에 쉽게 도달될 수 있다. 또한, 상기 금속배선(20a)이 알루미늄 배선이고 그 전면이 양극 산화된 경우, 그 전면에 형성되는 양극 산화막 즉, 알루미나막은 다공성(porous) 막질이다. 따라서, 상기 침식 유발 요소들이 상기 다공성 막질을 통해 쉽게 상기 금속배선(20a)에 도달될 수 있다.
상기 침식 유발 요소로는 포토레지스트의 현상에 사용되는 현상액이나 습식식각에 사용되는 에쳔터(etchant)등이 될 수 있으나, 그 보다는 보호막의 취약한 부분이나 보호막의 크랙으로 인한 흡습으로 상기 금속배선(20a)과 상기 도전성 플러그(16a) 사이의 계면에 생성되는 물(H2O)이 더 심각한 침식 유발 요소가 될 수 있다.
예컨대, 반도체 장치의 신뢰성 테스트 중에 PCT(Pressure Cooker Test)가 있는데, 상기 금속배선(20a)과 상기 도전성 플러그(16a) 사이에 흡습에 의해 물(H2O)이 존재하는 경우, 특히 상기 금속배선(20a)이 알루미늄층이고, 상기 도전성 플러그(16a)가 텅스텐층인 경우, 상기 금속배선(20a)과 상기 도전성 플러그(16a) 사이의 전위차로 인해 상기 알루미늄층(Al)이 Al3++ 3e-로 산화되는 갈바닉 침식(Galvanic corrosion)이 일어나게 된다. 이 결과, 상기 금속배선(20a)과 상기 도전성 플러그(16a) 사이의 계면에는 도 4에 도시된 바와 같이 산화막(26)이 형성되므로 상기 금속 배선(20a)은 배선으로서의 성질을 잃어버리게 된다.
따라서 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로, 크랙 및 부착 특성이 우수하고 흡습에 의한 부식을 방지할 수 있는 금속배선 보호막을 구비하는 반도체 장치를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 장치의 제조방법을 제공함에 있다.
도 1 내지 도 3은 종래 기술에 의한 금속배선 보호막을 구비하는 반도체 장치의 제조방법을 단계별로 나타낸 단면도이다.
도 4는 도 1 내지 도 3에 도시된 종래 기술에 의한 금속배선 보호막을 구비하는 반도체 장치의 제조방법의 문제점을 나타낸 단면도이다.
도 5 내지 도 13은 본 발명의 실시예에 의한 금속배선 보호막을 구비하는 반도체 장치 및 그 제조방법을 단계별로 나타낸 단면도이다.
＜도면의 주요 부분에 대한 부호설명＞
40:기판. 42, 61:제1 및 제2 층간 절연막.
44, 60 및 74:제1 내지 제3 보호막.
48:콘택홀. 50a, 68:제1 및 제2 도전성 플러그.
52:부착막. 56a, 72:제1 및 제2 반사 방지막 패턴.
54a, 70:제1 및 제2 금속배선.
67:비어홀. 76:절연막.
S:적층물.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판; 상기 기판과 제1 도전성 플러그를 통해서 연결되는 부착막, 제1 금속배선 및 제1 반사 방지막으로 이루어진 적층물; 상기 제1 반사 방지막을 뚫고 상기 제1 금속배선과 접촉되는 제2 도전성 플러그 및 이에 연결된 제2 금속배선; 상기 기판 상에 형성되어 있고 상기 제1 도전성 플러그 둘레를 감싸는 제1 층간 절연막; 상기 제1 층간 절연막 상에 형성되어 있고 상기 제1 도전성 플러그 둘레를 감싸며 상기 제1 적층물의 아랫면과 접촉되는 내습성 제1 보호막; 상기 제1 적층물의 노출된 전면에 덮혀 있고 상기 제2 금속배선의 둘레를 감싸며 상기 제1 보호막 상으로 확장되어 있는 내습성 제2 보호막; 상기 제2 보호막의 전면에 형성되어 있고 상기 제2 도전성 플러그를 감싸는 제2 층간 절연막; 및 상기 제2 금속배선의 전면에 형성되어 있고 상기 제2 층간 절연막 상으로 확장되어 있는 내습성 제3 보호막을 구비하는 것을 특징으로 하는 금속배선 보호막을 구비하는 반도체 장치를 제공한다.
여기서, 상기 내습성 제1 내지 제3 산화막은 150Å정도의 두께의 알루미늄 산화막이 바람직하다.
또한, 상기 제1 및 제2 금속배선은 알루미늄 배선이고, 상기 제1 및 제2 도전성 플러그는 텅스텐 플러그이다.
상기 부착막은 이중막이며, 티타늄 나이트라이드막 및 티타늄막이 순차적으로 형성된 것이다.
상기 제1 반사 방지막은 티타늄 나이트라이드막이다.
상기 제1 및 제2 층간 절연막은 CVD 실리콘 산화막, SOG막 또는 이들의 조합막이다.
본 발명의 실시예에 의하면, 상기 제2 층간 절연막은 순차적으로 형성된 SOG막 및 CVD 실리콘 산화막이다.
본 발명의 실시예에 의하면, 상기 제3 보호막 상에 질화막(SiN)이 더 형성되어 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 제1 층간 절연막 및 내습성 제1 산화막을 순차적으로 형성하는 단계와 상기 제1 산화막 및 층간 절연막에 콘택홀을 형성하는 단계와 상기 콘택홀에 제1 도전성 플러그를 채우는 단계와 상기 제1 도전성 플러그 및 그 둘레의 상기 제1 산화막 상에 부착막, 제1 금속배선 및 제1 반사 방지막으로 이루어지는 적층물을 형성하는 단계 및 상기 적층물의 전면에 상기 제1 산화막과 접촉되는 내습성 제2 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
본 발명의 실시예에 의하면, 상기 제2 산화막 상에 상기 제1 금속배선을 노출시키는 비어홀을 포함하는 제2 층간 절연막을 형성하는 단계와 상기 제2 층간 절연막 상에 상기 비어홀을 통해서 상기 제1 금속배선과 연결되는 상부에 제2 반사 방지막을 구비하는 제2 금속배선을 형성하는 단계와 상기 제2 반사 방지막 및 상기 제2 금속배선의 전면에 상기 제2 층간 절연막과 접촉되는 내습성 제3 보호막과 질화막을 순차적으로 형성하는 단계를 더 포함한다.
상기 내습성 제1 내지 제3 산화막은 알루미늄 산화막으로 형성하는 것이 바람직하다.
이때, 상기 제1 내지 제3 산화막은 CVD방법으로 형성한 알루미늄 또는 스퍼터 방식으로 형성한 알루미늄을 습식 또는 건식 산화하는 방식이나 원자층 적층 방식으로 형성한 알루미늄을 산화하는 방법으로 형성하되, 500℃이하의 온도에서 150Å정도의 두께로 형성하는 것이 바람직하다.
상기 층간 절연막은 CVD 실리콘 산화막, SOG막 또는 이들의 조합막으로 형성하는 것이 바람직하다.
이와 같이 금속배선과 층간 절연막 사이를 내습성 산화막으로 밀봉함으로써 공정중에 또는 테스트중에 흡습에 의한 금속배선의 손상을 방지할 수 있다.
이하, 본 발명의 실시예에 의한 금속배선을 구비하는 반도체 장치 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다.
첨부된 도면들 중, 도 5 내지 도 13은 본 발명의 실시예에 의한 금속배선 보호막을 구비하는 반도체 장치 및 그 제조방법을 단계별로 나타낸 단면도이다.
먼저, 본 발명의 실시예에 의한 금속 배선을 구비하는 반도체 장치를 설명한다.
도 13을 참조하면, 기판(40), 예컨대 반도체 기판 상에 제1 층간 절연막(42) 및 제1 보호막(44)이 형성되어 있다. 상기 제1 층간 절연막(42)은 CVD로 형성된 실리콘 산화막, SOG막 또는 이들의 조합막이다. 상기 제1 보호막(44)은 내습성 보호막으로써, 알루미늄 산화막(Al2O3)이다. 이 경우, 상기 제1 보호막(44)의 두께는 스트레스나 기생 커패시터의 커패시턴스, 보호능력(passivation capability)등을 고려할 때 150Å정도가 바람직하다.
상기 제1 층간 절연막(42)에 상기 기판(40)과 접촉되는 반도체 소자들, 예컨대 트랜지스터나 셀 커패시터등이 형성되어 있고, 반도체 소자들과 연결되는 금속배선, 예컨대 비트라인등이 형성되어 있다.
상기 제1 보호막(44) 및 상기 제1 층간 절연막(42)에 상기 기판(40)의 일 영역을 노출시키는 콘택홀(48)이 형성되어 있다. 그리고 상기 콘택홀(48)에 제1 도전성 플러그(50a)가 채워져 있다. 따라서, 상기 제1 보호막(44)과 상기 제1 층간 절연막(42)은 상기 제1 도전성 플러그(50a)를 감싸는 형태가 된다. 상기 제1 도전성 플러그(50a)는 텅스텐(W) 플러그이다. 상기 제1 도전성 플러그(50a)의 전면과 그 둘레의 상기 제1 보호막(44) 상에 상기 제1 도전성 플러그(50a)를 통해서 상기 기판(40)의 일 영역, 예컨대 활성영역의 소오스나 드레인 영역과 접촉되는 적층물(S)이 형성되어 있다. 상기 적층물(S)은 인접 셀의 소자들을 서로 연결시키는 상호연결용 배선으로써 부착막 패턴(52a), 제1 금속배선(54a) 및 제1 반사 방지막 패턴(56a)으로 구성되어 있으며, 기술된 순으로 아래에서 위로 순차적으로 형성되어 있다. 상기 부착막 패턴(52a)은 이중막으로 구성된 패턴으로써, 예를 들면 티타늄 나이트라이드막 패턴과 티타늄막 패턴이 순차적으로 구성된 것이다. 상기 제1 금속배선(54a)은 알루미늄 배선이다. 상기 제1 반사 방지막 패턴(56a)은 티타늄 나이트라이드막 패턴이다. 상기 적층물(S)이 형성된 결과물 상에 제2 보호막(60), 제2 층간 절연막(61)이 순차적으로 형성되어 있고, 상기 제2 층간 절연막(61) 및 상기 제2 보호막(60)에 상기 제1 반사 방지막 패턴(56a)을 뚫어 상기 제1 금속배선(54a)을 노출시키는 비어홀(67)이 형성되어 있으며, 상기 비어홀(67)에 제2 도전성 플러그(68)가 채워져 있다. 상기 제2 보호막(60)은 내습성 보호막으로써 알루미늄 산화막이고 그 두께는 150Å정도이다. 상기 제2 층간 절연막(61)은 제1 및 제2 절연막(62, 64)이 순차적으로 형성되어 이루어진 이중막이다. 상기 제1 및 제2 절연막(62, 64)은 각각 SOG막 및 CVD 실리콘 산화막이다. 상기 제2 도전성 플러그(68)는 텅스텐 플러그이다.
상기 제2 층간 절연막(61) 상에 상기 제2 도전성 플러그(68)를 통해서 상기 제1 금속배선(54a)과 연결된 제2 금속배선(70)이 형성되어 있다. 상기 제2 금속배선(70)은 알루미늄 배선이다. 상기 제2 금속배선(70) 상에 제2 반사 방지막 패턴(72)이 형성되어 있다. 상기 제2 반사 방지막 패턴(72)은 티타늄 나이트라이드막 패턴이다. 상기 제2 반사 방지막 패턴(72)과 상기 제2 금속배선(70)의 노출된 전면에 제3 보호막(74)이 형성되어 있고, 상기 제3 보호막(74)은 상기 제2 층간 절연막(61) 상으로 확장되어 있다. 상기 제3 보호막(74)은 내습성 알루미늄 산화막이며, 그 두께는 150Å정도이다. 상기 제3 보호막(74)의 전면에 절연막(76)이 형성되어 있다. 상기 절연막(76)은 질화막(SiN)이다. 상기 제3 보호막(74)은 내습성 역할 뿐만 아니라 패시베이션층 역할도 겸한다. 상기 절연막(76)은 이러한 제3 보호막(74)의 역할을 강화시키기 위한 물질막이다.
이와 같이, 본 발명의 실시예에 의한 금속배선 보호막을 구비하는 반도체 장치는 도전성 플러그와 접촉되는 부분을 제외하고, 금속배선이 포함된 적층물의 전면에 내습성 보호막이 구비되어 있다. 곧, 상기 적층물(S)에서 상기 부착막 패턴(52a)의 아랫면중 상기 제1 도전성 플러그(50a)와 접촉된 부분을 제외한 전면이 상기 제1 보호막(44)과 접촉되어 있고, 상기 적층물(S)의 양 측면 및 상기 적층물(S)의 제1 반사 방지막 패턴(56a)의 상부 전면이 상기 제1 보호막(44) 상으로 확장된 제2 보호막(60)으로 덮혀 있다. 또한, 상부에 제2 반사 방지막 패턴(72)이 구비된 상기 제2 금속배선(70)의 경우도 마찬가지이다.
따라서, 상기 제1 및 제2 금속배선(54a, 70)이 흡습에 의해 부식되어 손상되는 것과 습기가 상기 제1 또는 제2 도전성 플러그(50a, 68)를 따라 하부막에 흡수되는 것을 방지할 수 있다. 아울러, 상기 보호막이 구비됨으로써 크랙내성과 부착 특성이 개선된다.
다음은 상기의 구성을 갖는 금속배선을 구비하는 반도체 장치의 제조방법에 대해 설명한다.
도 5를 참조하면, 기판(40) 상에 제1 층간 절연막(42)을 형성한다. 상기 제1 층간 절연막(42)은 CVD 실리콘 산화막, SOG막 또는 이들의 조합막으로 형성하는 것이 바람직하다. 상기 제1 층간 절연막(42) 상에 내습성 제1 보호막(44)을 형성한다. 상기 제1 보호막(44)은 알루미늄 산화막으로 형성하는 것이 바람직하다. 이때, 상기 제1 보호막(44)은 CVD방법으로 형성한 알루미늄 또는 스퍼터 방식으로 형성한 알루미늄을 습식 또는 건식 산화하는 방법, 또는 원자층 적층 방식으로 형성한 알루미늄을 산화하는 방법으로 형성하되, 500℃이하의 온도에서 형성한다. 이후, 상기 제1 보호막(44)의 치밀도(densification)를 높이기 위해 결과물을 어닐링하는등 후속 치밀화 공정을 실시한다.
상기 제1 보호막(44)을 상기한 바와 같이 알루미늄 산화막으로 형성하는 경우, 상기 제1 보호막(44)은 후속 공정의 스트레스나 기생 커패시터의 커패시턴스, 보호능력(passivation capability)등을 고려할 때 150Å정도의 두께로 형성하는 것이 바람직하다.
계속해서, 상기 제1 보호막(44)의 전면에 감광막(미도시)을 도포한다. 상기 감광막을 패터닝하여 상기 제1 보호막(44)의 정해진 영역, 상기 기판(40)의 활성영역의 소오스 또는 드레인에 대응하는 영역을 노출시키는 감광막 패턴(46)을 형성한다.
도 6을 참조하면, 상기 감광막 패턴(46)을 식각마스크로 사용하여 상기 제1 보호막(44) 및 상기 제1 층간 절연막(42)을 순차적으로 식각한다. 상기 식각은 이방성 건식 식각으로써 도 5의 점선(- - -)을 따라 진행된다. 상기 식각에 의해 상기 제1 층간 절연막(42)에 상기 기판(40)의 활성영역의 정해진 영역을 노출시키는 콘택홀(48)이 형성된다. 이후, 상기 감광막 패턴(46)을 제거한다. 상기 제1 보호막(44) 상에 상기 콘택홀(48)을 채우는 도전층(50)을 형성한다. 상기 도전층(50)의 전면을 상기 제1 보호막(44)이 노출될 때까지 평탄화한다. 상기 평탄화는 CMP 또는 에치 백을 이용하여 실시한다. 상기 도전층(50)은 텅스텐층으로 형성한다.
도 7을 참조하면, 상기 평탄화에 의해 상기 콘택홀(48)을 채우는 제1 도전성 플러그(50a), 즉 상기 도전층의 패턴이 형성된다.
도 8을 참조하면, 상기 도전성 플러그(50a) 및 상기 제1 보호막(44)의 전면에 부착막(glue layer, 52), 제1 금속층(54) 및 제1 반사 방지막(56)을 순차적으로 형성한다. 상기 부착막(52)은 이중막으로 형성한다. 예컨대, 상기 부착막(52)은 티타늄 나이트라이드막(TiN) 및 티타늄막(Ti)을 순차적으로 형성하여 형성한다. 상기 제1 금속층(54)은 알루미늄을 사용하여 형성한다. 상기 제1 반사 방지막(56)은 티타늄 나이트라이드막(TiN)으로 형성한다. 상기 제1 반사 방지막(56) 전면에 감광막(미도시)을 도포한 다음 패터닝하여 상기 콘택홀(48) 및 그 둘레의 일부 영역에 대응하는 상기 제1 반사 방지막(56)을 덮는 감광막 패턴(58)을 형성한다. 상기 감광막 패턴(58)을 식각마스크로 사용하여 상기 제1 반사 방지막(56), 제1 금속층(54) 및 부착막(52)을 순차적으로 식각한다. 상기 식각은 이방성 건식시각이며 상기 제1 보호막(44)이 노출될 때 까지 실시한다. 이후, 상기 감광막 패턴(58)을 제거한다.
도 9를 참조하며, 상기 식각에 의해 상기 제1 보호막(44) 상에 부착막 패턴(52a), 제1 금속층 패턴(54a, 이하 '제1 금속배선'이라 함) 및 제1 반사 방지막 패턴(56a)으로 이루어진 적층물(S)이 형성된다.
도 10을 참조하면, 상기 제1 보호막(44) 상에 상기 적층물(S)의 노출된 전면을 덮는 제2 보호막(60)을 형성한다. 상기 제2 보호막(44)은 내습성 물질막으로써 알루미늄 산화막으로 형성하는 것이 바람직하다. 이때, 상기 제2 보호막(44)은 CVD방법으로 형성한 알루미늄 또는 스퍼터 방식으로 형성한 알루미늄을 습식 또는 건식 산화하는 방법, 또는 원자층 적층 방식으로 형성한 알루미늄을 산화하는 방법으로 형성하되, 500℃이하의 온도에서 150Å정도의 두께로 형성하는 것이 바람직하다.
상기 제2 보호막(60)의 전면에 제2 층간 절연막(61)을 형성한다. 상기 제2 층간 절연막(61)은 도면에 도시한 바와 같이 상기 제2 보호막(60)의 전면에 형성된 제1 절연막(62)과 상기 제1 절연막(62) 상에 형성된 제2 절연막(64)으로 구성되는 이중막으로 형성한다. 상기 제1 및 제2 절연막(62, 64)는 각각 SOG막 및 CVD 실리콘 산화막으로 형성한다. 상기 제2 층간 절연막(61)의 전면에 감광막(미도시)을 도포한 다음 패터닝하여 상기 제2 층간 절연막(61)의 상기 적층물(S) 상에 형성된 부분을 노출시키는 감광막 패턴(66)을 형성한다. 상기 감광막 패턴(66)을 식각마스크로 사용하여 상기 제2 층간 절연막(61)을 식각한다. 상기 식각은 이방성 건식식각이며 상기 적층물(S)의 제1 금속배선(54a)이 노출될 때 까지 실시한다. 이후, 상기 감광막 패턴(66)을 제거한다.
도 11을 참조하면, 상기 이방성 건식 식각에 의해, 상기 제2 층간 절연막(61)에 상기 제1 금속배선(54a)의 상부의 일부 영역이 노출되는 비어홀(67)이 형성된다.
도 12를 참조하면, 상기 비어홀(67)에 제2 도전성 플러그(68)를 채운다. 상기 제2 도전성 플러그(68)는 CVD 텅스텐층으로 형성한다. 상기 제2 층간 절연막(61) 상에 상기 제2 도전성 플러그(68)의 전면을 덮는 제2 금속배선(70)을 형성한다. 상기 제2 금속배선(70)은 상기 제2 도전성 플러그(68)를 통해 상기 제1 금속배선(54a)과 연결된다. 상기 제2 금속배선(70)은 알루미늄 배선이다.
한편, 상기 제2 도전성 플러그(68)와 상기 제2 금속배선(70)을 별개로 형성하지 않고 한 물질로 형성할 수도 있다. 예를 들면, 상기 제2 층간 절연막(62) 상에 상기 비어홀(67)을 채우는 제2 금속층(미도시), 예컨대 알루미늄층을 형성한 다음 패터닝함으로써, 상기 제1 금속배선(54a)과 연결되는 제2 금속배선을 형성할 수 있다. 이때, 상기 제2 금속층 상에 제2 반사 방지막(미도시)을 형성한 후, 패터닝 공정을 진행하는 것이 바람직하다. 이 경우, 상기 제2 금속배선(70) 상부 전면에 제2 반사 방지막 패턴이 형성되는데, 도 13은 이후의 공정을 나타내다.
도 13을 참조하면, 상기 제2 층간 절연막(61) 상에 상기 제2 금속배선(70) 및 상기 제2 반사 방지막 패턴(72)의 노출된 전면을 덮는 제3 보호막(74)을 형성한다. 상기 제3 보호막(74)은 상기 제1 또는 제2 보호막(44, 60)에 준해서 형성한다. 상기 제3 보호막(74)의 전면에 제3 절연막(76)을 형성한다. 상기 제3 절연막(76)은 상기 제3 보호막(74)이 습기에 대한 차단막 역할 뿐만 아니라 패시베이션층 역할을 겸하는데 상기 제3 보호막(74)의 패시베이션층 역할을 보강하기 위한 물질막으로 사용된다. 상기 제3 절연막은 질화막(SiN)으로 형성한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 텅스텐 플러그와 접촉되지 않는 금속배선에도 본 발명의 방법을 적용할 수 있을 것이고, 상기 적층물과 상기 보호막 사이에 스페이서를 더 구비하는 반도체 장치 및 그 제조방법을 제공할 수도 있다. 또한, 상기 보호막으로 사용되는 물질막으로 상기 알루미늄외의 내습성을 갖는 다른 물질막을 사용할 수도 있을 것이다. 이러한 이유로 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 텅스텐 플러그를 통해서 기판과 접촉되는 금속배선을 내습성 산화막으로 밀봉함으로써 공정중 또는 테스트중에 흡습에 의한 금속배선의 손상을 방지할 수 있다. 또한 패시베이션 공정에 상기 내습성 산화막을 적용함으로써, 패시 베이션층의 크랙 내성을 높일 수 있고 부착특성을 높일 수 있다.

Claims (6)

  1. 기판;
    상기 기판과 제1 도전성 플러그를 통해서 연결되는 부착막, 제1 금속배선 및 반사 방지막으로 이루어진 적층물;
    상기 반사 방지막을 뚫고 상기 제1 금속배선과 접촉되는 제2 도전성 플러그 및 이에 연결된 제2 금속배선;
    상기 기판 상에 형성되어 있고 상기 제1 도전성 플러그 둘레를 감싸는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 형성되어 있고 상기 제1 도전성 플러그 둘레를 감싸며 상기 제1 적층물의 아랫면과 접촉되는 내습성 제1 보호막;
    상기 제1 적층물의 노출된 전면에 덮혀 있고 상기 제2 금속배선의 둘레를 감싸며 상기 제1 보호막 상으로 확장되어 있는 내습성 제2 보호막;
    상기 제2 보호막의 전면에 형성되어 있고 상기 제2 도전성 플러그를 감싸는 제2 층간 절연막; 및
    상기 제2 금속배선의 전면에 형성되어 있고 상기 제2 층간 절연막 상으로 확장되어 있는 내습성 제3 보호막을 구비하는 것을 특징으로 하는 금속배선 보호막을 구비하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 내습성 제1 내지 제3 산화막은 150Å정도의 두께를 갖는 알루미늄 산화막인 것을 특징으로 하는 금속배선 보호막을 구비하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 제1 및 제2 금속배선은 알루미늄 배선이고, 상기 제1 및 제2 층간 절연막은 CVD 실리콘 산화막, SOG막 또는 이들의 조합막인 것을 특징으로 하는 금속배선 보호막을 구비하는 반도체 장치.
  4. 기판 상에 제1 층간 절연막 및 내습성 제1 산화막을 순차적으로 형성하는 단계;
    상기 제1 산화막 및 층간 절연막에 콘택홀을 형성하는 단계;
    상기 콘택홀에 제1 도전성 플러그를 채우는 단계;
    상기 제1 도전성 플러그 및 그 둘레의 상기 제1 산화막 상에 부착막, 제1 금속배선 및 반사 방지막으로 이루어지는 적층물을 형성하는 단계; 및
    상기 적층물의 전면에 상기 제1 산화막과 접촉되는 내습성 제2 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 4 항에 있어서, 상기 제2 산화막 상에 상기 제1 금속배선을 노출시키는 비어홀을 포함하는 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 상에 상기 비어홀을 통해서 상기 제1 금속배선과 연결되는 상부에 반사 방지막을 구비하는 제2 금속배선을 형성하는 단계; 및
    상기 반사 방지막 및 상기 제2 금속배선의 전면에 상기 제2 층간 절연막과 접촉되는 내습성 제3 보호막과 질화막을 순차적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 5 항에 있어서, 상기 내습성 제1 내지 제3 산화막은 알루미늄 산화막으로써 CVD방법으로 형성한 알루미늄 또는 스퍼터 방식으로 형성한 알루미늄을 습식 또는 건식 산화하는 방식이나 원자층 적층 방식으로 형성한 알루미늄을 산화하는 방법으로 형성하되, 500℃이하의 온도에서 150Å정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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