KR20010025860A - 칩 스케일형 반도체 패키지 - Google Patents

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KR20010025860A
KR20010025860A KR1019990036909A KR19990036909A KR20010025860A KR 20010025860 A KR20010025860 A KR 20010025860A KR 1019990036909 A KR1019990036909 A KR 1019990036909A KR 19990036909 A KR19990036909 A KR 19990036909A KR 20010025860 A KR20010025860 A KR 20010025860A
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Abstract

본 발명은 칩 스케일형 반도체 패키지에 관한 것으로, 본 발명에서는 반도체칩과 회로패턴들을 연성테이프의 동일면, 예컨대, 표면에 배치하던 종래와 달리, 반도체칩과 회로패턴들을 연성테이프의 각기 다른면에 배치한다. 이 경우, 반도체칩은 예컨대, 연성테이프의 표면에 배치되고, 회로패턴들은 예컨대, 연성테이프의 이면에 배치된다. 이러한 본 발명의 경우, 회로패턴들은 연성테이프의 이면에 배치되어 있기 때문에, 각 솔더볼들은 연성테이프를 관통하는 넥을 형성하지 않고서도, 각 회로패턴들과 전기적인 접촉관계를 원활하게 이룰 수 있으며, 결국, 생산라인에서는 정확한 모양의 솔더조인트를 원활하게 확보할 수 있다. 또한, 각 솔더볼들은 연성테이프를 관통하지 않고서도, 각 회로패턴들과 전기적인 접촉관계를 원활하게 이룰 수 있기 때문에, 연성테이프의 변형에 의한 응력전달을 차단받을 수 있고, 결국, 예측하지 못한 손상을 미리 방지받을 수 있다. 더욱이, 본 발명의 경우, 반도체칩은 연성테이프의 표면에 배치되고, 회로패턴들은 연성테이프의 이면에 배치되기 때문에, 생산라인에서는 반도체칩 및 회로패턴들 사이의 전기적인 쇼트 가능성을 배제할 수 있고, 결국, 생산라인에서는 반도체칩 및 연성테이프를 어태치하는 접착제의 선택폭을 대폭 확대시킬 수 있음으로써, 전체적인 공정운영을 탄력적으로 진행시킬 수 있다.

Description

칩 스케일형 반도체 패키지{Chip scale type semiconductor package}
본 발명은 칩 스케일형 반도체 패키지에 관한 것으로, 좀더 상세하게는 회로패턴들을 연성테이프의 이면에 형성하고, 이를 통해, 종래의 구조적인 문제점을 개선시킴으로써, 솔더조인트의 모양을 정확하게 확보할 수 있고, 솔더볼들의 손상을 미리 방지할 수 있으며, 접착테이프의 운영을 폭 넓게 확보할 수 있도록 하는 칩 스케일형 반도체 패키지에 관한 것이다.
최근, 전자·정보기기의 메모리용량이 대용량화되어 감에 따라 디램(DRAM), 에스램(SRAM)과 같은 반도체칩은 점차 고집적화되고 있으며, 이에 맞추어, 반도체칩의 사이즈 또한 점차 대형화되고 있다.
그런데, 이러한 반도체칩의 대형화와 반대로, 반도체칩을 포장하는 패키징 기술은 전자·정보기기의 소형화, 경량화 추세에 따라, 최종 완성되는 반도체칩 패키지의 사이즈를 경박 단소화시키는 방향으로 나아가고 있다.
근래에, 반도체칩 패키징 기술이 급격한 발전을 이루면서, 좀더 대형화된 사이즈의 반도체칩을 수용할 수 있으면서도, 자신의 크기는 최소화시킬 수 있는 예컨대, BGA 타입(Ball Grid Array type) 반도체 패키지와 같은 표면실장형 반도체 패키지가 개발되고 있으며, 기술의 발전이 거듭되면서, 반도체 패키지의 크기가 반도체칩 크기의 120%에 근접하는 예컨대, FBGA 타입(Fine pitch BGA type) 반도체 패키지, μBGA 타입 반도체 패키지와 같은 칩 스케일형 반도체 패키지가 개발되고 있다.
이러한 종래의 칩 스케일형 반도체 패키지의 다양한 구조는 예컨대, 미국특허공보 제 5663593 호 "리드 프레임을 갖는 볼 그리드 어레이 패키지(Ball grid array package with lead frame)", 미국특허공보 제 5706178 호 "패키지의 패드솔더 내부에 배치된 비아를 갖는 볼 그리드 어레이 집적회로 패키지(Ball grid array integrated circuit package that has vias located within the solder pads of a package)", 미국특허공보 제 5708567 호 "링 타입 히트싱크를 갖는 볼 그리드 어레이 반도체 패키지(Ball grid array semiconductor package with ring-type heat sink)", 미국특허공보 제 5729050 호 "반도체 패키지 기판 및 이를 이용한 볼 그리드 어레이 반도체 패키지(Semiconductor package substrate and ball grid array semiconductor package using same)", 미국특허공보 제 5741729 호 "집적회로용 볼 그리드 어레이 패키지(Ball grid array package for an integrated circuit)", 미국특허공보 제 5748450 호 "더미 볼을 사용한 비지에이 패키지 및 이의 리페어링 방법(BGA package using a dummy ball and a repairing method thereof)", 미국특허공보 제 5796170 호 "볼 그리드 어레이 집적회로 패키지(Ball grid array integrated circuit packages)" 등에 좀더 상세하게 제시되어 있다.
이러한 종래의 칩 스케일형 반도체 패키지, 예컨대, FBGA 타입 반도체 패키지는 도 1에 도시된 바와 같이, 연성테이프(Flexible tape:10)의 표면상에 금속재질, 예컨대, 카파(Copper)재질의 회로패턴들(12)이 형성되고, 이 회로패턴들(12)과 전기적으로 접촉된 상태로, 연성테이프(10)를 관통하는 솔더볼들(22)이 형성되며, 이 회로패턴들(12)의 상부에 반도체칩(16)이 놓여진 구조를 이룬다. 이 경우, 솔더볼들(22)은 연성테이프(10)의 비아홀들을 관통하는 일정 길이의 넥(Neck)을 형성하여, 각 회로패턴들(12)과 전기적으로 접촉된다.
이때, 반도체칩(16)은 와이어(18)를 중간 매개체로 하여, 연성테이프(10)의 회로패턴들(12)과 전기적으로 연결되며, 상술한 각 구조물들은 몰드물(20)에 의해 감싸져 외부의 충격으로부터 보호된다. 이 경우, 반도체칩(1) 및 연성테이프(10) 사이에는 접착제(14)가 배치되는데, 이 접착제(14)는 반도체칩(16) 및 연성테이프(10)의 어태치상태를 견고하게 유지시켜주는 기능을 수행한다.
그러나, 이러한 종래의 칩 스케일형 반도체 패키지, 예컨대, FBGA 타입 반도체 패키지를 운용하는데에는 몇 가지 중대한 문제점이 야기된다.
상술한 바와 같이, 종래의 기술에 따른 FBGA 타입 반도체 패키지의 솔더볼들은 일정 길이의 넥을 형성하여, 회로패턴들과 전기적으로 접촉되는 구조를 이루는 바, 이 경우, 생산라인에서는 각 솔더볼들을 형성시킬때마다, 이에 대응되는 넥을 형성시켜야 하기 때문에, 정확한 모양의 솔더조인트(Solder joint)를 획득하기 어려운 문제점을 감수하여야 한다.
이때, 솔더볼들의 넥은 연성테이프의 비아홀들을 관통하는 구조를 이루는 바, 이 상태에서, 연성테이프의 사소한 변형이 야기되더라도, 솔더볼들의 넥은 연성테이프로부터 전달되는 변형력에 의해 일정 크기의 응력을 받게 됨으로써, 일정한 손상을 입게 되고, 결국, 각 솔더볼들은 전기적인 신뢰성이 대폭 저하되는 문제점을 야기한다.
또한, 상술한 바와 같이, 종래의 FBGA 타입 반도체 패키지의 경우, 반도체칩은 별도의 버퍼 없이 연성테이프의 회로패턴들상에 곧바로 얹혀지는 구조를 이루는 바, 이 경우, 반도체칩 및 회로패턴들 사이에서 예측하지 못한 전기적인 쇼트가 발생될 가능성이 있기 때문에, 생산라인에서는 반도체칩 및 연성테이프를 어태치하는 접착제를 반드시 절연성(Non-conductive) 접착제로 선택하고 있다. 이 경우, 접착제의 선택폭이 크게 좁아지기 때문에, 생산라인에서는 전체적인 공정운영이 어려워지는 문제점을 감수하여야만 한다.
따라서, 본 발명의 목적은 상술한 회로패턴들을 연성테이프의 이면에 형성하고, 이를 통해, 각 솔더볼들이 연성테이프를 관통하는 넥을 형성하지 않고서도, 각 회로패턴들과 전기적인 접촉관계를 원활하게 이룰 수 있도록 함으로써, 정확한 모양의 솔더조인트를 확보하는데 있다.
본 발명의 다른 목적은 솔더볼들이 연성테이프를 관통하지 않고서도, 각 회로패턴들과 전기적인 접촉관계를 원활하게 이룰 수 있도록 함으로써, 연성테이프로부터 전달되는 변형력에 의한 솔더볼들의 손상을 미리 방지시키는데 있다.
본 발명의 또 다른 목적은 반도체칩 및 회로패턴들을 서로 다른 평면에 배치하고, 이를 통해, 반도체칩 및 회로패턴들 사이의 전기적인 쇼트 가능성을 배제함으로써, 반도체칩 및 연성테이프를 어태치하는 접착제의 선택폭을 확대시키는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
도 1은 종래의 기술에 따른 칩 스케일형 반도체 패키지를 도시한 예시도.
도 2는 본 발명의 일실시예에 따른 칩 스케일형 반도체 패키지를 도시한 예시도.
도 3은 본 발명의 다른 실시예에 따른 칩 스케일형 반도체 패키지를 도시한 예시도.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 칩 스케일형 반도체 패키지는 비아홀들을 통해 연통된 표면 및 이면을 구비하며, 이 이면에 비아홀들에 의해 노출된 다수개의 회로패턴들을 구비하는 연성테이프와, 접착제를 개재한 상태로 연성테이프의 표면에 어태치되며, 일부 비아홀을 관통하는 와이어에 의해 회로패턴들과 전기적으로 접촉되는 반도체칩과, 상술한 회로패턴들의 이면이 노출되도록 연성테이프의 이면을 커버하는 솔더 마스크와, 솔더 마스크의 회로패턴 노출부위에 얹혀진 상태로 회로패턴들과 전기적으로 접촉되는 다수개의 솔더볼들을 포함하여 이루어진다.
이러한 본 발명에서는 회로패턴들을 연성테이프의 이면에 형성하고 있기 때문에, 각 솔더볼들은 연성테이프를 관통하는 넥을 형성하지 않고서도, 각 회로패턴들과 전기적인 접촉관계를 원활하게 이룰 수 있으며, 결국, 생산라인에서는 정확한 모양의 솔더조인트를 원활하게 확보할 수 있다.
이 경우, 솔더볼들은 연성테이프를 관통하지 않고서도, 각 회로패턴들과 전기적인 접촉관계를 원활하게 이룰 수 있기 때문에, 연성테이프의 변형에 의한 응력전달을 차단받을 수 있고, 결국, 예측하지 못한 손상을 미리 방지받을 수 있다.
또한, 본 발명의 경우, 반도체칩은 연성테이프의 표면에 배치되고, 회로패턴들은 연성테이프의 이면에 배치되기 때문에, 생산라인에서는 반도체칩 및 회로패턴들 사이의 전기적인 쇼트 가능성을 배제할 수 있고, 결국, 생산라인에서는 반도체칩 및 연성테이프를 어태치하는 접착제의 선택폭을 대폭 확대시킬 수 있음으로써, 전체적인 공정운영을 탄력적으로 진행시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 칩 스케일형 반도체 패키지를 좀더 상세히 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 발명에 따른 칩 스케일형 반도체 패키지는 전체적으로 보아, 표면 및 이면을 구비하는 연성테이프(30)와, 이 연성테이프(30)의 표면에 배치된 반도체칩(40)과, 이 연성테이프(30)의 이면에 배치된 솔더볼들(48)의 조합으로 이루어진다.
이때, 연성테이프(30)의 이면에는 상술한 솔더볼들(48)과 전기적으로 접촉되는 다수개의 회로패턴들(32)이 형성된다.
여기서, 상술한 연성테이프(30)에는 표면 및 이면을 연통시키는 다수개의 비아홀들(47)이 형성되는데, 이 경우, 연성테이프(30)의 이면에 형성된 회로패턴들(32)은 이 비아홀들(47) 중의 일부를 통해 연성테이프(30)의 표면으로 노출된다.
이때, 상술한 반도체칩(40)은 이 비아홀(47)을 관통한 와이어(44)를 통해 회로패턴(32)들과 전기적으로 접촉되는 구조를 이룬다. 이 경우, 반도체칩(40) 및 연성테이프(30) 사이에는 접착제(42)가 배치되는데, 이 접착제(42)는 반도체칩(40) 및 연성테이프(30)의 어태치상태를 견고하게 유지시켜주는 기능을 수행한다.
한편, 연성테이프(30)의 이면에는 솔더볼 윈도우들(49)을 통해 회로패턴들(32)의 이면을 노출시키는 솔더 마스크(34)가 이 연성테이프(30)의 이면을 커버한 상태로 배치되는데, 이 경우, 상술한 솔더볼들(48)은 솔더 마스크(34)의 솔더볼 윈도우들(49)에 얹혀짐으로써, 상술한 회로패턴들(32)과 전기적으로 접촉되는 구조를 이룬다.
이때, 상술한 각 구성물들은 몰드물(46)에 의해 감싸져, 외부의 충격으로부터 안정적으로 보호된다.
이러한 "회로패턴들의 배치구조", "반도체칩과 솔더볼들의 연결구조", "솔더볼들과 회로패턴들의 연결구조" 등은 본 발명의 요지를 이루는 부분으로, 물론, 종래의 칩 스케일형 반도체 패키지는 이러한 구조를 전혀 이루고 있지 않았다.
종래의 경우, 각 회로패턴들은 연성테이프의 표면에 형성되어 있었기 때문에, 각 솔더볼들은 연성테이프를 관통하는 넥을 형성하지 않고서는 각 회로패턴들과 전기적인 접촉관계를 이룰 수 없었으며, 결국, 생산라인에서는 각 솔더볼들을 형성시킬때마다, 이에 대응되는 넥을 형성시켜야 하였고, 그 결과, 생산라인에서는 정확한 모양의 솔더조인트를 획득하기 어려운 문제점을 감수하여야만 하였다.
그러나, 본 발명의 경우, 상술한 바와 같이, 각 회로패턴들(32)은 연성테이프(30)의 이면에 형성되기 때문에, 각 솔더볼들(48)은 연성테이프(30)를 관통하는 넥을 형성하지 않고서도, 각 회로패턴들(32)과 전기적인 접촉관계를 이룰 수 있으며, 결국, 생산라인에서는 솔더볼들(48)의 "넥 형성공정"을 배제할 수 있음으로써, 정확한 모양의 솔더조인트를 원활하게 확보할 수 있다.
또한, 종래의 경우, 솔더볼들의 넥은 연성테이프의 비아홀들을 관통하는 구조를 이루고 있었던 바, 이 상태에서, 연성테이프의 사소한 변형이 야기되는 경우, 솔더볼들의 넥은 연성테이프로부터 전달되는 변형력에 의해 일정 크기의 응력을 받게 됨으로써, 일정한 손상을 입게 되고, 결국, 각 솔더볼들은 전기적인 신뢰성이 대폭 저하되는 문제점을 야기하였다.
그러나, 본 발명의 경우, 솔더볼들(48)은 연성테이프(30)를 관통하지 않고서도, 각 회로패턴들(32)과 전기적인 접촉관계를 원활하게 이룰 수 있기 때문에, 연성테이프(30)의 변형에 의한 응력전달을 미리 차단받을 수 있게 되며, 결국, 예측하지 못한 손상을 미리 방지받을 수 있다.
또한, 종래의 경우, 반도체칩은 별도의 버퍼 없이 연성테이프의 회로패턴들상에 곧바로 얹혀지는 구조를 이루었던 바, 이 경우, 반도체칩 및 회로패턴들 사이에서 예측하지 못한 전기적인 쇼트가 발생될 가능성이 있기 때문에, 생산라인에서는 반도체칩 및 연성테이프를 어태치하는 접착제를 반드시 절연성 접착제로 선택할 수밖에 없었으며, 이 경우, 접착제의 선택폭이 크게 좁아지기 때문에, 생산라인에서는 전체적인 공정운영이 어려워지는 문제점을 감수하여야만 하였다.
그러나, 본 발명의 경우, 반도체칩(40)은 연성테이프(30)의 표면에 배치되고, 회로패턴들(32)은 이 반도체칩(40)과 전혀 다른 위치인 연성테이프(30)의 이면에 배치되기 때문에, 생산라인에서는 반도체칩(30) 및 회로패턴들(32) 사이의 전기적인 쇼트 가능성을 배제할 수 있고, 결국, 생산라인에서는 반도체칩(40) 및 연성테이프(30)를 어태치하는 접착제(42)의 선택폭을 대폭 확대시킬 수 있음으로써, 전체적인 공정운영을 탄력적으로 진행시킬 수 있다.
한편, 도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따르면, 연성테이프(30)의 표면과 접착제(42) 사이에는 솔더레이어(36)가 더 형성된다.
종래의 경우, 연성테이프는 자신의 표면에 회로패턴들을 형성하고 있었기 때문에, 상술한 바와 같이, "솔더조인트의 정확한 모양을 확보할 수 없는 점", "솔더볼이 손상을 입는점", "접착테이프의 폭 넓은 운영을 이룰 수 없는 점" 등의 여러 가지 문제점을 야기시키기는 하였지만, 비아홀들이 이 회로패턴들에 의해 차단되는 구조를 이룰 수 있었기 때문에, 반도체칩을 어태치시키는 접착제의 표면이 굴곡되는 현상은 미리 차단시킬 수 있었다.
그러나, 상술한 본 발명의 일실시예의 경우, 연성테이프(30)는 자신의 이면에 회로패턴들(32)을 형성하고 있기 때문에, 상술한 여러 가지 문제점들을 방지할 수는 있지만, 필연적으로 비아홀들(47)이 오픈되는 구조를 이룰 수밖에 없기 때문에, 본 발명이 적용되는 경우, 생산라인에서는 반도체칩(40)을 어태치시키는 접착제(42)의 표면이 심하게 굴곡되는 문제점을 감수할 수밖에 없다.
이러한 문제점을 감안하여, 본 발명의 다른 실시예에서는 연성테이프(30)의 표면과 접착제(42) 사이에 솔더레이어(36)를 더 형성시키고, 이 솔더레이어(36)를 통해 와이어들(44)의 관통이 필요한 일부 비아홀들(47)을 제외한 나머지 비아홀들(47)을 차단시킴으로써, 반도체칩(40)을 어태치시키는 접착제(42)의 표면이 굴곡되는 현상을 미리 차단시킬 수 있다.
물론, 이러한 본 발명의 다른 실시예의 경우에도, 회로패턴들(32)은 연성테이프(30)의 이면에 배치된 구조를 이루기 때문에, 생산라인에서는 솔더조인트의 모양을 정확하게 확보할 수 있고, 솔더볼들(48)의 손상을 미리 방지할 수 있으며, 접착테이프(42)의 운영을 폭 넓게 확보할 수 있다.
이후, 본 발명의 칩 스케일형 반도체 패키지는 일련의 후처리 공정을 거쳐, 전기·전자기기에 실장됨으로써, 이 장치들의 핵심소자로써의 역할을 충실히 수행한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 칩 스케일형 반도체 패키지에서는 회로패턴들을 연성테이프의 이면에 형성하고, 이를 통해, 종래의 구조적인 문제점을 개선시킴으로써, 솔더조인트의 모양을 정확하게 확보할 수 있고, 솔더볼들의 손상을 미리 방지할 수 있으며, 접착테이프의 운영을 폭 넓게 확보할 수 있다.
이러한 본 발명은 상술한 FBGA 타입 칩 스케일형 반도체 패키지에 국한되지 않으며, 생산라인에서 제조되는 전 품종의 칩 스케일형 반도체 패키지에서 전반적으로 유용한 효과를 나타낸다.
그리고, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 칩 스케일형 반도체 패키지에서는 반도체칩과 회로패턴들을 연성테이프의 동일면, 예컨대, 표면에 배치하던 종래와 달리, 반도체칩과 회로패턴들을 연성테이프의 각기 다른면에 배치한다. 이 경우, 반도체칩은 예컨대, 연성테이프의 표면에 배치되고, 회로패턴들은 반도체칩의 형성위치와 다른 곳, 예컨대, 연성테이프의 이면에 배치된다.
이러한 본 발명의 경우, 회로패턴들은 연성테이프의 이면에 배치되어 있기 때문에, 각 솔더볼들은 연성테이프를 관통하는 넥을 형성하지 않고서도, 각 회로패턴들과 전기적인 접촉관계를 원활하게 이룰 수 있으며, 결국, 생산라인에서는 정확한 모양의 솔더조인트를 원활하게 확보할 수 있다.
또한, 각 솔더볼들은 연성테이프를 관통하지 않고서도, 각 회로패턴들과 전기적인 접촉관계를 원활하게 이룰 수 있기 때문에, 연성테이프의 변형에 의한 응력전달을 차단받을 수 있고, 결국, 예측하지 못한 손상을 미리 방지받을 수 있다.
더욱이, 본 발명의 경우, 반도체칩은 연성테이프의 표면에 배치되고, 회로패턴들은 연성테이프의 이면에 배치되기 때문에, 생산라인에서는 반도체칩 및 회로패턴들 사이의 전기적인 쇼트 가능성을 배제할 수 있고, 결국, 생산라인에서는 반도체칩 및 연성테이프를 어태치하는 접착제의 선택폭을 대폭 확대시킬 수 있음으로써, 전체적인 공정운영을 탄력적으로 진행시킬 수 있다.

Claims (2)

  1. 비아홀들을 통해 연통된 표면 및 이면을 구비하며, 상기 이면에 상기 비아홀들에 의해 노출된 다수개의 회로패턴들을 구비하는 연성테이프와;
    접착제를 개재한 상태로 상기 연성테이프의 표면에 어태치되며, 상기 비아홀을 관통하는 와이어에 의해 상기 회로패턴들과 전기적으로 접촉되는 반도체칩과;
    상기 회로패턴들의 일부가 노출되도록 상기 연성테이프의 이면을 커버하는 솔더 마스크와;
    상기 솔더 마스크의 회로패턴 노출부위에 얹혀진 상태로 상기 회로패턴들과 전기적으로 접촉되는 다수개의 솔더볼들을 포함하는 것을 특징으로 하는 칩 스케일형 반도체 패키지.
  2. 제 1 항에 있어서, 상기 연성테이프의 표면과 접착제 사이에는 상기 접착제의 표면굴곡을 방지하기 위한 솔더레이어가 더 형성되는 것을 특징으로 하는 칩 스케일형 반도체 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030012994A (ko) * 2001-08-06 2003-02-14 삼성전자주식회사 볼 랜드패드와 접착제가 격리된 ｔｂｇａ 패키지와 그제조 방법 및 멀티 칩 패키지

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