KR20010017209A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 제 1 Ta2O5층, BST층 및 제 2 Ta2O5층으로 적층된 구조의 유전체층을 도입하므로써, 캐패시터의 하부 전극 및 상부 전극으로 공정이 용이한 폴리실리콘을 사용할 수 있게 하여 BST 캐패시터의 하부 전극 및 상부 전극으로 노블 메탈을 사용함에 의해 발생되는 문제를 방지할 수 있는 반도체 소자의 캐패시터 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 고유전체 캐패시터의 유전체층으로 제 1 Ta2O5층, BST층 및 제 2 Ta2O5층으로 적층된 구조를 도입하므로써, 캐패시터의 하부 전극 및 상부 전극으로 공정이 용이한 폴리실리콘을 사용할 수 있게 하여 공정 단순화를 이룰 수 있는 반도체 소자의 캐패시터 제조 방법이 개시된다.
일반적으로, 반도체 소자가 고집적화 및 소형화되어감에 따라 캐패시터가 차지하는 면적 또한 줄어들고 있는 추세이다. 캐패시터의 면적이 줄어들고 있음에도 불구하고 소자의 동작에 필요한 캐패시터의 정전 용량은 확보되어야 한다. 정전 용량을 확보하기 위해 하부 전극을 3차원 구조로 형성하여 유효 표면적을 증대시키고 있으나, 이 방법 역시 한계에 도달하여 256M DRAM급 이상의 고집적 반도체 소자에는 적용할 수 없는 실정이다. 정전 용량을 확보하기 위한 다른 방법은 높은 유전율을 갖는 유전체를 사용하여 캐패시터를 제조하는 것이다.
최근, 높은 유전율을 갖는 BST를 사용하여 BST 캐패시터를 제조하는 방법이 연구되고 있다. BST 캐패시터는 폴리실리콘 콘택 등과 같은 하부 구조가 형성된 반도체 기판 상에 배리어 메탈층을 형성한 후, Pt, Ru, Ir 등과 같은 노블 메탈(noble metal)을 사용하여 하부전극을 형성하고, 노블 메탈 하부전극 상에 BST를 증착 및 열처리하여 BST 유전체층을 형성하고, 노블 메탈을 사용하여 상부전극을 형성하여 제조된다. 캐패시터용 고유전율 물질로 BST를 사용할 때, 하부 전극으로 Pt를 사용하는 것이 전기적 특성 측면에서 유리한 것으로 알려져 있어 하부 전극으로 Pt의 사용이 적극적으로 검토되고 있다.
이와 같은 기존의 캐패시터 제조 방법에 있어서, 노블 메탈 하부 전극 상에 BST 유전체층을 형성하기 위해, BST를 증착한 후에 O2나 N2O 분위기에서 열처리를 실시하게 되는데, 이때 배리어 메탈층 및 폴리실리콘 플러그 표면이 산화되어 전기적 특성의 열화를 초래하는 문제가 있다. 이와 같은 문제는 노블 메탈이 O2확산에 의한 배리어 역할을 못하기 때문이다. 배리어 메탈층 및 폴리실리콘 플러그 표면의 산화가 심할 경우, 산화된 부분이 폴리실리콘 플러그와 노블 메탈 하부 전극 사이에서 유전체층 역할을 하게되어 원하지 않는 캐패시터가 구성되며, 이러한 원치 않는 캐패시터와 하부 전극/유전체막/상부 전극의 실제 캐패시터는 직렬로 연결된 상태를 이루게 되어 결국 캐패시터의 정전 용량을 감소시킬 뿐만 아니라 실제 캐패시터 구조의 전기적, 기계적 특성의 열화를 키는 문제점이 있다. 또한, 노블 메탈은 반도체 기판 내에서 마이너리티 라이프 타임 킬러(Minority Life time killer)로 작용하여 공정 라인 및 소자의 오염 가능성으로 사용에 제약이 따르고 있는 실정이다.
따라서, 본 발명은 제 1 Ta2O5층, BST층 및 제 2 Ta2O5층으로 적층된 구조의 유전체층을 도입하므로써, 캐패시터의 하부 전극 및 상부 전극으로 공정이 용이한 폴리실리콘을 사용할 수 있게 하여 BST 캐패시터의 하부 전극 및 상부 전극으로 노블 메탈을 사용함에 의해 발생되는 문제를 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 기판 상에 도프트 폴리실리콘을 사용하여 하부 전극을 형성하는 단계; 상기 하부 전극 상에 제 1 Ta2O5층을 형성하는 단계; 상기 제 1 Ta2O5층 상에 BST층을 형성하는 단계; 상기 BST층 상에 제 2 Ta2O5층을 형성하고, 이로 인하여 Ta2O5/BST/Ta2O5유전체층이 형성되는 단계; 및 상기 Ta2O5/BST/Ta2O5유전체층 상에 도프트 폴리실리콘을 사용하여 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1c는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1 : 반도체 기판 10 : 접합부
2 : 층간 절연막 3 : 하부 전극
4 : 산화 방지막 5 : 제 1 Ta2O5층
6 : BST층 7 : 제 2 Ta2O5층
567: Ta2O5/BST/Ta2O5유전체층 8 : TiN막
9 : 상부 전극
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 구성하기 위한 여러 요소가 구비된 반도체 기판(1) 상에 층간절연막(2)을 형성한 후, 층간 절연막(2)의 일부를 식각하여 접합부(10)가 노출되는 콘택홀을 형성한다. 콘택홀을 포함한 전체 구조상에 제 1 도프트 폴리실리콘층을 증착한 후, 패터닝하여 폴리실리콘 하부 전극(3)을 형성하고, 폴리실리콘 하부 전극(3)의 표면을 세정한 후, 표면이 산화되는 것을 방지하기 위하여 산화 방지막(4)을 형성한다.
상기에서, 세정 공정은 폴리실리콘 하부 전극(3)의 표면에 생성된 자연 산화막을 제거하기 위하여 HF 나 BOE 용액을 사용한다. 산화 방지막(4)은 후속 캐패시터의 유전체층 증착시나 증착 후에 산소 분위기에서 열처리할 때 폴리실리콘 하부 전극(3)의 표면이 산화되어 캐패시터의 유효 산화막 두께의 증가를 방지하기 위하여, NH3분위기에서 800 내지 950℃ 온도로 급속 열 질화 처리(rapid thermal nitridation; RTN)하여 형성되거나, NH3나 N2O 플라즈마를 처리하여 형성되는 얇은 질화막이다.
도 1b를 참조하면, 산화 방지막(4)이 형성된 폴리실리콘 하부 전극(3) 상에 제 1 Ta2O5층(5), BST층(6) 및 제 2 Ta2O5층(7)을 순차적으로 형성하고, 이로 인하여 Ta2O5/BST/Ta2O5유전체층(567)이 형성된다.
상기에서, 제 1 Ta2O5층(5)은 20 내지 50Å 두께로 얇게 형성한 후, N2O 가스 분위기에서 열처리하여 제 1 Ta2O5층(5)을 안정화시킨다. BST층(6)은 Ba(DPM)2, Sr(DPM) 및 TiO2(DPM)2를 이용하여 400 내지 450℃의 온도 조건 및 1 내지 2Torr의 압력 조건에서 리퀴드 소오스(liquid source) CVD 방법으로 100 내지 200Å의 두께로 두껍게 증착한 후, 유전율을 극대화하기 위하여 열처리 공정을 실시하여 형성한다. 열처리 공정은 300 내지 400℃의 온도에서 O2나 N2O 플라즈마를 처리를 실시하거나 UV/O3처리를 실시하여 불순물을 제거한 후, 600 내지 700℃의 온도에서 산소 분위기로 열처리를 실시한다. 제 2 Ta2O5층(7)은 20 내지 50Å 두께로 얇게 형성한 후, N2O 가스 분위기에서 낮은 온도로 플라즈마 처리하여 제 2 Ta2O5층(7)을 안정화시킴은 물론 BST층(6)이 열화 되는 것을 방지한다.
한편, Ta2O5는 유전 상수가 약 25 정도이고, BST는 유전 상수가 약 300 정도이다. 따라서, 제 1 Ta2O5층(5) 및 제 2 Ta2O5층(7) 각각의 두께를 20 내지 50Å 두께로 얇게 형성하고, BST층(6)의 두께를 100 내지 200Å 두께로 두껍게 형성하므로, Ta2O5/BST/Ta2O5유전체층(567)의 유전 상수를 최대한 크게 하여 캐패시터의 정전 용량을 극대화시킬 수 있다.
도 1c를 참조하면, Ta2O5/BST/Ta2O5유전체층(567) 상에 TiN막(8)을 형성하고, TiN막(8) 상에 도프트 폴리실리콘을 이용하여 상부 전극(9)을 형성한다.
상기에서, TiN막(8)은 TDMAT 또는 TiCl4를 소오스 가스로 이용하여 화학기상증착 방법으로 형성한다.
상술한 바와 같이, 본 발명은 제 1 Ta2O5층, BST층 및 제 2 Ta2O5층으로 적층된 구조의 유전체층을 도입하므로써, 기존의 BST 캐패시터의 전극으로 사용하는 노블 메탈 대신에 폴리실리콘을 사용 가능하게 하여 노블 메탈 전극에서 발생되는 문제점이 해소되고, 기존의 캐패시터 전극으로 사용되는 폴리실리콘을 그대로 사용하므로 장비 투자비가 절감되며, 또한 노블 메탈 전극 구조의 캐패시터 공정 보다 본 발명의 공정이 매우 간단하므로 공정이 단순화되고, 유전체막인 Ta2O5/BST/Ta2O5구조는 정전 용량이 증대되는 효과가 있으므로 전체적으로 반도체 소자의 수율 향상에 기여할 수 있다.
Claims (8)
- 기판 상에 도프트 폴리실리콘을 사용하여 하부 전극을 형성하는 단계;상기 하부 전극 상에 제 1 Ta2O5층을 형성하는 단계;상기 제 1 Ta2O5층 상에 BST층을 형성하는 단계;상기 BST층 상에 제 2 Ta2O5층을 형성하고, 이로 인하여 Ta2O5/BST/Ta2O5유전체층이 형성되는 단계; 및상기 Ta2O5/BST/Ta2O5유전체층 상에 도프트 폴리실리콘을 사용하여 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 Ta2O5층은 20 내지 50Å 두께로 얇게 형성한 후, N2O 가스 분위기에서 열처리하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 BST층은 Ba(DPM)2, Sr(DPM) 및 TiO2(DPM)2를 이용하여 400 내지 450℃의 온도 조건 및 1 내지 2Torr의 압력 조건에서 리퀴드 소오스 CVD 방법으로 100 내지 200Å의 두께로 두껍게 증착한 후, 300 내지 400℃의 온도에서 O2나 N2O 플라즈마를 처리하거나 UV/O3처리하고, 600 내지 700℃의 온도 조건 및 산소 분위기에서 열처리하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 Ta2O5층은 20 내지 50Å 두께로 얇게 형성한 후, N2O 가스 분위기에서 낮은 온도로 플라즈마 처리하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 Ta2O5층을 형성하기 전에 상기 하부 전극의 표면에 산화 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 5 항에 있어서,상기 산화 방지막은 NH3분위기에서 800 내지 950℃ 온도로 급속 열 질화 처리하여 형성하거나, NH3나 N2O 플라즈마를 처리하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 상부 전극을 형성하기 전에 상기 Ta2O5/BST/Ta2O5유전체층상에 TiN막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 7 항에 있어서,상기 TiN막은 TDMAT 또는 TiCl4를 소오스 가스로 이용하여 화학기상증착 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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