KR20010011152A - 반도체 메모리의 칼럼 구제 회로 - Google Patents

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Abstract

본 발명은 메모리 어레이가 많은 수의 어레이 유니트들로 분할되어 있는 고집적 반도체 회로가 고주파수에서 동작하기에 적합하도록 하는 반도체 메모리의 칼럼 구제 회로에 관한 것이다.
메모리 어레이 내부의 다수의 어레이 유니트들은 각기 다수의 정상 메모리 셀들과 다수의 구제 메모리 셀들을 포함하며, 다수의 정상 메모리 셀들에 저장되어 있는 정상 데이터들과 다수의 구제 메모리 셀들에 저장되어 있는 구제 데이터는 각기 로컬 정상 입출력라인과 로컬 구제 입출력라인을 통해 출력된다. 칼럼 구제부는 칼럼 어드레스 및 로우 어드레스, 그리고 퓨즈의 단락상태에 따라 구제 인에이블신호를 출력하며, 그 구제 인에이블신호의 논리상태에 따라 다수의 정상 메모리 셀들에 저장되어 있던 정상 데이터 또는 다수의 구제 메모리 셀들에 저장되어 있던 구제 데이터 중에서 하나의 데이터가 선택되며, 선택 출력된 데이터는 글로벌 입출력라인을 통해 메인앰프로 출력된다.

Description

반도체 메모리의 칼럼 구제 회로{COLUMN REDUNDANCY CIRCUIT FOR SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리의 칼럼 구제회로에 관한 것으로, 특히 로우 어드레스 및 칼럼 어드레스에 근거하여 메모리 어레이에서 출력되는 정상 데이터와 구제 데이터 중에서 하나를 선택하여 센스앰프로 출력함으로써, 메모리 어레이가 많은 수의 어레이 유니트들로 분할되어 있는 고집적 반도체 회로가 고주파수에서 동작하기에 적합하도록 하는 반도체 메모리의 칼럼 구제 회로에 관한 것이다.
종래의 칼럼 구제회로에는 주로 칼럼 어드레스를 이용한 칼럼 구제회로와, 입출력별 구제회로가 있다.
도 1은 종래 기술에 따른 칼럼 어드레스를 이용한 칼럼 구제회로의 블록도이다.
클럭 버퍼(1)는 외부 클럭(EX_CLK)을 버퍼링하여 펄스폭 조절부(5)로 출력하고, 어드레스 버퍼(2)는 외부 어드레스(EX_ADD)를 버퍼링하여, 칼럼 구제부(4)와 칼럼 프리디코더(6)로 출력한다. 버스트 모드에서 어드레스 카운터(3)는 버퍼링된 외부 어드레스(EX_ADD)를 카운트하여 내부 어드레스(IN_ADD)를 칼럼 구제부(4)와 칼럼 프리디코더(6)로 출력한다. 칼럼 구제부(4)는 입력되는 외부 어드레스(EX_ADD)와 내부어드레스(IN_ADD)를 근거로 각 메모리 어레이의 다수의 유니트별로 구제 여부를 판단하여 그에따른 구제정보(RE_INF)를 출력한다.
펄스폭 조절부(5)는 버퍼링된 외부 클럭(EX_CLK)을 근거로 칼럼 선택신호의 펄스폭을 결정하기 위한 내부 클럭(IN_CLK)을 칼럼 프리디코더(6)로 출력하고, 구제정보(RE_INF)를 갖는 구제 클럭(CLK_RE_INF)을 칼럼 디코더(7)로 출력한다.
칼럼 프리디코더(6)는 구제가 발생하지 않은 경우인 비구제 모드에서는 정상 어드레스 경로를 인에이블시키고, 반대로, 구제가 발생한 경우인 구제모드에서는 정상 어드레스 경로를 디스에이블시키며, 어드레스 버퍼(2)로 부터의 칼럼 어드레스(Y_ADD)를 프리 디코딩하여 칼럼 디코더(7)로 출력한다. 프리 디코딩된 칼럼 어드레스(Y_ADD)의 펄스 폭은 외부 클럭(EX_CLK)에 의해 결정된다.
칼럼 디코더(7)는 구제클럭(CLK_RE_INF)을 근거로 구제 여부를 판단하여, 정상 칼럼선택신호(NYS) 또는 구제 칼럼선택신호(RYS)를 메모리 어레이(8)로 출력한다. 즉, 비구제 모드일때는 정상 칼럼선택신호(NYS)를 출력하고, 구제 모드 일때는 구제 칼럼선택신호(RYS)를 출력한다. 여기서, 정상 칼럼선택신호(NYS) 또는 구제 칼럼선택신호(RYS)는 메모리 어레이(8) 내부의 센스 앰프(도면에 도시안됨)를 선택하기 위한 신호이다.
메모리 어레이(8)는 다수의 정상 메모리 셀들과 다수의 구제 메모리 셀들로 이루어진다. 칼럼 디코더(7)에서 정상 칼럼선택신호(NYS)가 출력되면 메모리 어레이(8)의 정상 메모리 셀들에 저장되어 있던 데이타가 읽혀지며, 반대로 칼럼 디코더(7)에서 구제 칼럼선택신호(RYS)가 출력되면 메모리 어레이(8)의 구제 메모리 셀들에 저장되어 있던 데이타가 읽혀진다. 읽혀진 데이터는 입출력라인(LIOT/B)를 통해 메인앰프(9)로 입력되고 증폭되어 출력버퍼(도면에 도시안됨)로 출력된다.
도 2는 도 1의 회로에 대한 타이밍도로서, 도 2a는 비구제 모드에서, 도 2b는 구제모드에서의 타이밍도이다. 도 2a 및 도 2b에 도시된 바와같이, 외부 클럭(EX_CLK)이 입력되는 상태에서, 칼럼 어드레스 스트로브 신호(CAS)가 입력되면, 외부 어드레스(EX_ADD) 및 내부 어드레스(IN_ADD)가 천이된다. 내부 어드레스(IN_ADD)가 천이되고부터 제1 소정시간(t1)이 경과한 이후에 구제정보(RE_INF)가 하이상태로 되고, 구제클럭(IN_CLK)이 하이상태가 된다. 도 2a에서 구제클럭(IN_CLK)이 하이상태인 것은 칼럼 구제회로가 비구제 모드에서 동작됨을 의미하고, 도 2b에서 구제클럭(IN_CLK)이 하이상태인 것은 칼럼 구제 회로가 구제 모드에서 동작됨을 의미한다.
제1 소정시간(t1)에서부터 제2 소정시간(t2)이 경과한 이후, 도 2a에 도시된 바와같이 정상모드에서는 정상 칼럼선택신호(NYS)가 인에이블되고, 도 2b에 도시된 바와같이 구제모드에서는 구제 칼럼선택신호(RYS)가 인에이블된다.
그 제2 소정시간(t2)은 구제 여부에 따라 칼럼 프리디코더(6)와 칼럼 디코더(7)가 칼럼 구제회로를 정상모드에서 동작시킬 것인지, 구제모드에서 동작시킬 것인지를 결정하는데 경과하는 시간으로서, 정상모드와 구제모드에 상관 없이 동일하다.
이 제2 소정시간(t2)은 구제 여부의 판단없이 정상 칼럼선택신호(NYS)가 출력될때의 시간에 비해서 분명히 더 길어지며, 이 제2 소정시간(t2)이 길어짐으로 인해 칼럼 구제회로의 전체 처리 속도가 지연되는 문제점이 있다.
이와같은 속도지연에 따른 문제점을 해결하기 위하여, 입출력별 구제회로가 제공될 수 있다.
도 3은 종래 기술에 따른 입출력별 구제회로의 블록도이다. 도 3에 도시된 클럭버퍼(1), 어드레스 버퍼(2), 및 어드레스 카운터(3)는 도 1에 도시된 것들과 구성 및 동작이 동일하다. 펄스폭 조절부(31)는 버퍼링된 외부 클럭(EX_CLK)을 근거로 칼럼 선택신호의 펄스폭을 결정하기 위한 내부 클럭(IN_CLK)을 칼럼 프리디코더(32)로 출력한다. 외부에서 입력된 칼럼 어드레스(Y_ADD)는 어드레스 버퍼(2), 칼럼 프리디코더(32)를 거쳐 칼럼 디코더(33)로 입력되며, 칼럼 디코더(33)는 칼럼 선택신호(YS)를 메모리 어레이(34)로 출력한다. 여기서, 칼럼 어드레스(Y_ADD)와 컬럼 선택신호(YS)는 구제 여부에 상관없다. 메모리 어레이(34)는 정상 메모리 셀들과 구제 메모리 셀들을 포함하며, 각 어레이는 도 1에 도시된 메모리 어레이(8)와는 달리 다수의 어레이 유니트로 구분되지 않는다. 정상 어레이 설들에 저장되어 있는 데이터들은 정상 입출력라인(NLIOT/B)을 통해 메인앰프(35)로 입력되고, 구제 메모리 셀들에 저장되어 있는 데이터들은 구제 입출력라인(RLIOT/B)을 통해 메인앰프(35)로 입력된다.
칼럼 구제부(36)는 정상 입출력라인(NLIOT/B) 및 구제 입출력라인(RLIOT/B)에 대한 구제 여부를 판단하여 구제정보(RE_INF)를 메인앰프(35)로 출력한다. 그 구제정보(RE_INF)에 따라 메인앰프(35)는 상기 정상 입출력라인(NLIOT/B)으로 입력된 데이터와 구제 입출력라인(RLIOT/B)으로 입력된 데이터 중에서 하나를 증폭하여 출력한다.
이와같이, 도 3에 도시된 회로는 도 1에 도시된 회로와는 달리 칼럼선택신호(YS)(도 1에 도시된 정상컬럼선택신호(NYS)와 동일)를 메모리 어레이(34)로 출력할때 구제 여부를 판단 하지않기 때문에, 구제여부를 판단하는데 소요되는 별도의 시간이 경과하지 않으므로, 도 1의 회로에 비하여 속도는 빨라진다. 그러나, 메모리 어레이를 구분하지 못하기 때문에 구제 효율이 떨어지는 문제점이 있다. 또한, 메모리 어레이가 다수의 어레이 유니트로 나누어지고, 어레이 유니트의 수가 많아질수록, 구제 입출력라인(RLIOT/B)의 부하가 증가되기 때문에, 이러한 회로가 적용되기 위해서는 어레이 유니트의 수가 한정되어야 하는 문제점이 있다. 따라서, 메모리 어레이가 많은 수의 어레이 유니트들로 분할되어 있는 고집적회로에서는 적합하지 않다.
본 발명의 목적은 메모리 어레이가 많은 수의 어레이 유니트들로 분할되어 있는 고집적 반도체 회로의 동작 속도를 높이는 것이다.
본 발명의 다른 목적은 정상 모드, 구제 모드에 상관없이 메모리 어레이는 동일한 글로벌 입출력라인을 사용함으로써 메모리 어레이의 레이아웃을 줄이는 것이다.
도 1은 종래 기술에 따른 반도체 메모리의 칼럼 어드레스를 이용한 칼럼 구제회로의 블록도이다.
도 2는 도 1의 회로에 대한 타이밍도로서, 도 2a는 비구제 모드에서, 도 2b는 구제모드에서의 타이밍도이다.
도 3은 종래 기술에 따른 반도체 메모리의 입출력별 구제회로의 블록도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리의 칼럼 어드레스를 이용한 칼럼 구제회로의 블록도이다.
도 5는 도 4에서, 칼럼 구제부의 상세 회로도이다.
도 6은 도 4에서, 메모리 어레이의 상세 구성도이다.
도 7은 도 4의 회로에 대한 타이밍도로서, 도 7a는 비구제 모드에서, 도 7b는 구제모드에서의 타이밍도이다.
**** 도면의 주요 부분에 대한 부호의 설명 ****
1: 클럭버퍼 2: 어드레스 버퍼
3: 어드레스 카운터 41: 펄스폭 조절부
42 : 칼럼 프리디코더 43: 칼럼 디코더
44: 칼럼 구제부 45: 메모리 어레이
46: 메인앰프 440-447: 인에이블부
448: 조합부 451-454: 어레이 유니트
456: 버퍼부
상기 목적을 달성하기 위한 본 발명의 구성은, 칼럼 어드레스 및 로우 어드레스, 그리고 퓨즈의 단락상태에 따라 구제 인에이블신호를 출력하는 칼럼 구제부와; 다수의 정상 메모리 셀들과 다수의 구제 메모리 셀들을 각기 갖는 다수의 어레이 유니트들과, 상기 정상 메모리 셀에 저장되어 있는 정상 데이터 또는 상기 구제 메모리 셀에 저장되어 있는 구제 데이터 중에서 상기 구제 인에이블신호에 따라 하나의 데이터를 선택하여 출력하는 스위치부를 포함하는 메모리 어레이를 포함하며; 상기 스위치부에 의해 선택, 출력되는 데이터는 글로벌 입출력라인을 통해 메인앰프로 출력된다.
이와같이 구성된 본 발명을 첨부한 도면을 참조하여 설명한다.
도 4는 본 발명의 실시예에 따른 반도체 메모리의 칼럼 어드레스를 이용한 칼럼 구제회로의 블록도이다. 도 4에 도시된 클럭버퍼(1), 어드레스 버퍼(2), 및 어드레스 카운터(3)는 도 1에 도시된 것들과 구성 및 동작이 동일하므로 그 설명은 생략한다.
펄스폭 조절부(41)는 클럭 버퍼(1)에서 버퍼링된 외부 클럭(EX_CLK)을 근거로 칼럼 선택신호의 펄스폭을 조절하기 위한 내부 클럭(IN_CLK)을 칼럼 프리디코더(42) 및 칼럼 디코더(43)로 출력한다. 칼럼 디코더(43)는 프리 디코딩된 칼럼 어드레스를 입력받고 내부 클럭(IN_CLK)을 입력받아, 구제 여부에 상관없이 정상 칼럼선택신호(NYS)와 구제 칼럼선택신호(RYS)를 메모리 어레이(45)로 출력한다.
칼럼 구제부(44)는 어드레스 버퍼(2)로 부터의 외부 어드레스(EX_ADD), 및 어드레스 카운터(3)로 부터의 내부 어드레스(IN_ADD)를 입력받아 구제모드인지 아닌지를 판단하여, 구제 인에이블신호(EN_RE)를 메모리 어레이(45)로 출력하며, 상세하게는, 도 5에 도시된 바와같이, 로우 어드레스(X_ADD0,X_ADD1)와 퓨즈상태(F0,F1)에 따라 칼럼 어드레스 트루신호(Y_ADDT) 또는 칼럼 어드레스 바 신호(Y_ADDB)를 출력하는 다수의 인에이블부(440-447)와, 그 다수의 인에이블부(440-447)에서 출력되는 신호들을 조합하여 구제 인에이블신호(EN_RE)를 메모리 어레이(45)로 출력하는 조합부(448)로 이루어진다.
다수의 인에이블부(440-447)의 갯수는 칼럼 어드레스의 개수와 동일하며, 제1 인에이블부(440)는, 읽기/쓰기 인에이블신호(R/W)를 일측 입력단으로 입력받는 낸드게이트(N51), 다수의 퓨즈(F0,F1), 게이트로 로우 어드레스(X_ADD0,X_ADD1)를 입력받고 퓨즈(F0,F1)들을 통하여 낸드 게이트(N51)의 타측 입력단에 연결되는 다수의 스위칭 트랜지스터(N1,N2), 그리고, 두 개의 전송 게이트(T1,T2)로 이루어진다. 한편, 도 5에서는 편의상 퓨즈(F0,F1) 및 스위칭 트랜지스터(N1,N2)가 각각 두 개씩 도시되어 있지만 전체 개수는 로우 어드레스의 개수와 동일하다.
두 개의 전송게이트(T1,T2)는 낸드게이트(N51) 출력신호의 레벨과 낸드게이트(N51)의 타측 입력단의 레벨에 의해 턴온/오프되며, 제1 전송 게이트(T1)는 제1 칼럼 어드레스 트루 신호(Y_ADD0T)를 통과시키고, 제2 전송 게이트(T2)는 제1 칼럼 어드레스 바 신호(Y_ADD0B)를 통과시키며, 제1 전송 게이트(T1)와 제2 전송 게이트(T2)는 서로 상보적인(complementary) 관계에 있다. 즉, 칼럼 어드레스 트루 신호(Y_ADD0T)가 통과되면 칼럼 어드레스 바 신호(Y_ADD0B)는 차단되며, 그 반대의 경우 역시 마찬가지이다. 나머지 인에이블부(441-447) 각각의 상세한 구성은 제1 인에이블부(440)의 구성과 동일하며, 각각의 인에이블부(441-447)가 출력하는 어드레스 신호는 서로 다르다. 이를테면, 제2 인에이블부(441)는 출력신호로서 제2 칼럼 어드레스 트루 신호(Y_ADD1T) 또는 제2 칼럼 어드레스 바 신호(Y_ADD1B)를 선택 출력한다.
조합부(448)는 상기 다수의 인에이블부(440-447)에서 출력되는 칼럼 어드레스 트루 신호(Y_ADD0T-Y_ADD7T), 또는 칼럼 어드레스 바 신호(Y_ADD0B-Y_ADD7B)가 모두 하이 레벨이면 하이 레벨을 갖는 구제 인에이블신호(EN_RE)를 메모리 어레이(45)로 출력하며, 이를 위하여 전체 인에이블부(440-447)의 출력신호들 중에서 소정 개수의 출력신호들을 각기 낸드조합하는 낸드게이트들(N52,N53,N54)과, 그 낸드게이트(N52,N53,N54)들의 출력신호들을 노아 조합하는 노아게이트(NOR5)와, 그리고 노아게이트(NOR5)의 출력신호의 레벨을 버퍼링하여 구제 인에이블신호(EN_RE)를 출력하는 두 개의 인버터(I51,I52)로 이루어진다.
제1 인에이블부(440)의 동작을 아래에 설명하며, 여기서 읽기/쓰기 인에이블신호(R/W)가 인에이블되어 있는 것으로, 즉, 제1 낸드게이트(N51)의 일측 입력단의 레벨이 하이레벨인 것으로 가정한다.
어드레스 버퍼(2)로 부터 입력되는 다수의 로우 어드레스(X_ADD0,X_ADD1)는 순차적으로 코딩된다. 즉, 제1 로우 어드레스(X_ADD0)가 코딩된 후, 제2 로우 어드레스(X_ADD1)가 코딩된다. 제1 로우 어드레스(X_ADD0)가 코딩되어 있는 것을 가정할 때, 제1 스위칭 트랜지스터(N1)가 턴온된다. 이 상태에서 제1 퓨즈(F0)가 끊어져 있으면, 제1 낸드게이트(N51)의 타측단의 레벨은 하이레벨이 되며, 반대인 경우에는 로우레벨이 된다.
제1 퓨즈(F0)가 끊어져 있는 경우, 즉, 그 낸드게이트(N51)의 타측단의 레벨이 하이레벨이라고 가정하면, 그 낸드게이트(N51)는 로우레벨의 신호를 출력함으로써, 제1 전송 게이트(T1)가 턴온되어 칼럼 어드레스 트루 신호(Y_ADD0T)가 통과된다. 반대로, 제1 퓨즈(F0)가 끊어져 있지 않은 경우, 즉 그 낸드게이트(NAND61)의 타측단의 레벨이 로우레벨이면, 제1 전송 게이트(T1)는 턴오프되고, 제2 전송 게이트(T2)가 턴온되어 칼럼 어드레스 바 신호(Y_ADD0B)가 통과된다.
이와같이, 제1 인에이블부(440)는 퓨즈의 단선 여부에 따라, 제1 칼럼 어드레스 트루 신호(Y_ADD0T)를 출력하거나 제1 칼럼 어드레스 바 신호(Y_ADD0B)를 출력한다.
또한, 제2 인에이블부(441)는 퓨즈(도면에 도시안됨)의 단선 여부에 따라, 제2 칼럼 어드레스 트루 신호(Y_ADD1T)를 출력하거나 제2 칼럼 어드레스 바 신호(Y_ADD1B)를 출력한다.
이와같이, 코딩되는 제1 어드레스 신호(X_ADD0)에 따라, 8개의 인에이블부(440-447)는 각기 제1 내지 제8 칼럼 어드레스 트루 신호(Y_ADD0T) 또는 제1 내지 제8 칼럼 어드레스 바 신호(Y_ADD0B)를 선택 출력한다.
제1 내지 제3 인에이블부(440-442)에서 출력되는 신호들은 제2 낸드게이트(N52)에서 낸드 조합되고, 제4 내지 제6 인에이블부(443-445)에서 출력되는 신호들은 제3 낸드게이트(N53)에서 낸드 조합되고, 제7, 및 제8 인에이블부(446,447)에서 출력되는 신호들은 제4 낸드게이트(N54)에서 낸드 조합된다. 한편, 본 명세서에서는 8개의 인에이블부(440-447)에서 각기 출력되는 어드레스 신호들을 3개의 낸드게이트(N52-N54)에서 조합하였으나, 이것은 설계적 사항이므로 필요에 따라 낸드게이트의 개수는 변경할 수 있다.
그 제2 내지 제4 낸드게이트(N52-N54)의 출력신호들은 노아 게이트(NOR5)에서 조합된 후, 두 개의 인버터(I51,I52)에서 레벨이 변환되어 구제 인에이블신호(EN_RE)로서 메모리 어레이(45)로 출력된다. 이와같이, 조합부(448)는 8개의 어드레스 신호가 모두 하이레벨이면 구제 인에이블신호(EN_RE)를 하이레벨로 출력하고, 8개의 어드레스 신호 중에서 어느 하나라도 로우레벨이면 구제 인에이블신호(EN_RE)를 로우레벨로 출력한다.
메모리 어레이(45)는 그 구제 인에이블신호(EN_RE)에 따라 정상 데이터 또는 구제 데이터를 메인앰프(46)로 출력하며, 도 6은 본 발명의 실시예에 따른 메모리 어레이의 상세 구성도이다. 이에 도시한 바와같이, 메모리 어레이(45)는 다수의 정상 메모리 셀들과 다수의 구제 메모리 셀들을 포함하는 다수의 어레이 유니트(451-454)와, 각 어레이 유니트(451-454)와 연결되어 정상 메모리 셀에 저장되어 있는 정상 데이터를 전달하는 로컬 정상 입출력라인(LIO_N), 각 어레이 유니트(451-454)와 연결되어 구제 메모리 셀에 저장되어 있는 구제 데이터를 전달하는 로컬 구제 입출력라인(LIO_R), 로컬 정상 입출력라인(LIO_N) 및 로컬 구제 입출력라인(LIO_R)에 공통으로 연결되는 글로벌 입출력라인(GIO)을 포함한다.
또한, 메모리 어레이(45)는 조합부(448)로 부터의 구제 인에이블신호(EN_RE)를 입력받아 구제 데이터 또는 정상 데이터를 글로벌 입출력라인(GIO)로 전달시키거나 차단시키는 스위치부를 포함한다.
스위치부는 구제 인에이블신호(EN_RE)를 버퍼링하여 구제 스위칭 신호(ENR) 또는 정상 스위칭 신호(ENN)를 출력하는 버퍼부(456)와, 구제 스위칭 신호(ENR)에 의해 스위칭되어 로컬 구제 입출력라인(LIO_R)과 글로벌 입출력라인(GIO)을 연결하는 구제 스위치(SWR1-SWR4)와, 정상 스위칭 신호(ENN)에 의해 스위칭되어 로컬 정상 입출력라인(LIO_N)과 글로벌 입출력라인(GIO)을 연결하는 정상 스위치(SWN1-SWN4)으로 구성된다.
버퍼부(456)는 구제 인에이블신호(EN_RE)를 버퍼링하여 구제 스위칭 신호(ENR)를 출력함과 아울러 구제 스위칭 신호(ENN)과 반대 논리상태를 갖는 정상 스위칭 신호(ENN)를 출력한다. 이를 위하여, 버퍼부(456)는 읽기/쓰기 인에이블신호(R/W)와 구제 인에이블신호(EN_RE)를 낸드조합 함으로써 구제 스위칭 신호(ENR)를 출력하는 낸드게이트(N6)와, 그 구제 스위칭 신호(ENR)를 반전함으로써 정상 스위칭 신호(ENN)를 출력하는 인버터(I6)로 이루어진다.
읽기/쓰기 인에이블신호(R/W)가 하이인 상태에서, 하이상태의 구제 인에이블신호(EN_RE)가 입력되면 낸드게이트(N6)는 출력신호를 로우상태로 출력하고, 그 출력신호는 구제 스위칭 신호(ENR)로서 다수의 구제 스위치들(SWR1-SWR4)로 공급된다. 낸드게이트(N6)의 출력을 반전하는 인버터(I6)는 정상 스위칭 신호(ENN)를 하이상태로 출력하고 그 정상 스위칭 신호(ENN)는 다수의 정상 스위치들로 인가된다. 이와같이, 정상 스위칭 신호(ENN)가 하이상태가 됨으로 인해 정상 스위치(SWN1-SWN4)들이 도통되고 그에따라 정상 메모리 셀에 저장되어 있던 정상 데이터들이 각각의 로컬 정상 입출력라인(LIO_N)을 경유하여 글로벌 라인(GIO)에 실리게 되고, 그 정상 데이터들은 센스앰프(46)로 전달된다. 이때, 구제 스위치들(SWR1-SWR4)는 로우레벨의 구제 스위칭 신호(ENR)에 의해 인에이블되지 않는다.
반대로, 구제 인에이블신호(EN_RE)가 로우상태이면, 구제 스위칭 신호(ENR)는 하이상태가 되어 구제 스위치(SWR1-SWR4)가 인에이블되고, 정상 스위칭 신호(ENN)는 로우상태가 되어 정상 스위치(SWN1-SWN4)는 디스에이블된다. 이에따라, 구제 메모리 셀에 저장되어 있던 구제 데이터들이 각각의 로컬 구제 입출력라인(LIO_R)을 경유하여 글로벌 라인(GIO)에 실리게 되고, 그 구제 데이터들은 센스앰프(46)로 전달된다.
도 7은 도 4의 회로에 대한 타이밍도로서, 도 7a는 비구제 모드(정상 모드)에서, 도 7b는 구제 모드에서의 타이밍도이다. 도 7a 및 도 7b에 도시된 바와같이, 외부 어드레스(EX_ADD) 및 내부 어드레스(IN_ADD)가 천이되는 시점은 도 2a 및 도 2b와 같다. 그러나, 종래기술에서는, 도 2에서 도시된 바와같이, 구제클럭(IN_CLK)은 내부 어드레스(IN_ADD)가 천이되고 부터 제1 소정시간(t1)이 지난 이후에 하이상태가 된 반면, 본 발명의 실시예에 따르면 도 7에 도시된 바와같이, 구제클럭(IN_CLK)은 내부 어드레스(IN_ADD)가 천이되자마자 하이상태가 된다. 종래기술에 따른 정상 칼럼선택신호(NYS) 및 구제 칼럼선택신호(RYS)는 내부 어드레스(IN_ADD)가 천이되고부터 제1 소정시간(t1)과 제2 소정시간(t2)을 합한 시간이 지난 후에 출력되는 반면, 본 발명의 실시예에 따른 정상 칼럼선택신호(NYS) 및 구제 칼럼선택신호(RYS)는 내부 어드레스(IN_ADD)가 천이되고부터 제2 소정시간(t2)가 지난 후에 출력된다. 이와같이, 종래기술에서 내부 어드레스 천이 시점으로부터 구제 정보를 갖는 클럭인 구제클럭이 출력되는 시점까지의 시간(제1 소정시간(t1))이 본 발명에서는 단축된다.
이상에서 설명한 바와같이, 본 발명은 구제정보에 따라 메모리 어레이에서 출력되는 데이터를 스위칭함으로써 속도지연을 줄일수 있는 효과가 있다. 또한, 정상모드에서는 메모리 어레이로부터 출력되는 정상 데이터가 메인앰프에서 증폭되고, 구제모드에서는 메모리 어레이로부터 출력되는 구제 데이터가 메인앰프에서 증폭됨으로써, 입출력라인의 부하가 큰 경우에도 본 발명은 적용 가능한 효과가 있다. 또한, 메모리 어레이의 구제 데이터 또는 정상 데이터가 글로벌 입출력 라인을 통하여 센스앰프로 선택적으로 출력됨으로써, 그 구제 데이터와 정상 데이터를 출력하는데 단지 하나의 글로벌 입출력 라인이 사용되기 때문에, 메모리 어레이의 레이아웃을 줄이는 효과가 있다. 이와같은 효과들은, 반도체 메모리 회로가 고집적될수록 더욱 커진다.

Claims (6)

  1. 프리 디코딩된 칼럼 어드레스와 내부 클럭을 입력받아, 정상 칼럼선택신호와 구제 칼럼선택신호를 출력하는 칼럼 디코더와;
    칼럼 어드레스 및 로우 어드레스, 그리고 퓨즈의 단락상태에 따라 구제 인에이블신호를 출력하는 칼럼 구제부와;
    다수의 정상 메모리 셀들과 다수의 구제 메모리 셀들을 각기 갖는 다수의 어레이 유니트들과, 상기 정상 칼럼 선택신호에 의해 출력되는 정상 메모리 셀에 저장되어 있던 정상 데이터 또는 상기 구제 칼럼 선택신호에 의해 출력되는 구제 메모리 셀에 저장되어 있던 구제 데이터 중에서 상기 구제 인에이블신호에 따라 하나의 데이터를 선택하여 출력하는 스위치부를 포함하는 메모리 어레이를 포함하여 구성되며;
    상기 스위치부에 의해 선택, 출력되는 데이터는 글로벌 입출력라인을 통해 메인앰프로 출력되는 것을 특징으로 하는 반도체 메모리의 칼럼 구제 회로.
  2. 제1항에 있어서, 상기 메모리 어레이는,
    상기 어레이 유니트와 연결되어 상기 정상 데이터를 전달하는 로컬 정상 입출력라인, 상기 어레이 유니트와 연결되어 상기 구제 데이터를 전달하는 로컬 구제 입출력라인을 포함하며;
    상기 스위치부는 상기 구제 인에이블신호를 버퍼링하여 구제 스위칭 신호 또는 정상 스위칭 신호를 출력하는 버퍼부와, 상기 구제 스위칭 신호에 의해 스위칭되어 상기 로컬 구제 입출력라인과 상기 글로벌 입출력라인을 연결하는 구제 스위치와, 상기 정상 스위칭 신호에 의해 스위칭되어 상기 로컬 정상 입출력라인과 상기 글로벌 입출력라인을 연결하는 정상 스위치를 포함하여 구성된 것을 특징으로 하는 반도체 메모리의 칼럼 구제 회로.
  3. 제2항에 있어서, 상기 버퍼부는 상기 구제 인에이블신호와 읽기/쓰기 인에이블신호를 낸드조합하여 상기 구제 스위칭 신호를 출력하는 낸드게이트와;
    상기 낸드게이트의 출력을 반전하여 상기 정상 스위칭 신호를 출력하는 인버터로 구성된 것을 특징으로 하는 반도체 메모리의 칼럼 구제 회로.
  4. 제1항에 있어서, 상기 칼럼 구제부는 로우 어드레스와 퓨즈상태에 따라 칼럼 어드레스 트루 신호 또는 칼럼 어드레스 바 신호를 각기 출력하는 다수의 인에이블부와; 상기 다수의 인에이블부에서 출력되는 신호들을 조합하여 상기 구제 인에이블신호로 출력하는 조합부로 구성된 것을 특징으로 하는 반도체 메모리의 칼럼 구제 회로.
  5. 제4항에 있어서, 상기 다수의 인에이블부 각각은 상기 로우 어드레스에 따라 스위칭되는 스위칭 트랜지스터와;
    일측 입력단은 읽기/쓰기 인에이블신호와 연결되고, 타측 입력단은 상기 퓨즈를 통하여 상기 스위칭 트랜지스터와 연결되는 낸드게이트와;
    상기 낸드게이트의 상기 타측 입력단과 상기 낸드 게이트의 출력단의 논리레벨에 따라 스위칭 되어 칼럼 어드레스 트루 신호를 출력하는 제1 전송게이트와;
    상기 낸드게이트의 상기 타측 입력단과 상기 낸드 게이트의 출력단의 논리레벨에 따라 스위칭 되어 칼럼 어드레스 바 신호를 출력하는 제2 전송게이트를 포함하여 구성되며;
    상기 제1 및 제2 전송게이트는 서로 보완적인 관계에 있는 것을 특징으로 하는 반도체 메모리의 칼럼 구제 회로.
  6. 제4항에 있어서, 상기 조합부는 상기 다수의 인에이블부에서 출력되는 신호들을 낸드조합하는 다수의 낸드게이트와; 상기 다수의 낸드게이트들의 출력을 노아조합하는 노아 게이트와; 상기 노아 게이트의 출력을 버퍼링하여 상기 구제인에이블신호로 출력하는 두 개의 인버터로 이루어진 것을 특징으로 하는 반도체 메모리의 칼럼 구제 회로.
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