KR20010008892A - 배선의 단락 및 단선 테스트를 위한 박막트랜지스터-액정표시장치의 어레이기판과 그 제조방법. - Google Patents

배선의 단락 및 단선 테스트를 위한 박막트랜지스터-액정표시장치의 어레이기판과 그 제조방법. Download PDF

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Abstract

본 발명은 액정패널 어레이배선의 단선이나 단락 테스트를 위한 액정패널의 패드 외곽부에 관한 것으로, 더욱 상세히 설명하면 어레이기판에 형성되고 단락배선에 동일하게 연결된 게이트배선 또는 소스배선의 단락 또는 단선테스트를 위한 구조로서, 테스트를 위해 상기 동일한 단락배선에 연결된 홀수 번째와 짝수 번째의 배선을 분리하기 위해 제 1 보호막과 제 2 보호막이 적층된 게이트배선을 식각하여 게이트배선 절단홀을 형성하는 과정에서, 상기 식각된 게이트배선 절단홀의 제 1 보호막과 제 2 보호막 중 상기 절단된 게이트배선과 겹치지 않는 양측을 굴곡진 요철형태로 형성하여, 추후 게이트배선 절단홀에 증착된 투명전극 식각 시, 상기 요철형태 중 홀 방향으로 돌출된 부분의 투명전극은 깨끗이 제거되어, 배선의 단선 및 단락 테스트 시 투명전극의 잔사에 의한 게이트배선간의 단락을 막을 수 있다.

Description

배선의 단락 및 단선 테스트를 위한 박막트랜지스터-액정표시장치의 어레이기판과 그 제조방법.{TFT-LCD array substrate for short or open testing of electric line and a method for fabricating the same}
본 발명은 액정표시장치 어레이기판의 배선을 점검하기 위한 구조로서, 더 상세하게는 패드와 연결되는 배선의 단락과 단선 여부를 명확히 점검하기 위한 패드 외곽부 구조에 관한 것이다.
일반적으로, 액정표시모듈은 크게 표시부(display part)와 패드부(pad part)로 나눈다.
상기 표시부는 액정표시장치로서 액정을 사이에 둔 두 개의 투명한 기판으로 구성되며 이러한 액정표시장치의 한 쪽 기판에는 공통전극이 형성되고, 다른 쪽 기판에는 복수개의 화소에 대응하여 각 화소를 구동하는 박막트랜지스터와 박막트랜지스터의 게이트전극과 소스전극에 연결되는 게이트배선과 소스배선이 배열되어 형성된다.
상기 패드부는 상기 게이트배선에 신호전압(signal voltage)을 인가하는 게이트패드(gate pad)와 상기 소스배선에 데이터전압(data voltage)을 인가하는 소스패드(source pad)로 구성된다.
상기 게이트패드는 상기 표시부의 한쪽 면에 접하여 구성되고, 소스패드는 상기 게이트패드와 마주보지 않는 다른 쪽 면에 접하여 구성된다.
전술한 바와 같은 박막트랜지스터 어레이는 공정 중 발생하는 정전기에 의해 배선의 단선이나 단락이 발생할 수 있음으로, 다수의 배선이 동일한 등전위를 형성하도록 각 배선에 동일하게 연결되는 단락배선을 형성하게 된다.
물론 상기 단락배선은 어레이 공정이 끝난 후 컷팅 되어 제거될 부분이다.
상기 단락배선을 제거하기 전에 단락배선에 서로 근접하여 연결된 게이트배선의 단선이나 쇼트를 알아보는 과정을 거치게 되고, 이를 위해 상기 단락배선과 연결된 부분의 게이트배선을 선택적으로 절단하게 되는데, 상기 절단 될 게이트배선 상의 절연막과 보호막을 식각하고 그 하부의 게이트배선을 식각함으로써 게이트배선을 절단하게 된다.
그런데 종래에는 상기 절단홀을 형성한 후, 추후 투명전극을 증착하고 패터닝하는 과정에서 상기 절단홀에 증착된 투명전극이 제대로 식각되지 않는 경우가 있다.
상기 절단홀에 남겨진 투명전극의 잔사는 상기 절단된 게이트배선을 전기적으로 연결하는 결과를 초래함으로, 배선의 단선테스트를 위해서는 부적합한 상태가 된다.
전술한 바와 같은 박막트랜지스터 어레이기판의 구성을 도면을 참조하여 자세히 설명한다.
도 1은 전술한 바와 같은 액정표시장치의 구성에서 패드부와 인버티드 스태거드형 박막트랜지스터(inverted staggered type thin film transistor)를 갖는 어레이의 일부를 보인 평면도로서 일반적인 박막트랜지스터 어레이기판을 도시하고 있다.
도 2a 내지 도 2f는 도 1의 Ⅰ-Ⅰ'를 따라 절단한 단면도로서 일반적인 액정표시장치를 구성하는 하부기판의 소스배선과, 게이트배선과 연결된 패드와, 각 패드를 동시에 연결하는 단락배선을 형성하기 위한 공정을 도시한 공정단면도이다.
도 2a에 도시한 바와 같이, 투명한 기판(10)위에 알루미늄과 알루미늄합금 등을 증착하고 패터닝하여, 게이트배선(13)과, 상기 게이트배선(13)에서 분기되어 소정의 면적을 갖는 게이트전극(11)과, 게이트패드(15)와, 게이트단락배선(17)과, 상기 게이트패드와 게이트단락배선(17)을 잇는 게이트배선연결라인(14 : 도 1의 B 참조)과, 소스단락배선(도 1의 18참조)과 상기 소스단락배선과 연결되고 추후 형성될 소스패드단자와 접촉되는 소스단락연결단자(19)를 형성한다.
상기 알루미늄은 저항이 작기 때문에 게이트배선의 신호지연을 작게 하는 장점은 있으나, 순수한 알루미늄은 화학약품에 대한 내성이 약하고, 고온공정에서의 힐락(hillock)이 야기됨으로 상기 알루미늄을 양극 산화하여 산화알루미늄(Al2O3)를 형성하거나, 알루미늄배선 위에 화학약품과 고온공정에서 강한 크롬(Cr)과 같은 금속물질을 연속하여 증착하여 이중배선을 형성한다.
상기 게이트단락배선(17)은 상기 소스단락배선(도 1의 18참조)과 연결되고, 다수의 게이트패드를 모두 연결하여 기판의 가장자리에 둘러싼 모양으로 형성된다.(도 1 참조)
결과적으로, 상기 게이트패드(15)와 연결된 게이트배선(13)은 모두 등전위를 갖게되어 제조공정 중에 발생하는 정전기에 의한 단선이나 절연파괴를 방지할 수 있다.
상기 소스단락연결단자(19)는 추후에 형성될 소스패드와 연결될 부분이며, 상기 소스단락배선(도1의 18 참조)은 상기 게이트단락배선(17)과 동일한 역할을 한다.
도 2b에 도시한 바와 같이, 상기 게이트배선 등이 형성된 기판의 전면에 질화실리콘(silicon nitride : SiNx) 또는 산화실리콘(silicon oxide : SiOx) 등의 절연물질을 증착한다.
이때, 상기 게이트배선 등은 알루미늄으로 형성되었기 때문에, 상기 절연물질을 증착하기 전 마스크를 이용하여 상기 게이트전극만을 노출시켜 알루미늄을 양극산화한다.
상기 절연물질을 증착 한 후, 연속으로 진성 비정질실리콘과 불순물이 포함된 비정질실리콘을 증착하여 제 1 보호막(21)과, 반도체막(23)과, 불순물반도체막(25)을 형성한다.
다음으로, 도 2c에 도시한 바와 같이, 상기 반도체막과 불순물반도체막을 동시에 패터닝하여, 상기 게이트전극(11)상에 아일랜드 형태로 반도체층(27)과 옴익콘택층(29)을 형성하고, 상기 제 1 보호막을 패터닝하여 상기 게이트패드(15)와 상기 소스단락연결단자(19)상의 일부 절연막을 식각하여, 게이트콘택홀(31)과 소스콘택홀(33)을 형성한다.
도 2d에 도시한 바와 같이, 상기 반도체층(27)과 옴익콘택층(도 2c의 29참조)이 형성된 기판의 전면에 크롬(Cr)이나 크롬합금 등을 증착하고 패터닝하여, 상기 반도체층(27)이 소정간격 노출되도록 이격된 옴익콘택층(35a)(35b)과, 이와는 평면적으로 겹쳐진 소스전극(37a)과 드레인전극(37b)과, 상기 소스전극(37a)과 연결된 소스배선(43)과, 상기 게이트패드 콘택홀(도 2c의 31 참조)을 통해 상기 게이트패드(15)와 접촉하는 게이트패드 중간전극(41)과, 상기 소스패드 콘택홀(도 2c의 33 참조)을 통해 상기 소스단락연결단자(19)와 연결된 소스패드 중간전극(39)을 형성한다.
결과적으로, 모든 소스배선(43)들은 상기 소스단락연결단자를(19)를 통해 소스단락배선(도 1의 18 참조)과 연결되어 등전위 배선으로 형성된다.
도 2e에 도시한 바와 같이, 상기 소스배선등이 형성된 기판의 전면에 전술한 바와 같은 절연물질을 증착하여 제 2 보호막(45)을 형성한 후, 이를 패터닝하여 상기 게이트패드 중간전극(41)상에는 게이트패드 콘택홀(47)과, 상기 게이트패드(15)와 게이트단락배선(17)을 잇는 게이트배선연결라인(도 2a의 14)상에는 게이트배선 절단홀(53)과, 드레인전극(37b)상에는 드레인콘택홀(49)과, 소스패드 중간전극(39)상에는 소스패드콘택홀(51)을 형성한다.
다음으로, 상기 게이트배선 절단홀(53)에 의해 노출된 게이트배선 연결라인(도 1의 B부분)을 식각한다.
상기 게이트배선 절단홀(53)을 형성하는 이유는, 모든 배선이 완성된 후 근접한 배선끼리 단락 되었는지의 여부와 단선 되었는지의 여부를 알아볼 필요가 있기 때문이며, 이러한 검사를 하기 위해서는 먼저 패드의 홀수 번째와 짝수 번째 배선을 나누어 연결한 후 전기적으로 신호를 인가하여 검사하는 방법을 흔히 사용하게 된다.
따라서, 종래의 어레이기판은 도 1의 A부분과 같은 네 모서리 모두 절단해 주어 소스단락배선(도 1의 18 참조)과 게이트단락배선(17)을 분리시킨다.
다음으로, 상기 각 단락배선에 연결된 각 게이트패드 와 소스패드를 홀수 번째와 짝수 번째로 나누기 위해서는 상기 게이트패드와 상기 게이트단락배선을 잇는 연결라인상의 보호막을 마스킹 하여, 연속적으로 포토레지스트를 증착한 후 식각단계를 거쳐 상기 제 1 보호막과 제 2 보호막과 그 하부의 게이트전극을 식각하여 게이트배선 절단홀(53)을 형성하게 되는 것이다.
이때, 소스배선의 경우도 게이트배선의 경우와 같다.
도 2f에 도시한 바와 같이, 상기 각 콘택홀이 형성된 기판의 전면에 투명도전성 물질인 ITO전극을 증착한다.
상기 증착된 투명전극을 패터닝하여, 상기 게이트패드 중간전극(41)에 접촉되는 게이트패드단자(55)와, 상기 소스패드 중간전극(39)에 접촉되는 소스패드단자(57)와, 상기 드레인전극(37b)과 접촉되는 화소전극(59)을 형성한다.
이때, 투명전극을 식각하는 과정에서 상기 게이트배선 절단홀(53) 부분의 투명전극도 함께 식각하게 된다.
도 3은 상기 투명전극을 식각하는 과정을 거친 게이트배선 절단홀(53)을 포함한 도 2f의 B부분을 확대한 평면도로서, 도시한 바와 같이, 게이트배선 절단홀(53)의 내부 둘레를 따라 존재하는 ITO잔사(63)는 상기 게이트배선의 절단부(61)와 절단부(61')를 전기적으로 연결하고 있음을 알 수 있다.
도 4는 도 3의 Ⅱ-Ⅱ'를 따라 절단한 단면도로서, 도시한 바와 같이 ITO잔사가 남는 이유는 상기 게이트배선 절단홀(53)의 식각된 제 1 보호막(21)과 제 2 보호막(45)의 단차에 의해 제거되지 않은 ITO전극의 잔사(63)가 남아있기 때문이다.
전술한 바와 같이, 상기 제 1 보호막(21)과 제 2 보호막(45)사이에 단차가 생기는 이유는 상기 제 1 보호막(21)과 제 2 보호막(45)을 식각할 때 SF6와 같은 식각가스를 사용하는 건식식각을 하게 되는데, 건식식각을 하게 될 경우 식각된 게이트배선 절단홀의 하부에 약간의 잔류가스가 남게되고 이는 제 1 보호막(21)을 제 2 보호막(45)에 비해 과잉 식각할 수 있다.
또한, 단차가 발생하는 또 다른 이유는 상기 제 1 보호막(21)과 제 2 보호막(45)이 같은 물질일지라도 제 1 보호막(21)은 그 하부의 게이트전극의 물질에 따라 증착온도와 같은 증착조건이 상기 제 2 보호막(45)을 증착할 경우와 다를 수 있다.
상세히 설명하면, 게이트배선은 저항이 작은 알루미늄을 사용하게 되는데 알루미늄은 높은 온도에서는 그 상태가 변하여 표면에 디펙트(defect)가 발생하거나 단선이 될 가능성이 높다.
따라서, 제 1 보호막(21)의 증착온도는 제 2 보호막(45)의 증착온도에 비해 당연히 낮게 되고 이로 인해 상기 제 1 보호막과 제 2 보호막의 계면특성이 달라질 수 있다.
이러한 계면특성의 차이는 식각비율이 달라질 수 있는 원인이 되고 그로 인해 상기 제 1 보호막(21)과 제 2 보호막(45)사이에 단차가 발생할 수 있다.
따라서, 이러한 단차에 의해 식각되지 않은 ITO전극의 잔사는 절단된 게이트배선을 전기적으로 접촉시킴으로써 배선 테스트 시 홀수 번째의 배선과 짝수 번째배선의 라인쇼트(line short)를 유발할 수 있다.
따라서, 전술한 바와 같은 문제를 해결하기 위해, 본 발명은 배선의 단선이나 단락테스트를 위한 상기 배선 절단홀을 형성하기 위해 상기 절단될 배선 상에 증착된 절연막과 보호막을 식각 할 경우, 상기 배선의 면적보다 크게 상기 절연막과 보호막을 패터닝하여, 상기 배선과 겹치지 않는 절연막과 보호막의 양측을 동시에 굴곡진 요철형태로 식각 함으로써, 상기 배선 절단홀 내부의 투명전극을 식각 할 때, 상기 식각된 보호막의 형태에 의해 잔사를 깨끗이 제거함으로서, 배선간의 라인쇼트(line short)를 방지하는 데 그 목적이 있다.
도 1은 액정표시장치 어레이기판을 개략적으로 나타낸 평면도이고,
도 2a 내지 도 2f는 도 1의 액정표시장치 어레이기판의 Ⅰ-Ⅰ'부분을 따라 절단하여 나타낸 공정 단면도이고,
도 3은 도 1의 B부분을 확대한 평면도이고,
도 4는 도 3의 평면을 Ⅱ-Ⅱ'부분을 따라 절단하여 나타낸 단면도이고,
도 5는 본 발명에 따른 액정표시장치의 어레이기판을 개략적으로 나타낸 평면도이고,
도 6a 내지 도 6e는 도 5의 액정표시장치 어레이기판의 Ⅲ-Ⅲ'부분을 따라 절단하여 나타낸 공정 단면도이고,
도 7은 도 5의 C부분을 확대한 평면도이고,
도 8은 도 7의 D부분을 확대한 평면도이고,
도 9는 도 7의 평면을 Ⅳ-Ⅳ'를 따라 절단한 단면도이다.
〈도면의 주요부분에 대한 간단한 설명〉
103 : 단락배선 137 : 게이트배선 절단홀
139 : 게이트패드단자 143 : 소스패드단자
전술한 목적을 달성하기 위해 본 발명에 따른 액정표시장치의 어레이기판은
기판 위에 형성되는 다수의 배선과, 상기 각 배선에 연결되고 상기 배선에 신호를 전달하는 패드와, 상기 다수의 패드를 동시에 연결하는 단락배선과, 상기 배선 및 패드와 단락배선 위에 적층된 제 1 보호막과 제 2 보호막을 포함하는 어레이기판에서, 상기 단락배선에 동시에 연결된 다수 배선의 단선 및 단락테스트를 위해, 상기 제 1 보호막과 제 2 보호막이 적층된 상기 단락배선과 패드를 연결하는 연결부에 형성되는 절단홀에 있어서, 상기 제 1 보호막과 제 2 보호막의 단차에 의해 추후 증착되는 투명전극이 제대로 식각되지 않아 상기 절단홀에 남아있는 잔사에 의해 발생하는 라인간의 쇼트를 방지하기 위해, 상기 식각될 연결부의 면적보다 그 상부의 제 1 보호막과 제 2 보호막의 면적을 크게하여 식각하되 평면적으로, 상기 제 1 보호막과 제 2 보호막 중 상기 연결부와 겹치지 않는 양측이 굴곡진 요철형태로 식각되는 배선 절단홀 구조를 포함한다.
본 발명의 특징에 따른 액정표시장치 어레이기판 제조방법은 기판 위에 다수의 배선과 상기 배선과 연결되는 패드와 상기 다수의 패드를 동시에 연결하는 단락배선을 형성하는 단계와; 상기 배선 상에 제 1 보호막과 제 2 보호막을 증착하는 단계와; 상기 제 1 보호막과 제 2 보호막이 적층된 상기 패드와 단락배선의 연결부를 식각하여 배선 절단홀을 형성하는 단계에 있어서, 상기 제 1 보호막과 제 2 보호막의 단차에 의해 상기 절단홀에 추후 증착되고 식각되는 투명전극이 제대로 식각되지 않아 상기 절단홀에 남아있는 잔사에 의해 발생하는 라인간의 쇼트를 방지하기 위해, 상기 식각될 연결부 상의 제 1 보호막과 제 2 보호막의 면적을 상기 식각될 연결부의 면적보다 크게하여 식각하되 평면적으로, 상기 연결부와 겹치지 않는 양측을 요철형태로 식각되는 배선 절단홀을 형성한다.
본 발명의 다른 특징에 따른 액정표시장치 어레이기판은 기판과; 상기 기판 위에 형성된 게이트배선과, 게이트패드와, 게이트단락배선과; 상기 게이트배선과, 게이트패드와, 게이트단락배선이 형성된 기판 위에 형성된 제 1 보호막과; 상기 제 1 보호막 위에 형성된 소스배선과, 소스패드와, 소스단락배선과; 상기 소스배선과, 소스패드와, 소스단락배선이 형성된 기판위에 형성된 제 2 보호막과; 상기 게이트패드 상의 일부 제 1 보호막과 제 2 보호막이 식각된 게이트패드 콘택홀과, 상기 소스패드상의 일부 제 2 보호막을 식각하여 소스패드 콘택홀을 형성하고, 상기 게이트패드와 게이트단락배선을 연결하는 연결부 상의 제 1 보호막과 제 2 보호막은 상기 식각될 연결부의 면적보다 크게하여 식각하되 상기 연결부와 평행하고 겹치지 않는 제 1 보호막과 제 2 보호막의 식각된 양측이 굴곡진 형태인 게이트배선 절단홀과; 상기 게이트패드 콘택홀과 접촉된 게이트패드 단자와, 상기 소스패드 콘택홀과 접촉된 소스패드 단자를 포함한다.
바람직하게는 상기 게이트패드와 게이트단락배선을 연결하는 연결부는 상기 게이트배선의 두께보다 얇게 형성되는 것을 특징으로 한다.
바람직하게는 상기 연결부는 상기 게이트패드부분에서 적어도 두 개의 라인으로 분기되어 게이트단락배선으로 연결되는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 액정표시장치 어레이기판 제조방법은 기판을 구비하는 단계와; 상기 기판 위에 제 1 금속층과 제 2 금속층을 적층하고 동시에 패터닝하여 게이트배선, 게이트패드, 게이트단락배선을 형성하는 단계와; 상기 게이트배선, 게이트패드, 게이트단락배선이 형성된 기판위에 제 1 보호막인 제 1 절연층과, 진성반도체층과, 불순물 반도체층을 동시에 적층하고 패터닝하여, 상기 게이트전극 상부에 아일랜드 형태로 반도체층과 옴익콘택층을 형성하는 단계와; 반도체층과 옴익콘택층이 형성된 상기 제 1 보호막의 전면에 금속을 증착하고 패터닝하여 소스배선과 소스패드와 소스단락배선을 형성하는 단계와; 상기 소스배선, 소스패드, 소스단락배선 형성된 제 1 보호막 상에 제 2 보호막을 증착하는 형성하는 단계와; 상기 소스패드 상의 제 2 보호막의 일부를 식각하여 소스패드콘택홀을 형성하고, 동시에 상기 게이트패드 상의 제 2 보호막의 일부를 식각하여 게이트패드 콘택홀을 형성하고, 동시에 상기 게이트패드와 게이트단락배선을 연결하는 연결부 상의 제 1 보호막과 제 2 보호막을 동시에 식각하되, 상기 연결부 상의 식각될 제 1 보호막과 제 2 보호막은 상기 식각될 연결부의 소정면적 보다 크게 정의하고, 상기 연결부와 겹치지 않고 평행한 제 1 보호막과 제 2 보호막의 양측을 굴곡진 형태로 식각하여 게이트배선 절단홀을 형성하는 단계와; 상기 게이트배선 절단홀과, 게이트패드 콘택홀과, 소스패드 콘택홀이 형성된 제 2 보호막위에 투명도전성 물질을 증착한 후, 상기 게이트패드 콘택홀을 통해 게이트패드와 접촉되는 게이트패드 단자와, 상기 소스패드콘택홀을 통해 소스패드와 접촉되는 소스패드 단자를 형성하기 위해 투명전극을 식각하는 과정에서, 상기 게이트배선 절단홀의 투명전극을 동시에 식각하는 단계를 포함한다.
바람직하게는 상기 게이트패드와 게이트단락배선을 연결하는 연결부는 상기 게이트배선의 두께보다 얇게 형성되는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명에 따른 실시 예를 설명하도록 한다.
도 5는 본 발명에 따른 액정표시장치의 박막트랜지스터 어레이의 일부를 보인 평면도이다. 5 마스크공정을 이용한 박막트랜지스터 어레이기판을 도시하고 있다.
도 6a 내지 도 6e는 도 5의 Ⅲ-Ⅲ'를 따라 절단하여 공정순서에 따라 도시한 공정단면도이다.
도 6a에 도시한 바와 같이, 투명기판(101)위에 알루미늄 혹은 알루미늄합금과 같은 금속을 증착하여 제 1 금속층을 형성하고, 연속으로 몰리브덴(Mo), 탄탈(Ta), 텅스텐(W) 혹은 안티몬(Sb)과 같은 고융점을 갖는 금속을 증착하여 제 2 금속층을 형성한다.
상기 증착된 이중 금속층을 패터닝하여 게이트단락배선(103)과, 게이트패드(105)와, 상기 게이트단락배선(103)과 게이트패드(105)를 연결하는 게이트패드연결라인(102)과, 게이트배선(107)과, 게이트전극(109)을 형성한다.
상기 게이트전극(109)은 상기 게이트배선(107)에서 분기되어 설계되고 화소의 구석에 형성된다.
상기 게이트배선(107)의 끝 부분에는 상기 게이트패드(105)가 형성된다.
그리고 상기 복수개의 게이트패드(105)들은 상기 게이트패드 연결라인(102)에 의해 상기 게이트단락배선(103)에 연결되어 상기 복수개의 게이트배선(107)이 등전위 상태로 됨으로써, 공정 중 정전기에 의해 발생할 수 있는 배선의 단선이나 절연막파괴 등을 방지 할 수 있다.
전술한 공정에서 상기 게이트패드 연결라인(102)은 추후 식각될 때, 식각을 용이하게 하기 위해 상기 게이트배선(107)의 두께보다 얇게 형성하거나, 적어도 두 개의 라인으로 나누어져 상기 게이트단락배선(103)과 연결된다.
도 6b에 도시한 바와 같이, 상기 게이트배선 등이 형성된 기판의 전면에 산화실리콘(Sio2)과 질화실리콘(SiNX) 등을 증착하거나 경우에 따라서, 벤조사이클로뷰틴(BCB) 또는 아크릴계수지와 같은 절연물질과, 비정질실리콘과 같은 진성 반도체와, 불순물이 함유된 반도체를 연속으로 증착하여 제 1 보호막(111)과 진성반도체층(113)과 불순물 반도체층(115)을 형성한다.
다음으로, 도 6c에 도시한 바와 같이 상기 진성반도체층(도 6b의 113참조)과 불순물 반도체층(도 6b의 115참조)을 동시에 패터닝하여, 상기 게이트전극(109)의 상부에 아일랜드 형태로 반도체층(117)과 옴익콘택층(119)을 형성한다.
다음으로, 상기 도 6d에 도시한 바와 같이, 상기 옴익콘택층(도 6c의 119 참조)이 형성된 절연막(111)의 전면에 크롬(Cr) 혹은 크롬합금 등의 금속을 증착하고 패터닝하여 상기 반도체층이 소정거리 노출되도록 이격된 옴익콘택층(119a)(119b)과, 상기 각 옴익콘택층과 평면적으로 겹쳐 형성된 소스전극(121a)과 드레인전극(121b)과, 상기 소스전극(121a)과 연결된 소스배선(123)과, 상기 소스배선과 연결된 소스패드(125)와, 소스단락배선(도 5의 122 참조)과, 상기 소스패드(125)와 소스단락배선(도 5의 122 참조)을 잇는 소스배선연결라인(127) 등을 형성한다.
상기 소스배선(123)은 절연막을 사이에 두고 평면적으로 상기 게이트배선(도 6d의 107 참조)과 직교하여 열 방향으로 배열하여 형성한다.
이때, 기판의 윗변에는 짝수 번째 소스패드들을 연결하는 제 1 소스단락배선( 122)과, 기판의 아랫변에는 홀수 번째 소스패드들을 연결하는 제 2 소스 단락배선(미도시)을 형성한다.
이로써, 모든 소스배선들이 서로 연결되어 졌음으로 공정 중에 발생하는 정전기로 인하여 배선이 단선되는 문제가 일어나지 않는다.
다음으로, 도 6e에 도시한 바와 같이, 상기 소스배선 등이 형성된 기판의 전면에 전술한 절연물질을 증착 또는 도포하여 제 2 보호막(129)을 형성한다.
다음으로 상기 증착된 제 2 보호막(129)을 패터닝하여, 상기 소스패드(125)와 상기 드레인전극(121b)위의 제 2 보호막을 일부 식각하여, 소스패드콘택홀(131)과 드레인콘택홀(133)을 형성한다.
그리고 상기 게이트패드(105)상의 제 1 보호막(111)과 제 2 보호막(129)의 일부를 식각하여 게이트패드콘택홀(135)을 형성하고 동시에, 상기 게이트패드 연결라인(102)상의 제 1 보호막(111)과 제 2 보호막(129)과 상기 일부 게이트패드 연결라인(102)을 식각해 줌으로써 게이트배선 절단홀(137)을 형성한다.
상기 게이트배선 절단홀(137)은 상기 게이트단락배선(도 5의 103 참조)에 의해 연결된 다수의 게이트배선을 독립적으로 분리하기 위한 수단으로서, 더 상세히 설명하면, 상기 게이트단락배선(도 5의 103 참조)에 연결된 다수의 게이트배선 중 홀수 번째와 짝수 번째의 게이트배선을 분리하기 위해, 상기 게이트배선 연결라인에 상기 게이트배선 절단홀(137)을 형성함으로서, 상기 각 홀수 번째 게이트패드와 짝수 번째 게이트배선을 독립적으로 분리해준다.
이때, 상기 게이트배선 절단홀(137)을 형성하기 위해 상기 게이트패드연결라인상의 제 1 보호막(111)과 제 2 보호막(129)을 상기 절단될 게이트패드 연결라인(102)의 면적보다 크게 패터닝하여 식각 하되, 상기 게이트패드 연결라인(102)과 겹치지 않는 절연막(111)과 보호막(129)의 양측을 굴곡진 요철형태로 식각한다.
다음으로, 상기 소스패드 콘택홀(131)과 드레인콘택홀(133)과 게이트패드 콘택홀(135)과 게이트배선 절단홀(137)에 투명도전성 물질인 ITO를 증착한다.
다음으로 상기 증착된 ITO전극을 패터닝하여 상기 게이트패드 콘택홀(135)을 통해 게이트패드(105)와 접촉되는 게이트패드단자(139)와, 상기 소스패드 콘택홀(131)을 통해 상기 소스패드(125)와 연결되는 소스패드단자(143)와, 상기 드레인콘택홀(133)을 통해 상기 드레인전극(121b)과 연결되는 화소전극(141)을 형성하도록 식각함과 동시에, 상기 게이트배선 절단홀(137 : 도 5의 C 참조)의 ITO전극을 식각한다.
도 7은 도 6e의 C(도 5의 C와 동일)부분을 확대한 평면도로서, 게이트패드연결라인(102)과 제 1 보호막(111)과 제 2 보호막(129)의 양측이 동시에 굴곡진 요철형태로 식각된 구조를 도시하고 있다.
도 8은 도 7의 D부분을 확대한 평면도로서, 굴곡진형태로 패터닝된 절단홀에 에천트를 흘리게 되면 도시한 바와 같이, 에천트는 상기 굴곡진 부분 중 절단홀 방향으로 돌출된 부분(153)에서 더 원활하게 흐르게 됨으로 돌출된 부분의 투명전극을 깨끗하게 제거하는 효과를 거둘 수 있다.
따라서, 식각된 홀 방향으로 요입되는 부분(151)에 투명전극의 잔사가 소량 남더라도 단락배선 절단홀은 전기적으로 오픈(open)되는 형태가 된다.
도 9는 도 7의 Ⅳ-Ⅳ'를 따라 절단한 단면을 나타낸 것으로, 제 1 보호막(111)과 제 2 보호막(129)을 동시에 전술한 바와 같은 요철형태로 식각하게 되면, 부분적으로 ITO전극이 에칭용액에 쉽게 노출되어 ITO식각을 용이하게 하여 잔사를 제거함으로서 도시한 바와 같은 단면을 얻을 수 있다.
전술한 바와 같이 본 발명은 게이트배선의 단선이나 단락을 시험하기 위한 과정에서 단락배선으로 연결되어 있는 상기 다수의 게이트배선 중 홀수라인과 짝수라인을 독립적으로 분리하기 위해, 상기 게이트패드와 단락배선을 연결하는 게이트패드 연결라인상의 제 1 보호막과 제 2 보호막의 일부를 굴곡진 요철형태로 패터닝하고 제 1 보호막과 제 2 보호막과 그 하부의 게이트배선을 식각한 후 증착되는 ITO전극을 식각하는 과정에서, 상기 굴곡진형상 중 게이트배선 절단홀 방향으로 돌출된 보호막 부분의 ITO전극은 에천트에 의해 쉽게 제거될 수 있음으로 상기 절단홀에 의해 절단된 게이트배선은 전기적으로 오픈상태가 된다.
따라서, 배선의 단선이나 단락 테스트 시 배선간에 발생할 수 있는 라인쇼트를 방지 할 수 있다.

Claims (7)

  1. 기판 위에 형성되는 다수의 배선과, 상기 각 배선에 연결되고 상기 배선에 신호를 전달하는 패드와, 상기 다수의 패드를 동시에 연결하는 단락배선과, 상기 배선 및 패드와 단락배선 위에 적층된 제 1 보호막과 제 2 보호막을 포함하는 어레이기판에서, 상기 단락배선에 동시에 연결된 다수 배선의 단선 및 단락테스트를 위해, 상기 제 1 보호막과 제 2 보호막이 적층된 상기 단락배선과 패드를 연결하는 연결부에 형성되는 절단홀에 있어서,
    상기 제 1 보호막과 제 2 보호막의 단차에 의해 추후 증착되는 투명전극이 제대로 식각되지 않아 상기 절단홀에 남아있는 잔사에 의해 발생하는 라인간의 쇼트를 방지하기 위해, 상기 식각될 연결부의 면적보다 그 상부의 제 1 보호막과 제 2 보호막의 면적을 크게하여 식각하되 평면적으로, 상기 제 1 보호막과 제 2 보호막 중 상기 연결부와 겹치지 않는 양측이 굴곡진 요철형태로 식각되는 배선 절단홀 구조.
  2. 기판 위에 다수의 배선과 상기 배선과 연결되는 패드와 상기 다수의 패드를 동시에 연결하는 단락배선을 형성하는 단계와;
    상기 배선 상에 제 1 보호막과 제 2 보호막을 증착하는 단계와;
    상기 제 1 보호막과 제 2 보호막이 적층된 상기 패드와 단락배선의 연결부를 식각하여 배선 절단홀을 형성하는 단계에 있어서,
    상기 제 1 보호막과 제 2 보호막의 단차에 의해 상기 절단홀에 추후 증착되고 식각되는 투명전극이 제대로 식각되지 않아 상기 절단홀에 남아있는 잔사에 의해 발생하는 라인간의 쇼트를 방지하기 위해, 상기 식각될 연결부 상의 제 1 보호막과 제 2 보호막의 면적을 상기 식각될 연결부의 면적보다 크게하여 식각하되 평면적으로, 상기 연결부와 겹치지 않는 양측을 요철형태로 식각되는 배선 절단홀 형성방법.
  3. 기판과;
    상기 기판 위에 형성된 게이트배선과, 게이트패드와, 게이트단락배선과;
    상기 게이트배선과, 게이트패드와, 게이트단락배선이 형성된 기판 위에 형성된 제 1 보호막과;
    상기 제 1 보호막 위에 형성된 소스배선과, 소스패드와, 소스단락배선과;
    상기 소스배선과, 소스패드와, 소스단락배선이 형성된 기판위에 형성된 제 2 보호막과;
    상기 게이트패드 상의 일부 제 1 보호막과 제 2 보호막이 식각된 게이트패드 콘택홀과, 상기 소스패드상의 일부 제 2 보호막을 식각하여 소스패드 콘택홀을 형성하고, 상기 게이트패드와 게이트단락배선을 연결하는 연결부 상의 제 1 보호막과 제 2 보호막은 상기 식각될 연결부의 면적보다 크게하여 식각하되 상기 연결부와 평행하고 겹치지 않는 제 1 보호막과 제 2 보호막의 식각된 양측이 굴곡진 형태인 게이트배선 절단홀과;
    상기 게이트패드 콘택홀과 접촉된 게이트패드 단자와, 상기 소스패드 콘택홀과 접촉된 소스패드 단자
    를 포함하는 게이트패드의 단락과 단선테스트를 위한 액정표시장치의 어레이기판.
  4. 제 3 항에 있어서,
    상기 게이트패드와 게이트단락배선을 연결하는 연결부는 상기 게이트배선의 두께보다 얇게 형성된 액정표시장치의 어레이기판.
  5. 제 3 항과 제 4 항에 있어서,
    상기 연결부는 상기 게이트패드부분에서 적어도 두 개의 라인으로 분기되어 게이트단락배선으로 연결되는 액정표시장치의 어레이기판.
  6. 기판을 구비하는 단계와;
    상기 기판 위에 제 1 금속층과 제 2 금속층을 적층하고 동시에 패터닝하여 게이트배선, 게이트패드, 게이트단락배선을 형성하는 단계와;
    상기 게이트배선, 게이트패드, 게이트단락배선이 형성된 기판위에 제 1 보호막인 제 1 절연층과, 진성반도체층과, 불순물 반도체층을 동시에 적층하고 패터닝하여, 상기 게이트전극 상부에 아일랜드 형태로 반도체층과 옴익콘택층을 형성하는 단계와;
    반도체층과 옴익콘택층이 형성된 상기 제 1 보호막의 전면에 금속을 증착하고 패터닝하여 소스배선과 소스패드와 소스단락배선을 형성하는 단계와;
    상기 소스배선, 소스패드, 소스단락배선 형성된 제 1 보호막 상에 제 2 보호막을 증착하는 형성하는 단계와;
    상기 소스패드 상의 제 2 보호막의 일부를 식각하여 소스패드콘택홀을 형성하고, 동시에 상기 게이트패드 상의 제 2 보호막의 일부를 식각하여 게이트패드 콘택홀을 형성하고, 동시에 상기 게이트패드와 게이트단락배선을 연결하는 연결부 상의 제 1 보호막과 제 2 보호막을 동시에 식각하되, 상기 연결부 상의 식각될 제 1 보호막과 제 2 보호막은 상기 식각될 연결부의 소정면적 보다 크게 정의하고, 상기 연결부와 겹치지 않고 평행한 제 1 보호막과 제 2 보호막의 양측을 굴곡진 형태로 식각하여 게이트배선 절단홀을 형성하는 단계와;
    상기 게이트배선 절단홀과, 게이트패드 콘택홀과, 소스패드 콘택홀이 형성된 제 2 보호막위에 투명도전성 물질을 증착한 후, 상기 게이트패드 콘택홀을 통해 게이트패드와 접촉되는 게이트패드 단자와, 상기 소스패드콘택홀을 통해 소스패드와 접촉되는 소스패드 단자를 형성하기 위해 투명전극을 식각하는 과정에서, 상기 게이트배선 절단홀의 투명전극을 동시에 식각하는 단계
    를 포함하는 게이트패드 단락과 단선 테스트를 위한 액정표시장치의 어레이 기판 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트패드와 게이트단락배선을 연결하는 연결부는 상기 게이트배선의 두께보다 얇게 형성되는 액정표시장치의 어레이기판 제조방법.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100850379B1 (ko) * 2002-01-29 2008-08-04 비오이 하이디스 테크놀로지 주식회사 고개구율 액정표시장치의 제조방법
US8044405B2 (en) 2008-12-17 2011-10-25 Samsung Electronics Co., Ltd. Thin film transistor substrate and manufacturing method thereof
KR101136165B1 (ko) * 2005-05-31 2012-04-17 엘지디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
KR101157283B1 (ko) * 2005-05-31 2012-06-15 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
CN108873523A (zh) * 2018-06-29 2018-11-23 上海天马微电子有限公司 一种阵列基板、液晶显示面板及显示装置
KR20180131761A (ko) * 2017-06-01 2018-12-11 엘지디스플레이 주식회사 터치 디스플레이 장치, 터치 디스플레이 패널 및 터치 디스플레이 패널의 제조 방법
US11411054B2 (en) 2019-06-13 2022-08-09 Samsung Display Co., Ltd. Pad area with multiple conductive layers and display apparatus including the same

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3102392B2 (ja) * 1997-10-28 2000-10-23 日本電気株式会社 半導体デバイスおよびその製造方法
TW413844B (en) * 1998-11-26 2000-12-01 Samsung Electronics Co Ltd Manufacturing methods of thin film transistor array panels for liquid crystal displays and photolithography method of thin films
KR100673331B1 (ko) * 2000-02-19 2007-01-23 엘지.필립스 엘시디 주식회사 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치
JP4651826B2 (ja) * 2001-01-31 2011-03-16 Ｎｅｃ液晶テクノロジー株式会社 反射型表示装置及びその製造方法
SG142160A1 (en) 2001-03-19 2008-05-28 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US6850080B2 (en) * 2001-03-19 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Inspection method and inspection apparatus
JP2002340989A (ja) * 2001-05-15 2002-11-27 Semiconductor Energy Lab Co Ltd 測定方法、検査方法及び検査装置
JP4876341B2 (ja) * 2001-07-13 2012-02-15 日本電気株式会社 アクティブマトリクス基板及びその製造方法
KR100841613B1 (ko) * 2001-12-28 2008-06-27 엘지디스플레이 주식회사 박막 트랜지스터 검사용 단락 배선을 갖는 액정 표시장치
TW594337B (en) * 2003-02-14 2004-06-21 Quanta Display Inc Method of forming a liquid crystal display panel
CA2517216A1 (en) 2003-02-28 2004-10-07 Brown University Nanopores, methods for using same, methods for making same and methods for characterizing biomolecules using same
JP3783707B2 (ja) * 2003-03-19 2006-06-07 セイコーエプソン株式会社 検査素子付基板並びに電気光学装置用基板及び電気光学装置及び電子機器
TWI239403B (en) * 2003-08-26 2005-09-11 Chunghwa Picture Tubes Ltd A combining detection circuit for a display panel
TWI220696B (en) * 2003-09-12 2004-09-01 Toppoly Optoelectronics Corp Testing device and its operation method of the flat-panel display
KR100561646B1 (ko) * 2003-10-23 2006-03-20 엘지.필립스 엘시디 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
WO2007041621A2 (en) * 2005-10-03 2007-04-12 Xingsheng Sean Ling Hybridization assisted nanopore sequencing
KR101213871B1 (ko) * 2005-12-15 2012-12-18 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101226444B1 (ko) * 2005-12-21 2013-01-28 삼성디스플레이 주식회사 표시 기판의 제조 방법 및 표시 기판
JP5167685B2 (ja) * 2007-04-25 2013-03-21 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法、及び電気光学装置の製造方法
US8278047B2 (en) * 2007-10-01 2012-10-02 Nabsys, Inc. Biopolymer sequencing by hybridization of probes to form ternary complexes and variable range alignment
US8262879B2 (en) * 2008-09-03 2012-09-11 Nabsys, Inc. Devices and methods for determining the length of biopolymers and distances between probes bound thereto
US9650668B2 (en) 2008-09-03 2017-05-16 Nabsys 2.0 Llc Use of longitudinally displaced nanoscale electrodes for voltage sensing of biomolecules and other analytes in fluidic channels
US8882980B2 (en) * 2008-09-03 2014-11-11 Nabsys, Inc. Use of longitudinally displaced nanoscale electrodes for voltage sensing of biomolecules and other analytes in fluidic channels
EP2411536B1 (en) * 2009-03-27 2014-09-17 Nabsys, Inc. Methods for analyzing biomolecules and probes bound thereto
US8455260B2 (en) * 2009-03-27 2013-06-04 Massachusetts Institute Of Technology Tagged-fragment map assembly
US8246799B2 (en) * 2009-05-28 2012-08-21 Nabsys, Inc. Devices and methods for analyzing biomolecules and probes bound thereto
KR101619186B1 (ko) 2009-07-23 2016-05-11 삼성디스플레이 주식회사 터치 스크린 패널 및 그 제조 방법
US8715933B2 (en) 2010-09-27 2014-05-06 Nabsys, Inc. Assay methods using nicking endonucleases
EP2640849B1 (en) 2010-11-16 2016-04-06 Nabsys 2.0 LLC Methods for sequencing a biomolecule by detecting relative positions of hybridized probes
US8610451B2 (en) 2010-11-16 2013-12-17 International Business Machines Corporation Post silicide testing for replacement high-k metal gate technologies
US11274341B2 (en) 2011-02-11 2022-03-15 NABsys, 2.0 LLC Assay methods using DNA binding proteins
CN102723311B (zh) * 2012-06-29 2014-11-05 京东方科技集团股份有限公司 阵列基板制作方法
US9914966B1 (en) 2012-12-20 2018-03-13 Nabsys 2.0 Llc Apparatus and methods for analysis of biomolecules using high frequency alternating current excitation
EP2956550B1 (en) 2013-01-18 2020-04-08 Nabsys 2.0 LLC Enhanced probe binding
US9666814B2 (en) 2014-03-07 2017-05-30 Samsung Display Co., Ltd. Display device and method of manufacturing the same
CN105527769A (zh) * 2016-01-28 2016-04-27 深圳市华星光电技术有限公司 液晶显示面板及其制作方法
CN109188743A (zh) * 2018-11-14 2019-01-11 惠科股份有限公司 显示面板的制作方法及显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2801104B2 (ja) 1992-01-29 1998-09-21 シャープ株式会社 アクテイブマトリックス駆動方式散乱型液晶表示装置の製造方法
KR100232177B1 (ko) * 1996-07-22 1999-12-01 구본준 액정 표시 장치의 쇼팅바 및 그의 제조방법
US6081308A (en) * 1996-11-21 2000-06-27 Samsung Electronics Co., Ltd. Method for manufacturing liquid crystal display
KR100244449B1 (ko) * 1997-02-11 2000-02-01 구본준 박막 트랜지스터 검사용 단락 배선을 갖는 액정 표시 장치와 그 제조 방법(liquid crystal display having shorting bar for testing tft and method for manufacturing the same)
KR100255592B1 (ko) * 1997-03-19 2000-05-01 구본준 액정 표시 장치 구조 및 그 제조 방법
KR100262953B1 (ko) * 1997-06-11 2000-08-01 구본준 액정 표시 장치 및 그 액정 표시 장치의 제조 방법
TW413844B (en) * 1998-11-26 2000-12-01 Samsung Electronics Co Ltd Manufacturing methods of thin film transistor array panels for liquid crystal displays and photolithography method of thin films

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100850379B1 (ko) * 2002-01-29 2008-08-04 비오이 하이디스 테크놀로지 주식회사 고개구율 액정표시장치의 제조방법
KR101136165B1 (ko) * 2005-05-31 2012-04-17 엘지디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
KR101157283B1 (ko) * 2005-05-31 2012-06-15 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
US8044405B2 (en) 2008-12-17 2011-10-25 Samsung Electronics Co., Ltd. Thin film transistor substrate and manufacturing method thereof
US8450129B2 (en) 2008-12-17 2013-05-28 Samsung Display Co., Ltd. Thin film transistor substrate and manufacturing method thereof
KR20180131761A (ko) * 2017-06-01 2018-12-11 엘지디스플레이 주식회사 터치 디스플레이 장치, 터치 디스플레이 패널 및 터치 디스플레이 패널의 제조 방법
CN108873523A (zh) * 2018-06-29 2018-11-23 上海天马微电子有限公司 一种阵列基板、液晶显示面板及显示装置
CN108873523B (zh) * 2018-06-29 2021-06-08 上海天马微电子有限公司 一种阵列基板、液晶显示面板及显示装置
US11411054B2 (en) 2019-06-13 2022-08-09 Samsung Display Co., Ltd. Pad area with multiple conductive layers and display apparatus including the same

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