KR20010008096A - 터보 코드용 인코더 및 디코더 - Google Patents

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Abstract

본 발명은 터보 코드용 인코더 및 디코더에 관한 것으로서, 종래의 디코더는 블록 단위의 터보 코드를 반복 복호하는 반복 횟수가 기설정되어 있으나, 본 발명에서는 인코더 측에서 터보 코드의 블록에 대한 패러티 비트를 포함시켜 부호하여 전송하고, 디코더 측에서는 복호된 패러티 비트를 이용하여 복호된 블록의 에러 여부를 판단하여 해당 블록에 대한 복호의 반복 여부를 결정한다.
즉, 본 발명에서는 터보 코드에 대한 복호 과정의 반복 횟수가 설정되는 것이 아니라 임의로 부가한 패러티 비트를 이용하여 해당 블록에 대한 복호의 에러 여부를 판단하여 복호 과정의 재 수행 여부를 결정함으로써 복호 과정이 고속으로 수행되며, 복호 과정에 따른 전력 소비가 적다는 효과가 있다.

Description

터보 코드용 인코더 및 디코더{ENCODER AND DECODER FOR TURBO CODE}
본 발명은 터보 코드의 인코더 및 디코더에 관한 것으로서, 더욱 상세하게는 터보 코드의 블록별 부호화 시에 블록 별로 반복 부호화하는 횟수를 자동으로 결정하는 터보 코드용 인코더 및 디코더에 관한 것이다.
차세대 이동 통신 시스템에서는 고속 멀티미디어 데이터의 신뢰성 있는 전송을 요구하며, 고속 데이터의 신뢰성을 높이기 위해서는 강력한 채널 코딩 및 효율적인 변조 방식이 요구된다. 이동 통신의 결정판이라고 할 수 있는 IMT-2000은 현재 각 국가별로 운용되고 있는 다양한 이동 전화 시스템의 규격을 통일하여 세계 어느 곳에서도 동일한 단말기로 서비스를 이용할 수 있도록 하는 차세대 이동 통신 시스템으로서, ITU를 중심으로 도입이 진행되고 있다. 터보 코드는 최근 ITU 등에서 IMT-2000 등 차세대 이동 통신에서 고속 데이터 전송용으로 채널 코드의 표준으로 채택된 상태이다. 터보 코드는 차세대 이동 통신에서 고속 데이터 환경에서 비교적 간단한 복호 알고리즘을 가지면서 18 번의 반복 복호 시에 0.7dB라는 낮은 신호 대 잡음비라는 획기적 성능을 보임으로써 많은 관심을 불러 일으켰으며, 또한 페이딩 채널 상에서도 신뢰성 있는 강력한 코딩 기법으로 알려져 있다. 터보 코드는 복호 반복 횟수와 인터리버 크기에 따라서 상이한 성능을 보인다.
도 1에는 일반적으로 사용되는 터보 코드용 인코더의 구성이 도시되어 있다. 도시된 바와 같이 두 개의 순환 구조적 콘벌루션 코드(Recursive Systematic Convolution Code) 부호화부(11,13)가 병렬로 연결되어 있고, 부호화부(13)에는 터보 인터리버(15)가 연결되어 있다.
정보 비트는 소정 개수씩 블록 단위로 분할되며, 터보 코드 인코더가 원래 구조적(Systematic)이므로 채널을 통하여 항상 그대로 전송된다. 이에 반하여 부호화부(11)는 블록 내 정보 비트를 원래 입력 순서에 따라 부호화 과정을 수행하며, 부호화부(13)는 터보 인터리버(15)에 의하여 블록 내에서 순서가 재배열된 정보 비트의 순서에 따라 부호화 과정을 수행한다. 부호화부(11) 및 (13)에서 부호화되어 출력되는 비트들을 통상 잉여 비트라 칭한다.
터보 인터리버(15)는 정보 비트의 입력 순서를 재배열하는 역할을 수행한다. 터보 인터리버(15)는 기존의 연쇄 부호의 인터리버와 마찬가지로 연집 오류를 랜덤 오류로 변환시키는 중요한 역할을 한다. 즉, 디코더 측의 첫 번째 복호화부에서 연집 오류에 의해 바르게 복호되지 않은 출력이 두 번째 복호화부의 입력에 그대로 들어가게 되면 역시 올바른 복호를 하지 못할 것이고, 이것은 다음 단계의 반복 복호 과정에서도 정정이 되지 않는다. 그러므로 상관 관계가 있는 정보를 효과적으로 상관 관계가 없는 정보로 전환하기 위해서는 한 프레임 내에서 연집 오류를 잘 분산시킬 수 있는 인터리버를 사용하는 것이 매우 중요하다.
상술한 정보 비트와 제 1 , 2 부호화부(11,13)로 각각 제공되는 제 1 및 제 2 잉여 비트들은 멀티플렉서(17)에 제공되고, 멀티플렉서(17)는 이들을 멀티플렉싱하여 출력한다.
도 2에는 도 1의 인코더로부터 제공되는 신호를 복호하는 디코더가 도시되어 있다. 도시된 바와 같이 디코더는 디멀티플렉서(21), 두 개의 복호화부(23,25), 인터리버(27) 및 디 인터리버(29)를 구비한다. 여기서, 복호화부(23,25)들은 맵(Maximum a Posteriori : MAP) 복호 알고리즘을 이용하여 재귀적 구조의 연산이 가능하고 반복 복호 횟수의 증가에 따라 BER(Bit Error Rate) 성능을 향상시켜 BER 관점에서 샤논 한계(Shannon Limit)에 가장 근접하는 성능을 보인다. 각각의 복호화부(23,25)는 블록 단위의 정보 비트와 잉여 비트 및 부가 비트를 입력하여 복호의 신뢰도를 높이게 된다. 즉, 복호화부(23)는 디멀티플렉서(21)에서 디멀티플렉싱되어 제공되는 정보 비트 및 제 1 잉여 비트 그리고 후술하는 디인터리버(29)로부터의 부가 비트(extrnsic)를 블록 단위로 입력하여 맵(Maximum a Posteriori : MAP) 알고리즘을 수행한다. 제 1 복호화부(23)에서 복호되는 비트는 인터리버(25)에 제공되며, 인터리버(25)는 인코더와 동일한 방법으로 인터리빙하여 출력한다. 인터리버(25)에서 출력되는 블록 단위의 코드는 복호화부(25)에 제공되며, 복호화부(25)에 대하여 부가(extrnsic) 코드로 작동한다. 즉, 복호화부(25)는 디멀티플렉서(21)로부터의 제 2 잉여 비트와 부가 비트를 이용하여 맵 알고리즘을 수행하고, 맵 알고리즘에 의하여 복호된 비트를 디 인터리버(29)에 제공한다. 복호화부(25)에서 복호되는 비트는 인코더에서 인터리빙된 비트를 의미하므로 디인터리빙 과정을 행하는 것이다.
상술한 설명으로부터 알 수 있는 바와 같이 종래의 디코더에서는 디인터리버(29)에서 디인터리빙된 비트를 부가 비트로 하여 복호화부(23)에 제공하고, 복호화부(25)는 복호화부(23)에서 복호된 비트를 부가 비트로 하여 블록에 대한 복호 과정을 반복 수행한다. 터보 코드의 복호에서는 상술한 블록별 복호 과정을 반복 수행하는 횟수에 비례하여 BER 율이 좋아진다. 따라서, 블록에 대한 복호 과정의 반복 횟수를 가능한 한 늘리는 것이 유리할 것이나, 반복 횟수에 비례하여 복호 시간과 전력 소비율은 증가함으로 적당한 반복 횟수를 설정하는 것이 필요하다.
한편, 상술한 바와 같이 종래의 터보 코드 디코더에서는 블록 단위의 복호 과정의 반복 횟수를 설정하고, 설정된 횟수만큼 복호 과정을 반복 수행하도록 구성하였다. 그러나, 터보 코딩되어 전송되는 터보 코드는 코드 자체의 성질과 전송 매체의 성질에 따라 에러 발생율이 상이하다. 따라서 설정 횟수만큼 복호 과정을 반복 수행하는 종래 방법을 채용하는 경우에 에러가 많이 발생한 코드의 경우에는 그 에러를 완벽하게 복구하지 못하는 문제가 있으며, 에러가 적게 발생한 코드의 경우에는 불필요한 복호 과정을 수행하게 되어 복호 시간이 불필요하게 길어지며, 불필요한 복호 전력이 소모된다는 문제가 있다.
본 발명은 이러한 문제를 해결하기 위한 것으로서, 본 발명의 목적은, 터보 코딩되어 전송되는 비트의 에러 율에 따라 복호 과정을 수행하는 반복 횟수를 자동 설정할 수 있게 한 인코더를 제공하는데 있다.
본 발명의 다른 목적은 터보 코딩된 수신 비트의 에러율에 따라 복호 과정의 반복 횟수를 자동 설정하는 디코더를 제공하는데 있다.
이러한 목적을 달성하기 위하여 본 발명은, 터보 코드의 인코더에 있어서, 인코딩될 비트들을 소정 개수의 블록으로 분할하고, 블록 내 비트들에 대한 패러티 비트를 추가하는 패러티 비트 삽입부와; 패러티 비트 삽입부로부터 제공되는 블록 내 비트들을 부호화하여 제 1 잉여 비트로 출력하는 제 1 부호화부와; 패러티 비트 삽입부로부터 제공되는 블럭 내 비트들을 인터리빙하는 인터리버와; 인터리빙된 블록 내 비트들을 부호화하여 제 2 잉여 비트로 출력하는 제 2 부호화부와; 패러티 비트 삽입부의 블록 내 비트, 제 1 및 제 2 부호화부의 비트들을 멀티플렉싱하여 출력하는 멀티플렉서를 구비한다.
본 발명은 또한 터보 코드의 디코더에 있어서, 터보 코드를 수신하여 정보 비트 및 부호화된 제 1 잉여 비트 , 인터리빙되어 부호화된 제 2 잉여 비트의 블록을 제공하는 디멀티플렉서와; 정보 비트, 제 1 잉여 비트 및 제 1 부가 비트를 이용하여 복호 과정을 수행하는 제 1 복호화부와; 제 1 복호화부의 출력 비트를 인터리빙하여 제 2 부가 비트로 출력하는 인터리버와; 제 2 잉여 비트와 제 2 부가 비트를 이용하여 복호 과정을 수행하는 제 2 복호화부와; 제 2 복호화부의 출력을 디인터리빙하는 디인터리버와; 디인터리버의 출력을 수신하여 블록 내 패러티 비트를 검출하고, 블록 내 잔여 비트들의 패러티 비트를 계산하여 검출 패러티 비트와 계산 패러티 비트가 상이할 때에 상기 제 1 부가 비트를 제공하며, 상기 검출 패러티 비트와 검출 패러티 비트가 동일하면, 디멀티플렉서로 하여금 다른 블록의 정보 비트, 제 1 잉여 비트, 인터리빙되어 부호화된 제 2 잉여 비트를 제공케 하는 패러티 비트 검출부를 구비한다.
도 1은 종래 터보 코드용 인코더의 블록도,
도 2는 종래 터보 코드용 디코더의 블록도,
도 3은 본 발명에 따른 터보 코드용 인코더의 블록도,
도 4는 본 발명에 따른 터보 코드용 디코더의 블럭도.
〈도면의 주요부분에 대한 부호의 설명〉
11, 13 : 부호화부 15 : 인터리버
17 : 멀티플렉서 21 : 디멀티플렉서
23,25 : 복호화부 27 : 인터리버
29 : 디인터리버 41 : 패러티 비트 검출부
43 : 패러티 비트 삭제부
이하, 본 발명의 일 실시예를 첨부 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에 따른 인코더의 블록도로서, 도 1과 동일한 구성 요소에 대하여는 동일한 부호를 사용하였다. 도 1과 비교하여 알 수 있는 바와 같이 본 발명의 인코더에는 패러티 비트 삽입부(31)가 더 구성되어 있다. 패러티 비트 삽입부(31)는 정보 비트를 소정 개수의 블록 단위로 분할하고, 블록 내의 정보 비트에 대한 우수 또는 기수의 패러티 비트를 블록 내에 삽입하도록 구성된다.
패러티 비트가 삽입된 정보 비트열은 도 1과 동일하게 직접 멀티플렉서(17)에 제공되며, 다른 한편으로는 제 1 부호화부(11)를 통하여 부호화되어 멀티플렉서(17)에 제공되고 또 다른 한편으로는 인터리버(15)를 통하여 인터리빙된 후 제 2 부호화부(13)에서 부호화되어 멀티플렉서(17)에 제공된다.
도 4는 본 발명에 따른 디코더의 블록도로서, 도 2와 동일한 구성 요소에 대하여는 동일한 부호를 사용하였다. 도 1과 비교하여 알 수 있는 바와 같이 본 발명의 디코더에는 패러티 비트 검출부(41) 및 패러티 비트 삭제부(43)가 더 구성되어 있다.
상술한 구성을 갖는 디코더의 기본 작동은 도 2의 인코더와 동일하다. 그러나, 인코더가 복호 과정을 행하는 반복 횟수는 기 설정되는 것이 아니라 패러티 비트 검출부(41)의 작동에 의하여 복호 과정의 반복 여부가 결정된다. 즉, 패러티 비트 검출부(41)는 디인터리버(29)로부터 제공되는 복호된 블록 내 비트들을 입력하고, 입력된 블록에 대한 기수 또는 우수 패러티를 계산하며, 계산된 패러티 비트와 블록 내에서 복호된 패러티 비트가 동일한가를 판단한다. 판단 결과, 계산 패러티 비트와 복호 패러티 비트가 동일한 경우에는 복호 과정에 의하여 복호된 블록 내 정보 비트에 에러가 없는 것으로 판단하여 해당 블록에 대한 더 이상의 복호 과정을 수행하지 않는다. 즉, 패러티 비트 검출부(41)는 현재 블록에 대한 복호 과정이 종료하였음을 디멀티플렉서(21)에 통보하고, 이에 따라 디멀티플렉서(21)는 다음 순서의 블록내 비트들을 복호화부(23)에 제공함으로써 새로운 블록에 대한 복호 과정이 수행된다. 그러나, 계산 패러티 비트와 복호 패러티 비트가 상이한 경우에 패러티 비트 검출부(41)는 디인터리버(29)에서 제공되는 블록 내의 비트들을 잉여 비트로 하여 복호화부(23)에 제공함으로써 해당 블록에 대한 복호 과정을 재 수행한다.
한편, 계산 패러티와 복호 패러티가 상이하다 하여서 상술한 복호 과정을 무한정 되풀이할 수는 없을 것이다. 따라서, 페러티 비트 검출부(41)에는 복호 과정을 되풀이 하는 최대 횟수가 설정되어 있어야 하며, 최대 횟수만큼 복호 과정을 되풀이 하여도 계산 패러티 비트와 복호 패러티 비트가 상이한 경우에는 해당 블록에 대한 정확한 복구가 불가능함을 표시하고, 해당 블록에 대한 복호 과정을 종료하여야 할 것이다. 즉, 최대 횟수만큼 복호 과정을 되풀이하여도 계산 패러티 비트와 복호 패러티 비트가 상이한 경우에 패러티 비트 검출부(41) 해당 블록에 에러가 발생하였음을 별도의 표시부 등에 표시하고, 디멀티플렉서(21) 및 복호화부(23)로 하여금 해당 블록의 다음 블록에 대한 복호 과정을 개시하도록 제어한다.
도 4에는 패러티 비트 삭제부(43)가 구성되어 있으며, 패러티 비트 삭제부(43)는 복호화부(23,25)에 의하여 복호 과정이 종료된 즉, 복호된 블록 내의 패러티 비트를 제거하는 역할을 수행한다. 즉, 패러티 비트는 상술한 바와 같이 블록의 복반복 여부를 결정하기 위하여 사용되는 부가적인 비트이므로 실질적으로 사용되는 비트는 아니다. 따라서, 수신측에서는 이 패러티 비트를 제거하여야 실질적인 정보 비트만이 존재하게 된다. 이러한 역할을 행하는 것이 패러티 비트 삭제부(43)이며, 패러티 비트 삭제부(43)는 패러티 비트 검출부(41)제어에 따라 즉, 복호 과정이 완료된 블록에 한하여 그 블록 내의 패러티 비트를 제거한 후 출력한다.
본 발명자는 상술한 구성을 갖는 즉, 패러티 비트를 이용하는 본 발명과 복호 과정에 대한 반복 횟수가 정해진 종래의 장치를 비교하여 복호 과정에 대한 반복 횟수를 어느 정도 줄일 수 있는가를 시뮬레이션을 통하여 확인해 보았다.
시뮬레이션 결과, SNR이 1.5dB, 최대 반복 횟수가 5인 경우에 본 발명의 반복 횟수는 종래 장치에 비하여 약 33%가 감소됨을 확인할 수 있었으며, SNR이 2dB, 최대 반복 횟수가 5인 경우에 본 발명의 반복 횟수는 종래 장치에 비하여 39% 감소되됨을 확인할 수 있었다.
상술한 설명으로부터 알 수 있는 바와 같이 본 발명에서는 터보 코드에 대한 복호 과정의 반복 횟수가 설정되는 것이 아니라 임의로 부가한 패러티 비트를 이용하여 해당 블록에 대한 복호의 에러 여부를 판단하여 복호 과정의 재 수행 여부를 결정함으로써 복호 과정 고속으로 수행되며, 복호 과정에 따른 전력 소비가 적다는 효과가 있다.

Claims (5)

  1. 터보 코드의 인코더에 있어서,
    인코딩될 비트들을 소정 개수의 블록으로 분할하고, 블록 내 비트들에 대한 패러티 비트를 추가하는 패러티 비트 삽입부와;
    상기 패러티 비트 삽입부로부터 제공되는 블록 내 비트들을 부호화하여 제 1 잉여 비트로 출력하는 제 1 부호화부와;
    상기 패러티 비트 삽입부로부터 제공되는 블럭 내 비트들을 인터리빙하는 인터리버와;
    상기 인터리빙된 블록 내 비트들을 부호화하여 제 2 잉여 비트로 출력하는 제 2 부호화부와;
    상기 패러티 비트 삽입부의 블록 내 비트, 상기 제 1 및 제 2 부호화부의 비트들을 멀티플렉싱하여 출력하는 멀티플렉서를 구비하는 터보 코드용 인코더.
  2. 터보 코드의 디코더에 있어서,
    상기 터보 코드를 수신하여 정보 비트 및 부호화된 제 1 잉여 비트 , 인터리빙되어 부호화된 제 2 잉여 비트의 블록을 제공하는 디멀티플렉서와;
    상기 정보 비트, 제 1 잉여 비트 및 제 1 부가 비트를 이용하여 복호 과정을 수행하는 제 1 복호화부와;
    상기 제 1 복호화부의 출력 비트를 인터리빙하여 제 2 부가 비트로 출력하는 인터리버와;
    상기 제 2 잉여 비트와 상기 제 2 부가 비트를 이용하여 복호 과정을 수행하는 제 2 복호화부와;
    상기 제 2 복호화부의 출력을 디인터리빙하는 디인터리버와;
    상기 디인터리버의 출력을 수신하여 블록 내 패러티 비트를 검출하고, 블록 내 잔여 비트들의 패러티 비트를 계산하여 상기 검출 패러티 비트와 상기 계산 패러티 비트가 상이할 때에 상기 제 1 부가 비트를 제공하며, 상기 검출 패러티 비트와 상기 검출 패러티 비트가 동일하면, 상기 디멀티플렉서로 하여금 다른 블록의 정보 비트, 제 1 잉여 비트, 인터리빙되어 부호화된 제 2 잉여 비트를 제공케 하는 패러티 비트 검출부를 구비하는 터보 코드용 디코더.
  3. 제 2항에 있어서,
    상기 디인터리버에서 디인터리빙된 블록을 제공받으며, 상기 복호 과정이 종료된 블록 내의 패러티 비트를 제거하여 출력하는 패러티 비트 삭제부를 더 구비함을 특징으로 하는 터보 코드용 디코더.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 패러티 비트 검출부는, 상기 검출 패러티 비트와 상기 계산 패러티 비트가 상이하여 상기 제 1 부가 비트를 제공함으로써 행하여지는 해당 블록에 대한 복호 과정이 소정 횟수 이상 계속되면, 상기 디멀티플렉서로 하여금 다른 블록의 정보 비트, 제 1 잉여 비트, 인터리빙되어 부호화된 제 2 잉여 비트를 제공하도록 제어하도록 구성됨을 특징으로 하는 터보 코드용 디코더.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 패러티 비트 검출부는, 상기 검출 패러티 비트와 상기 계산 패러티 비트가 상이하여 상기 제 1 부가 비트를 제공함으로써 행하여지는 해당 블록에 대한 복호 과정이 소정 횟수 이상 계속되면, 해당 블록에 대한 에러가 발생함을 표시하도록 구성됨을 특징으로 하는 터보 코드용 디코더.
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