KR20010005934A - 계층적 코딩에 사용하기 위한 저장 장치 및 기록 및 판독 방법 - Google Patents

Abstract

지연 회로를 사용하지 않고 계층적 코딩을 수행하는 장치 및 방법은 영상을 저장하는 메모리와 분리적으로 배열된다. 하나의 제 2 층 픽셀이 2×2 제 1 층 픽셀로부터 형성되는 경우에, 하나의 제 2 층 픽셀을 형성하기 위해 사용된 2×2 제 1 층 픽셀중 3개는 최종 입력 픽셀이 입력될 때 제 1 층 메모리로부터 판독된다. 상기 3개의 픽셀 판독은 그로부터 합을 계산하는 가산기에 공급되고 상기 합값을 가산기-감산기에 공급한다. 상기 가산기-감산기는 하나의 제 2 층 픽셀을 얻도록 가산기로부터의 합값과 최종 입력 픽셀의 합을 계산한다. 그러한 제 2 층 픽셀은 그내에 저장된 제 2 층 메모리에 공급된다. 상기 최종 입력 픽셀은 제 1 층 메모리에 저장되지 않는다.

Description

계층적 코딩에 사용하기 위한 저장 장치 및 기록 및 판독 방법{A storage apparatus and writing and/or reading methods for use in hierarchical coding}

계층적 코딩 방법에서, 고해상도 영상 데이터는 최하의 층 또는 제 1 층에서 영상 데이터로서 설정되고, 제 2 층에서의 영상 데이터는 제 1 층 픽셀들의 수보다 작은 다수의 픽셀들로 형성되며, 제 3 층에서의 영상 데이터는 제 4 층에서 소정의 최상층까지 영상 데이터의 형성에 따라 더 작은 픽셀수로 형성된다. 각 층에서의 영상 데이터는 상기 층에 대응하는 해상도(다수 픽셀)를 가진 모니터상에 표시된다. 따라서, 사용자는 대응하는 영상을 관측하도록 사용자의 모니터 해상도에 대응하는 영상 데이터(계층적으로 코드된 영상 데이터)를 선택할 수 있다. 예로, 하나의 층에 대응하는 영상은 최상층에 대응하는 영상이 표시될 때, 그러한 방법으로 각각의 최상층중 하나의 층에 대응하는 영상을 확대하는데 사용되며, 이는 사용자 동작등에 의해 하층에 대응하는 영상과 대치된다.

상층의 영상 데이터에 대한 저장 용량이나 전송 용량은 단지 최하층의 영상 데이터의 저장이나 전송등에 대한 용량에 첨가하여 요구된다. 계층적 코딩 방법은 저장 용량 등의 증가를 억제하며 제안되어 왔다. 이 방법은 4개의 픽셀들의 합값, 즉, 4개 픽셀들의 2×2 컬럼 및 로우 배열이 상층의 픽셀(픽셀값)로서 설정되는 제3층의 계층적 코딩 상태에 따라 아래에 기술된다.

도 16에서, 4×4 픽셀 배열들은 최하층 영상의 픽셀들이다. 4×4 배열과 같은 4개의 픽셀값들 h00,h10,h01,h11 의 합이 계산되고 2×2 픽셀 배열인 제 3 층의 좌상층 픽셀로서 설정된다. 유사하게, 4개의 픽셀값 h20,h30,h21,h31의 합 m1,4개의 픽셀값 h02,h12,h03,h13 의 합 m2,4 개의 픽셀값 h22,h32,h23,h33 의 합 m3 가 계산되고 제2층의 우상층 픽셀, 좌하층 픽셀, 우하층 픽셀로서 설정된다. 더구나, 상기 제2층에서 2×2 픽셀들의 4개의 픽셀값 m0,m1,m2 및 m3 의 합 q0 가 계산되고 이 상태에서 최상층인 제3층 영상의 픽셀로서 설정된다.

위에서 기술된 픽셀들 h00 내지 h33, m0 내지 m3 및 q0 모두가 그들의 각각의 원래 형태로 저장되는 경우, 상기 제2층 픽셀들 m0 내지 m3 및 제 3 층 픽셀 q0 에 대응하는 첨가의 저장 용량등은 위에서 언급한 바와같이 요구된다. 결과적으로, 상기 제3층 픽셀 q0 는 도 16에 도시처럼 제2층에서 우하층 픽셀 m3 에 대응하는 위치에서 설정되고, 반면 제2층은 픽셀들 m0 내지 m2 및 q0 로 형성된다. 또한, 상기 제 2층 픽셀 m0 는 도 16에 도시처럼 제1층에서 우측 하부 픽셀 h11 에 대응하는 위치에서 설정된다(m0 는 제1층의 h00,h10,h01,h11 로부터 얻어지는 것으로 생각된다). 유사하게, 다른 제2층 픽셀들 m1,m2,q0는 또한 제1층의 픽셀들 h31,h13,h33로 설정된다. 픽셀 q0 는 제1층 픽셀들 h22,h32,h23,h33 으로부터 직접 얻어지지 않기 때문에, 픽셀 q0(픽셀 m3 대신)는 상기 제1층 픽셀들 h22,h32,h23,h33 로부터 직접 얻어진 m3 대신 제2층에 설정되기 때문에 픽셀 h33 에 대응하는 위치에서 설정된다.

따라서, 위에서 기술된 상태에서, 전체 4×4 또는 16개의 픽셀들이 형성된다. 그러한 픽셀들의 수는 최하층의 수와 같다. 그와같이, 저장용량 등의 증가가 억제된다.

위에서 기술된 픽셀 q0(m3 및 h33 에 대치된) 및 픽셀들 m0 내지 m2(픽셀들 h11,h31,h13 에 각각 대치된)는 아래의 기술과 같이 수행된다.

즉, 값 q0 는 m0 내지 m3 의 합(즉, q0=m0+m1+m2+m3)이다. 따라서, m3 는 식 m3=q0-(m0+m1+m2)로부터 얻어진다. 또한 m0 는 h00,h10,h01,h11(즉, m0=h00+h10+h01)로부터 얻어진다. h31,h13,h33 각각은 유사한 방법으로 얻어진다. 상기 픽셀 h33 는 위의 기술과 같이 m3에서 얻어진다.

위에서 기술된 계층적 코딩에서, 하층 픽셀(픽셀값)의 라인 지연을 수행하는 지연 회로는 계층적 코딩의 결과를저장하기 위해 다용의 메모리(예로, 스태틱 랜덤 억세스 메모리(SRAM) 또는 다이나믹 RAM(DRAM))로서 잘 할용된다. 예로, 도 16을 참고로, 동작은 2개의 라인에서 제1층 픽셀들 h00,h10,h01,h11을 활용하는 제2층 픽셀 m0를 얻기 위해 식 m0=h00+h10+h01+h11 에 관계하여 수행된다. 영상 데이터는 픽셀 배열에 따라 좌에서 우로, 상부에서 하부로 라인 스케닝 순서와 같은 소정의 순서로 메모리에 공급된다(또는 기록된다). 영상 데이터는 또는 상기 픽셀에 따라 라인 스케닝 순서로 상기 메모리로부터 판독될 수 있다. 그러므로, 제2층 픽셀 m0을 얻기 위해, 동작은 라인 개시부 h00 가 라인 개시부 h01 의 공급 h01,h11을 대기하기 위해 하나의 라인과 하나의 픽셀만큼 지연되어 수행되며, m0가 계산되고 따라서 라인 개시부 h00 는 후에 메모리에 기록된다.

따라서, 위에서 기술된 코딩 기술로, 계층적 코딩의 결과를 저장하는 메모리에 덧붙혀 영상 데이터의 라인 지연을 수행하는 지연 회로가 활용되고, 그에 따라 각각의 코딩 장치 크기가 증가하고 처리 속도를 저하시킨다.

본 발명은 저장장치, 기록 방법 및 판독 방법, 특히, 상이한 픽셀 수를 가지고 계층적 순서로 영상을 형성하는 계층적 코딩 수행시 사용 하는데 적당한 장치 및 방법에 관한 것이다.

도 1은 본 발명의 실시예에 따른 저장 장치의 다이어그램.

도 2는 도 1의 저장 장치의 다이어그램.

도 3은 도 1의 장치의 제1층 메모리의 메모리셀의 다이어그램.

도 4는 도 2의 저장 장치에 영상 입력의 구성을 설명하는 다이어그램.

도 5는 도 2의 장치의 실렉터에 의해 수행된 처리를 설명하는 다이어그램.

도 6은 마스크 비트 신호 사용을 설명하는 다이어그램.

도 7은 제 1층 메모리의 메모리 셀에서 제1층 픽셀들의 저장 상태를 설명하는 다이어그램.

도 8은 제 1층 메모리에 기록된 제 1층 픽셀을 설명하는 다이어그램.

도 9는 도의 가산기와 가산기-감산기에 의해 수행된 처리를 설명하는 다이어그램.

도 10은 제 2 층 픽셀 형성을 설명하는 다이어그램.

도 11은 제3층 픽셀 형성을 설명하는 다이어그램.

도 12는 도 2 장치의 실렉터에 의해 수행된 처리를 설명하는 다이어그램.

도 13은 제2층 픽셀 형성을 설명하는 다이어그램.

도 14는 도 2의 가산기와 가산기-감산기 장치에 의해 수행된 처리를 설명하는 다이어그램.

도 15는 제 1 층 픽셀 형성을 설명하는 다이어그램.

도 16은 계층적 코딩 기술을 설명하는 다이어그램.

본 발명의 목적은 위에서 기술된 계층적 코딩 장치로서 지연 회로를 활용하지 않는 계층적 코딩 기술을 제공하는 것이다.

본 발명의 다른 목적은 비교적 작은 크기를 가지며 고속 처리가 가능한 계층적 코딩 장치를 제공하는 것이다.

본 발명의 양상에 따르면, 저장 장치는 하층에 대응하며 다수의 픽셀을 가지는 제 1 영상과 상층에 대응하며 다수의 픽셀을 가지는 제 2 영상을 저장하는데 제공되며, 상기 제 2 영상의 픽셀은 상기 제 1 영상의 픽셀들 N 으로부터 형성되고, 상기 제 1 영상의 픽셀들은 하나씩 소정의 순서로 입력된다. 상기 장치는 상기 하층에 대응하는 제 1 영상을 저장하는 하층 저장 장치와, 상기 상층에 대응하는 제 2 영상을 저장하는 상층 저장 장치와, 상기 하층 및 상층 저장 장치에 따라 판독 및 기록 동작을 제어하는 제어기를 포함하며, 상기 제어기는 N-1 픽셀들의 단위 그룹으로서 상기 하층 저장 장치에 저장된 제 1 영상을 판독하고, 하층 저장 장치로부터 판독되는 제 1 영상의 N-1 픽셀들과 상기 제 1 영상의 하나의 입력 픽셀을 포함하는 제 1 영상의 N 픽셀을 사용하므로서 상기 제 2 영상의 하나의 픽셀을 발생하는 픽셀 발생기를 포함한다.

본 발명의 또다른 영상에 따라, 저장 장치는 하층에 대응하고 다수의 픽셀들을 가지는 제 1 영상과 상층에 대응하고 다수의 픽셀들을 가지는 제 2 영상을 저장하기 위해 제공되며, 상기 제 2 영상의 픽셀은 상기 제 1 영상의 N 픽셀로부터 형성되고, 제 1 영상의 픽셀들은 소정의 순서로 하나씩 입력된다. 상기 장치는 하층 저장 장치가 단지 N-1 픽셀만 저장하는 하층에 대응하는 제 1 영상을 저장하는 하층 저장 장치를 포함하고 상기 제 2 영상의 하나의 픽셀을 형성하는데 사용된 제 1 영상의 N 픽셀들의 최종 입력 픽셀을 배제하고, 상기 최종 입력 픽셀은 제 1 영상의 N 픽셀로 입력되며 상기 하층 저장 장치에 저장되지는 않고, 상층 저장 장치는 상기 하층 저장 장치로부터 판독되는 제 1 영상의 N-1 픽셀들과 제 1 영상의 최종 입력 픽셀을 포함하는 제 1 영상의 N 픽셀을 사용 하므로서 제 2 영상의 하나의 픽셀을 저장하는 상층에 대응하는 제 2 영상을 저장하는 상층 저장 장치와, 하층 및 상층 저장 장치에 따라 판독 및 기록 동작을 제어하며, 상층 저장부에 제 2 영상의 하나의 픽셀을 판독하며, 상기 하층 저장 장치에 저장된 제 1 영상을 N-1 픽셀들의 단위 그룹을 판독하는 제어기와, 상층 저장 장치로부터 판독되는 제 2 영상의 하나의 픽셀과 하층 저장 장치로부터 판독되는 제 1 영상의 N-1 픽셀들을 사용하여 제 1 영상의 최종 입력 픽셀을 발생하는 픽셀 발생기를 포함한다.

본 발명에 따른, 다른 목적, 특징 및 장점들은 대응 성분들이 같은 참고번호에 의해 식별되는 첨부된 도면을 참조로 상술된 실시예에 따라 나타난다.

도 1은 본 발명의 실시예에 따른 저장 장치(층 메모리들)를 설명한다. 도시된 바와같이, 이 저장 장치는 제 1 층 메모리(1), 제 2 층 메모리(2), 제 3 층 메모리(3),(제 1 내지 제 3 층의 영상이 각각 저장된다), 3개의 입력들과 같은 다수의 입력들을 가산하는 가산기(6,7), 2개의 입력과 같은 다수의 입력들을 가산 또는 감산하는 가산기-감산기(10,11)를 포함한다. 상기 저장 장치는 도 16을 참고로 기술된 코딩과 유사한 제 3층 계층적 코딩을 수행하며, 하층의 2×2(4) 픽셀값의 합은 상층 픽셀(픽셀값)로서 얻어진다. 즉, 도 1에 설명된 상태에서, 최하층(제 1 층) 영상의 다수 4×4 픽셀이 존재하며, 이들 4×4 픽셀의 픽셀값은 라인 스케닝 순서로 입력된다. 즉 h00,h10,h20,h30,h01,h11,h21,h31,h02,h12,h22,h32,h03,h13,h23,h33 의 순서로 입력된다.

상기 경우에, 제 1 라인에서 4개의 픽셀들 h00,h10,h20,h30 는 제 1 층 메모리(1)에 연속해서 저장된다. 상기 제 2 라인을 입력할 때, 상기 제 1 픽셀 h01(가장 좌측 컬럼)은 또한 제 1 층 메모리(1)에 저장된다. 상기 제 2 라인(제 2 컬럼)의 제 2 픽셀, 즉, 픽셀 h11 이(제 2 층 픽셀 m0를 형성하는데 사용된 최종 입력 픽셀 h00,h10,h01,h11)입력될 때, 상기 제 1층 메모리(1)에 미리 저장된 3개의 제 1 층 픽셀들 h00,h10,h01 은 동시에 판독되며, 가산기(6)에 공급된다. 상기 가산기(6)는 제 1 층 픽셀들 h00,h10,h01 의 합을 계산하며, 가산기-감산기(10)의 합값을 공급한다. 상기 가산기-감산기(10)는 또한 픽셀 h11을 수신한다. 상기 가산기-감산기(10)는 가산기(10A) 및 감산기(10B)로 형성된다. 상기 가산기-감산기(10)에서, 상기 가산기(10A)는 가산기(6)로부터 픽셀 h11 합과 상기 합값(h00+h10+h01)을 계산하며, 그에 따라 제 2 층 픽셀 m0 가 얻어진다(형성된다). 상기 픽셀 h11 은 제 1 층 메모리(1)에 저장되지 않으며, 픽셀 m0 제 2 층 메모리(2)에 저장된다.

이 실시예에서, 하층의 2×2(4)픽셀의 합값은 상층에서 하나의 픽셀(픽셀값)로서 얻어진다. 상층에서 하나의 픽셀을 형성하는데 사용된 하층에서 4개의 픽셀중 하나의 최종 입력은 여기서는 최종 입력 픽셀로 설명된다.

픽셀 h11 다음에 공급된, 제 2 라인에서 제 3 픽셀 h21 은 상기 제 1 층 메모리(1)에 저장된다. 제 2 라인에서 제 4 의 픽셀이, 즉, 픽셀 h31(제 2 층 픽셀 m1을 형성하는데 사용된 제 1 층 픽셀들 h20,h30,h21,h31 의 최종 입력 픽셀)이 입력될 때, 상기 제 1 층 메모리(1)에 이미 저장된 3개의 제 1 층 픽셀들 h20,h30,h21 은 동시에 판독되고 가산기(6)에 공급된다. 상기 가산기(6)는 제 1 층 픽셀들 h20,h30,h21 의 합을 계산하며 상기 합을 픽셀 h31을 수신하는 가산기-감산기(10)에 공급한다. 상기 가산기-감산기(10)에서, 상기 가산기(10A)는 제 2 층 픽셀 m1(즉, m1=h20+h30+h21+h31)의 값을 얻도록 이들 수신된 값의 합을 계산한다. 픽셀 h31 은 제 1 층 메모리(1)에 저장되지 않으며, 픽셀 m1 은 제 2 층 메모리(2)에 저장된다.

유사한 처리가 제 2 층 픽셀 m2를 얻기 위해 사용된 제 1 층 픽셀들 h02,h12,h03 및 h13 에 따라 수행된다. 그와같이, 제 1 층 픽셀들 h02,h12,h03 는 제 1 층 메모리에 저장되고 제 2 층 픽셀 m2 는 제 2 층 메모리에 얻어져 저장된다.

유사한 처리가 제 2 층 픽셀 m3를 얻기 위해 사용된 제 1 층 픽셀들 h22,h32,h23,h33 에 따라 수행된다. 그와같이, 제 1 층 픽셀들 h22,h32,h23 는 제 1 층 메모리(1)에 저장되고 제 2 층 픽셀 m3 가 얻어지고 제 2 층 메모리(2)에 저장되지 않는다.

도 1에 도시된 실시예에서, 2×2 제 1 층 픽셀들의 그룹은 제 2 층 픽셀들 m0 내지 m3를 형성하기 위해 사용되고, 하부 우측 픽셀들 h11,h31,h33 는 제 2 층 픽셀들을 형성하기 위한 제 1 층 픽셀의 마지막 입력 픽셀로 확인된다.

제 3 층 픽셀 q 는 위에서 상술된 것과 유사한 방법으로 제 2 층의 2×2 픽셀들 m0 내지 m3 로부터 형성되고, 제 2 층 2×2 픽셀들 m0 내지 m3 의 하부 우측 픽셀 m3 는 제 3 층 픽셀을 형성하기 위한 제 2 층 픽셀들의 마지막 입력 픽셀로 설명된다. 이에 대하여, 제 2 층 픽셀 m3 가 제 1 층 4×4 픽셀들에서 최하부 최우측 픽셀 h33 의 입력후에 위에서 기술된 방법으로 얻어지고, 상기 제 2 층의 마지막 입력 픽셀이 입력되는 것으로 인식되고, 제 3 층 픽셀(q)는 제 1 층 픽셀들로부터 제 2 층 픽셀중 하나를 얻기 위해 사용된 방법과 유사하게 제 2 층 2×2 픽셀들로부터 얻어진다. 즉, 제 3 층 픽셀 q를 형성하기 위해 사용된 제 2 층 픽셀들 m0 내지 m3 의 제 2 층의 최종 입력 픽셀 m3 가 입력될 때, 상기 제 2 층 메모리(2)에 이미 저장된 제 2 층의 3개의 픽셀들 m0 내지 m2 는 동시에 판독되어 가산기(7)에 공급된다. 상기 가산기(7)는 제 2 층 픽셀들 m0 내지 m2 의 합을 계산하며 얻어진 합값을 최종 입력 픽셀 m3를 수신하는 가산기-감산기(11)에 공급한다. 상기 가산기-감산기(11)는 가산기(11A)와 감산기(11B)로 형성된다. 가산기-감산기(11)에서, 상기 가산기(11A)는 상기 제 3 층 픽셀 q(q=m0+m1+m2+m3)를 얻거나 형성하도록 가산기(7)로부터 최종 입력 픽셀 m3 의 합과 합값(m0+m1+m2)를 계산한다. 상기 제 3층 픽셀 q 는 제 3 층 메모리(3)에 저장한다.

상세한 설명은 제 1 내지 제 3 층에서 영상을 형성하는 픽셀의 판독을 제공하며 위에서 기술된 방법으로(계층적으로 코드된)저장된다.

제 3 층 영상에 따라, 상기 제 3 층 메모리(3)에 저장된 픽셀들은 그들이 저장된 같은 순서로 판독되어 출력된다(픽셀 q 만이 도 1에 도시된 실시예에서 제 3 층 픽셀로 저장되고 하나의 픽셀 q 만이 판독된다).

제 2 층 영상에 따라, 픽셀들 m0 내지 m2 각각은 소정의 시간에서 제 2 층 메모리(2)로부터 판독되어 출력된다. 상기 제 2 층의 최종 입력 픽셀 m3 가 판독되며, 상기 제 2 층 메모리(2)에 저장된 대응 픽셀들은, 즉, 제 3 층 픽셀 q를 형성하기 위해 최종 입력 픽셀 m3 에 따라 사용된 3개의 픽셀들 m0 내지 m2 는 가산기(7)에 동시에 판독되어 공급된다. 가산기(7)는 픽셀들 m0 내지 m2 의 합을 얻으며 상기 합값을 가산기-감산기(11)에 공급한다. 따라서, 최종 입력 픽셀 m3를 사용하므로서 형성된 제 3 층 픽셀 q 는 제 3 층 메모리(3)로부터 판독되고 가산기-감산기(11)에 공급된다. 상기 가산기-감산기(11)에서, 상기 감산기(11B)는 출력되는 최종 입력 픽셀 m3(q-(m0+m1+m2))을 얻도록 하기 위해 픽셀 q 로부터 가산기(7)에서 얻어진 합값을 감산한다.

제 1 층 영상에 따라, 상기 제 1 층의 최종 입력 픽셀들 h11,h31,h13,h33 보다는 픽셀 각각이 소정 시간에서 제 1 층 메모리(1)로부터 판독되어 출력된다. 상기 제 1 층의 최종 입력 픽셀들이 판독되고 상기 제 1 층 메모리(1)에 저장된 대응 픽셀들, 즉, 제 2 층 픽셀 m0를 형성하기 위해 최조 입력 픽셀 h11 과 함께 사용된 3개의 픽셀들 h00,h10,h01 은 가산기(6)에 동시에 판독되어 공급된다. 상기 가산기(6)는 픽셀의 합 h00,h10,h01을 얻으며, 상기 합을 가산기-감산기(10)에 공급한다. 동시에, 최종 입력 픽셀 h11을 사용하므로서 형성된 제 2 층 픽셀 m0 는 제 2 층 메모리(2)로부터 판독되며 가산기-감산기(10)에 공급된다. 가산기-감산기(10)에서, 상기 감산기(10B)는 출력되는 최종 입력 픽셀 h11(h11-(h00+h10+h01))을 얻도록 픽셀 m0 로 가산기(6)로부터 수신된 합값을 감산한다.

상기 다른 최종 입력 픽셀들 h31,h13,h33 판독은 유사한 방법으로 얻어져 출력된다.

상기 제 1 층의 최종 입력 픽셀 h33 의 판독에 따라서, 상기 제 2 층의 최종 입력 픽셀 m3 는 픽셀 h33 획득시 활용된다. 상기 픽셀 m3 는 위에서 기술된 방법으로 얻어진다.

기술한 바와같이, 픽셀들은 최종 픽셀을 제외하고, 상기 하부층의 2×2 픽셀에서 상부층의 픽셀을 형성하는 3개의 픽셀들이 단위로 판독되도록 하부층의 픽셀들을 저장하는 제 1 층 메모리(1)와 제 2 층 메모리(2)로부터 판독된다. 그와같이, 제 1 층 메모리(1)와 제 2 층 메모리(2)는 지연 회로(도 16에 따라 기술된 위의 배열과 같이 내부적으로 접속된)의 기능과 유사한 기능을 한다. 따라서, 본 실시예에서, 각 층에 대응하는 영상이 기록되고(계층적으로 코드된) 각층에 대응하는 기록 영상이 지연 회로 없이 판독된다(디코드된다). 결국, 본 장치의 크기는 감소되고 처리 속도는 도 16을 참고로 기술된 바와같이 다른 장치에 비하여 증가된다.

도 1에 도시된 실시예에서, 가산 또는 감산을 선택적으로 수행하는 3 입력 가산기 및 가산기-감산기는 기록 시간에서 상층 픽셀을 계산하고 판독 시간에서 최종 입력 픽셀을 획득하기 위해 활용된다. 3 입력 가산기가 기록 및 판독 동작을 위해 공통으로 사용되기 때문에, 저장 장치는 비교적 간단한 하드웨어 장치를 사용하여 실현된다.

도 2는 도 1의 저장 장치를 더욱 상세히 설명하는 도면이다.

상기 제 1 층 메모리(1)는 어드레스 공급 회로(4)에 의해 표시된 어드레스와, 실렉터(8)로부터 공급된 제 1 층 픽셀들(제 1 층에 대응하는 영상을 형성하는 픽셀들의 픽셀값)을 저장하고, 상기 어드레스로 저장된 제 1 층 픽셀들을 판독하고, 상기 가산기(6)와 실렉터(8)에 판독 픽셀들을 출력하기 위해 배열된다. 즉, 상기 제 1 층 메모리(1)는 어드레스 공급 회로(94)에서 그 어드레스 단자 AD 까지 공급된 어드레스로 상기 실렉터(8)에서 데이터 단자 D1 내지 D3 까지 공급된 제 1 층 픽셀을 저장하기 위해 배열된다. 상기 제 1 층 메모리(1)는 또한 어드레스 공급 회로(4)에서 어드레스 단자 AD 까지 공급된 어드레스로 저장된 제 1 층 픽셀들을 판독하기 위해, 그 데이터 단자들 D1 내지 D3에서 가산기(6), 실렉터(8)까지 판독 픽셀들을 출력하기 위해 배열된다.

상기 제 1 층 메모리(1)는 상기 어드레스 공급 회로(4)(어드레스를 가진 메모리 셀에서)에 의해 표시된 어드레스로 실렉터(8)(제 1 층 영상을 형성하는 픽셀들의 픽셀값)로부터 공급된 3개의 픽셀을 갖는 각각의 단위 픽셀 그룹을 저장하고, 어드레스로 저장된 제 1 층 영상의 3개의 픽셀들의 단위 그룹을 판독하고, 상기 판독 픽셀을 가산기(6)와 실렉터(8)에 출력하도록 배열된다. 즉, 예에서처럼, 상기 제 1 층 메모리(1)에서 하나의 어드레스에 대응하는 메모리 셀은 제 1 층 픽셀들에 할당된 비트수보다 3배 더 큰 다수의 비트들을 저장할 수 있다. 더 특히, 예로, 상기 제 1 층 픽셀 각각은 8비트로 표시되고, 제 1 층 메모리(1)의 메모리 셀은 도 3의 도시처럼 24(8×3) 비트의 데이터를 저장할 수 있도록 형성되고, 제 1 층 메모리(1)에서 제 1 층 픽셀에 대한 24 비트에 대한 단위 그룹의 판독 또는 기록은, 즉, 3 픽셀의 단위 그룹은 하나의 어드레스가 표시될 때 수행된다.

그와같이, 상기 제 1 층 메모리(1)에서, 하나의 어드레스에 따라 판독 및 기록되는 제 1 층의 3개의 픽셀들은 상기 제 1 층 메모리(1)의 데이터 단자들 D1 내지 D3을 통해 각각 입력 및 출력된다.

바꿔말하면, 3개의 픽셀들의 각 단위 그룹의 판독 또는 기록은 상기 제 1 층 메모리(1)가 하나의 메모리 셀에서 8비트 데이터를 저장하도록 형성되고 하나의 어드레스가 3개의 메모리 셀과 관계되는 상황에서 수행된다.

1비트 기록 가능 신호 We1 은 제어기(5)에서 상기 제 1 층 메모리(1)의 기록 인에이블 단자 WE 까지 공급된다. 상기 제 1 층 메모리(1)에서, 기록은 기록 인에이블 신호 We1 이 비교적 고레벨일 때 상기 어드레스 공급 회로(4)로부터 공급된 어드레스로 수행되고, 상기 어드레스 공급 회로(4)로부터 공급된 어드레스로부터의 판독은 기록 인에이블 신호 We1 이 비교적 저 레벨일 때 수행된다.

더구나, 1비트 칩 인에이블 신호 Ce1 은 상기 제어기(5)에서 상기 제 1 층 메모리(1)의 칩 인에이블 단자 CE 까지 공급된다. 상기 제 1 층 메모리(1)에서, 판독 또는 기록 데이터(각각의 제 1 층 픽셀의 픽셀값)는 칩 인에이블 신호 Ce1 이 비교적 고 레벨일때만 수행된다.

그러므로, 제 1층 메모리(1)에서, 상기 어드레스 공급 회로(4)로부터 공급된 어드레스로 기록되는 데이터는 칩 인에이블 신호 ce1 과 기록 인에이블 신호 We1 이 고레벨일 때 수행되고, 상기 어드레스 공급 회로(4)로부터 공급된 어드레스로부터의 데이터 판독은 기록 인에이블 신호 We1 이 저레벨일 때 수행된다. 판독 데이터도 기록 데이터도 아닌 데이터는 칩 인에이블 신호 ce1 이 저레벨일 때 제 1 층 메모리(1)에 수행된다.

상기 제 1 층 메모리(1)는 제 1층 영상중 하나의 프레임의 3/4 에 대응하는 최소의 데이터양을 저장하도록 형성된다. 따라서, 예로 도 4에 도시처럼 수평 방향으로 1920 픽셀 × 수직 방향으로 1080 픽셀들로 형성된 하나의 프레임을 갖는 영상이 저장 장치에 제 1 층 영상으로서 입력되며, 8 비트들이 하나의 픽셀에 할당되는 경우, 상기 제 1 층 메모리(1)는 1920 픽셀들 × 1080 픽셀들 × 8비트 × 3/4 비트들 또는 대략 12 메가비트의 저장 용량을 가진다. 이 실시예에서, 제 1 층 메모리(1)가 제 1 층 영상(즉, 한 프레임 데이터의 3/4 에 대응하는 저장 용량)의 한 프레임을 형성하는 데이터양보다 작은 저장 용량을 가지는 이유는, 상기 제 1 층 2×2 픽셀들에서 최종 입력 픽셀이 위에 기술처럼 저장되지 않기 때문이다. 같은 것은 아래에 기술된 제 2 층 메모리(2)에 따른다.

마스크 비트 mb 는 상기 실렉터(8)에서 아래에 기술된 바와같이, 제 1 층 메모리(1)의 마스크 비트 단자 MB 까지 공급된다.

상기 제 2 층 메모리(2)는 어드레스 공급 회로(4)에 의해 표시된 어드레스로 실렉터(9)(제 2 층 영상을 형성하는 픽셀들의 픽셀값)로부터 공급된 3개의 제 2 층 픽셀들을 가지는 단위 픽셀 그룹을 저장하고, 어드레스 저장된 3개의 제 2 층 픽셀의 단위 그룹을 판독하고, 판독 픽셀들을 가산기(7)와 실렉터(9)에 출력하기 위해 제 1 층 메모리(1)와 유사한 방법으로 배열된다. 즉, 어드레스는 어드레스 공급 회로(4)에서 제 2 층 메모리(2) 어드레스 단자 AD 까지 공급된다. 더구나, 제어기(5)로부터 1비트 기록 인에이블 신호 we2 및/또는 칩 인에이블 신호 ce2 는 기록 인에이블 단자 WE 및/또는 제 2 층 메모리(2)의 칩 인에이블 단자 CE 에 공급된다.

상기 제 2 층 메모리(2)에서, 3개의 픽셀들의 단위 그룹으로 이루어지는 데이터는 칩 인에이블 신호 ce2 와 기록 인에이블 신호 we2 가 고레벨일 때 어드레스 공그 회로(4)로부터 공급된 어드레스로 기록되고, 3개의 픽셀들의 단위 그룹으로 구성되는 데이터는 기록 인에이블 신호 we2 저레벨일 때 상기 어드레스 공급 회로(4)로부터 공급된 어드레스로부터 판독된다. 3개 픽셀들 판독 도는 기록은 각각 제 2 층 메모리(2)의 데이터 단자 D1 내지 D3을 통해 입력 또는 출력된다.

마스크 비트 mb 는 실렉터(9)에서 제 1 층 메모리(1)의 방법과 유사하게, 제 2 층 메모리(2)의 마스크 비트 단자(MB)까지 공급된다.

상기 제 2 층 메모리(2)는 제 2 층 영상의 하나의 프레임의 3/4에 대응하는 최소의 데이터양을 저장할 수 있도록 형성된다. 즉, 이 실시예에서, 하나의 제 2 층 픽셀은 10비트만큼 표시되기 때문에 8비트에 의해 표시된 제 1 층 픽셀에서 4 픽셀들의 값 합으로서 얻어진다. 더구나, 하나의 제 2 층 픽셀은 제 1 층 2×2 픽셀로부터 얻어지고, 상기 제 2 층 영상의 수평 및 수직 방향의 각 픽셀수는 제 1 층 영상수의 1/2 이다. 그러므로, 상기 제 2 층 메모리(2)는 1920 픽셀들 × 1/2 × 1080 픽셀들 × 1/2 × 10비트 × 3/4 비트들 또는 대략 3.7 메가비트의 저장 용량을 가진다.

상기 제 3 층 메모리(3)는 상기 어드레스 공급 회로(4)에 의패 표시된 어드레스로 가산기-감산기(11)(제 3 층 영상을 형성하는 픽셀의 픽셀값)로부터 공급된 하나의 제 3 층 픽셀을 하나의 단위로서 저장하고, 어드레스로 저장된 제 3 층 픽셀을 하나의 단위로서 판독하고, 상기 판독 픽셀을 가산기-감산기(11)에 출력하기 위해 배열된다. 즉, 어드레스는 어드레스 공급 회로(4)에서 상기 제 3 층 메모리(3)의 어드레스 단자 AD 까지 공급된다. 더구나, 제어기(5)로부터 1비트 기록 인에이블 신호 We3 및/또는 칩 인에이블 신호 Ce3 는 상기 제 3 층 메모리(3)의 기록 인에이블 단자 WE 및/또는 칩 인에이블 단자 CE 에 공급된다.

상기 제 3 층 메모리(3)에서, 하나의 단위 픽셀의 데이터는 칩 인에이블 신호 ce3 및 기록 인에이블 신호 We3가 고레벨일 때, 상기 어드레스 공급 회로(4)로부터 공급된 어드레스로 기록되고, 하나의 단위 픽셀 데이터는 기록 인에이블 신호 We3 가 저 레벨일 때 상기 어드레스 공급 회로(4)로부터 공급된 어드레스로 판독된다. 상기 제 3 층 메모리(3)내의 데이터 판독 또는 기록(제 3 층 픽셀의 픽셀값)은 상기 제 3 층 메모리(3)의 데이터 단자 D를 통해 입력되거나 출력된다.

상기 제 3 층 메모리(3)는 제 3 층 영상의 한 프레임의 3/4 에 대응하는 최소의 데이터양을 저장하도록 형성된다. 즉, 이 실시예에서, 하나의 제 3 층 픽셀은 12 비트만큼 표시되며 이에 따라서 10비트로 표시된 제 2 층 픽셀에서 4 픽셀의 합값으로서 얻어진다. 하나의 제 3 층 픽셀이 제 2 층 2×2 픽셀로부터 얻어지기 때문에, 상기 제 3 층 영상의 수평 및 수직 방향의 픽셀수 각각은 상기 제 2 층 영상의 1/2 이고, 또는 제 1 층 영상의 1/4 이다. 그러므로, 상기 제 3층 메모리(3)는 1920 픽셀들 × 1/4 × 1080 픽셀들 × 1/4 × 12비트 × 3/4 비트 또는 대략 1.1 메가비트의 저장 용량을 가진다.

상기 어드레스 공급 회로(4)는 영상 입력을 형성하는 각 픽셀들의 수평 및 수직 방향의 위치에 선택적으로 대응하는 수평 어드레스 및 수직 어드레스를 상기 저장 장치에 대해 발생하는 어드레스 발생 회로(4A)를 가진다. 상기 어드레스 공급 회로(4)는 상기 어드레스 발생 회로(4A)로부터 출력되는 수평 및 수직 어드레스의 소정 어드레스를 형성하며, 상기 형성된 어드레스를 제 1 층 메모리(1), 제 2 층 메모리(2), 제 3 층 메모리(3)에 공급된다. 즉, 상기 어드레스 공급 회로(4)는 제 1 또는 제 2 층 픽셀의 3개의 픽셀의 단위 그룹이 제 1 층 메모리(1) 또는 제 2 층 메모리에 판독되거나 기록되도록 제 1 층 메모리(1) 또는 제 2 층 메모리(2)에 수평 및 수직 어드레스를 형성하여 공급한다. 상기 어드레스 공급 회로(4)는 상기 제 3 층 픽셀들 각각은 상기 제 3 층 메모리(3) 단위로 판독하여 기록하도록 수평 및 수직 어드레스를 제 3 층 메모리(3)에 형성하여 공급한다.

상기 어드레스 공급 회로(4)는 또한 최소 중요 비트 또는 수평 및 수직 어드레스 비트를 제어 신호로서 제어기(5)와 실렉터(8,9)에 공급한다.

도 4에 도시된 바와같이, 이 실시에에서, 수평 방향의 1920 픽셀과 수직 방향(디지탈 영상 데이터)으로 배열된 1080 라인들로 형성된 하나의 프레임을 갖는 영상이 입력된다. 10g2 1080과 같거나 더 큰 최소 정수 및 10g2 1080 과 같거나 더 큰 최소 정수 각각은 11 이고, 상기 어드레스 발생 회로(4A)로부터 출력된 수평 및 수직 어드레스 각각은 적어도 11 비트에 의해 표시된다.

상기 어드레스 발생 회로(4A)는 상기 저장 장치에 영상 입력을 형성하는 픽셀과 동기하여 클럭 타이밍 또는 타이밍에 따라 수평 및 수직 어드레스를 발생하도록 배열된다.

상기 가산기(6)는 상기 제 1 층 메모리(1)의 데이터 단자 D1 내지 D3 로부터 동시에 출력되는 3개의 8비트 제 1 층 픽셀들의 합값을 계산하고 상기 합값을 가산기-감산기(10)에 출력하기 위해 배열된 3 입력 가산기이다. 또한, 상기 가산기(7)는 상기 제 2 층 메모리(2)의 데이터 단자들 D1 내지 D3 로부터 동시에 출력되는 3개의 10비트 제 2 층 픽셀의 합값을 계산하고 상기 합값을 가산기-감산기(11)에 출력하기 위해 배열된 3입력 가산기이다.

상기 저장 장치에 대한 영상 입력은 상기 실렉터(8)의 입력/출력 단자 DI01 에 공급된다. 계층적으로 코드된 물체로서의 픽셀은 예로, 라인 주사 순서(계속해서 주사된 입력)로 입력되는 진보적 영상을 형성하는 픽셀은 저장 장치에 공급된다. 라인 주사 순서로 영상 입력의 픽셀들은 실렉터(8)에 공급된다.

상기 실렉터(8)는 입력/출력 단자들 IO1 내지 IO3 중 하나의 단자에서 상기 제 1 층 메모리(1)의 데이터 단자들 D1 내지 D3 의 대응하는 하나의 단자까지 공급하기 위해 배열되며, 계층적 코딩 목표 영상의 각 픽셀들은 입력/출력 단자 DI01 에 공급되고 상기 픽셀은 제 1 층 픽셀로서 공급된다. 즉, 도 2에 도시된 실시예에서, 상기 실렉터(8)의 입력/출력 단자들 IO1 내지 IO3 는 각각 제 1 층 메모리(1)의 데이터 단자들 D1 내지 D3 에 공급되는 실렉터(8)의 입력/출력 단자들 IO1 내지 IO3 로부터 출력된 픽셀을 인에이블하도록 제 1 층 메모리(1)의 데이터 단자들 D1 내지 D3 에 접속된다. 어떤 상태에서는, 실렉터(8)는 아래에 기술과 같이, 소정의 입력/출력 단자 DIO2을 통해 가산기-감산기(10)에 계층적 코딩 목표 영상의 픽셀을 출력한다.

상기 제 1 층 메모리(1)의 데이터 단자들 D1 내지 D3 로부터 출력되는 3개의 제 1 층 픽셀들은 각각 실렉터(8)의 입력/출력 단자들 IO1 내지 IO3 에 공급된다. 실렉터(8)는 어드레스 공급 회로(4)로부터 공급된 제어 신호(위에서 언급한 바와같이 수평 어드레스 및 수직 어드레스의 비트 또는 최소 중요 비트)에 근거하여 3개의 수신된 픽셀들중 하나를 선택하고, 그 입력/출력 단자 DIO1 으로부터 제 1 층 픽셀로서 선택된 픽셀을 출력한다. 소정 상태에서, 상기 실렉터(8)는 그 입력/출력 단자 DIO2 에 공급된 가산기-감산기의 출력을 선택하며 아래에 기술처럼, 그 입력/출력 단자들 IO1 내지 IO3 에 공급된 3개의 소정의 픽셀들을 선택하지 않고 입력/출력 단자 DIO1 으로부터 제 1 층 픽셀로서 출력한다.

더구나, 상기 실렉터(8)는 마스크 비트 신호 mb를 제 1층 메모리(1)의 마스크 비트 단자 MB 에 공급한다.

상기 실렉터(9)는 그 입력/출력 단자들 IO1 내지 IO3 중 하나에서 상기 제 2층 메모리(2)의 데이터 단자들 D1 내지 D3 중 대응 단자까지 공급되도록 배열되고 가산기-감산기(10)로부터의 출력은 입력/출력 단자 DIO1 에 공급되며, 상기 가산기-감산기(10)로부터의 출력은 제 2 층 픽셀로서 공급된다. 즉, 도 2에 도시된 실시예에서, 상기 실렉터(9)의 입력/출력 단자들 IO1 내지 IO3 는 각각 상기 제 2 층 메모리(2)의 데이터 단자들 D1 내지 D3 에 공급된 실렉터(9)의 입력/출력 단자들 IO1 내지 IO3 로부터 출력되는 픽셀들을 인에이블하도록 상기 제 2 층 메모리(2)의 데이터 단자들 D1 내지 D3 에 접속된다. 어떤 상태에서, 상기 실렉터(9)는 가산기-감산기(10)의 출력을 아래에 기술된 바와같이, 그 입력/출력 단자들 IO1 내지 IO3 로부터 출력하지 않고 입력/출력 단자 DIO2를 통해 가산기-감산기(11)에 공급한다.

상기 제 2 층 메모리(2)의 데이터 단자들 D1 내지 D3 로부터 출력되는 3개의 제 2 층 픽셀들은 상기 실렉터(9)의 입력/출력 단자들 IO1 내지 IO3 에 각각 공급된다. 상기 실렉터(9)는 상기 어드레스 공급 회로(4)로부터 공급된 제어 신호(위에서 언급한 바와같은 수평 어드레스 및 수직 어드레스의 비트 또는 최소 중요 비트)에 근거하여 3개의 픽셀중 하나를 선택한다. 그리고 그 입력/출력 단자 DIO1 으로부터 제 2 층 픽셀로서 상기 선택된 픽셀을 출력한다. 어떤 상태에서, 실렉터(9)는 그 입력/출력 단자 DIO2 에 공급된 가산기-감산기(11)의 출력을 선택하며 상기 출력을 아래에 기술된 바와같이 그 입력/출력 단자들 IO1 내지 IO3 에 공급된 소정의 3개의 픽셀들을 선택하지 않고 입력/출력 단자 DIO1 으로부터 제 2 층 픽셀로서 출력한다.

더구나, 상기 실렉터(9)는 마스크 비트 신호 mb를 제 2 층 메모리(2)의 마스크 비트 단자 MB 에 공급한다.

상기 가산기-감산기(10)는 가산기(6)의 출력합과 상기 실렉터(8)의 입력/출력 단자 DIO2 로부터의 출력을 계산하고 상기 합값을 제 2 층 픽셀로서 상기 실렉터(9)의 입력/출력 단자 DIO1 에 공급하기 위해 배열된다. 상기 가산기-감산기(10)는 상기 가산기(6)의 출력을 상기 실렉터(9)의 입려/출력 단자 DIO1 의 출력에서 감산하고 상기 감산 결과를 제 1 층 픽셀로서 상기 실렉터(8)의 입력/출력 단자 DIO2 에 공급하기 위해 배열된다.

상기 가산기-감산기(11)는 상기 가산기(7)의 출력합과 실렉터(9)의 입력/출력 단자 DIO2 로부터의 출력을 계산하고 상기 합값을 제 3 층 픽셀로서 제 3층 메모리(3)의 데이터 단자 D 에 공급하기 위해 배열된다. 상기 가산기-감산기(11)는 상기 제 3 층 메모리(3)의 데이터 단자 D 로부터 공급된 제 3 층 픽셀로부터 가산기(7)의 출력을 감산하고 상기 감산 결과를 제 2 층 픽셀로서 상기 실렉터(9)의 입력/출력 단자 DIO2 에 공급하기 위해 배열된다.

본 발명 장치의 동작은 아래에서 잘 설명된다.

이 설명에 대하여, 도 4를 참고로 기술된 바와같이, 8비트로 표시된 1920 × 1080 픽셀로 형성된 하나의 프레임을 갖는 진보적 영상은 제 1 층 영상으로서 저장 장치에 공급된다. 더구나, 제 1 층 영상을 형성하는 픽셀들에 따라, 상부 최좌측 픽셀은 h(0,0)와 좌측으로부터 (x+1)위치에서의 픽셀과 상부로부터 (y+1)위치에서의 픽셀은 h(x,Y)에 의해 표시된다. 이 실시예에서, 제 1 층 영상은 1920 × 1080 픽셀들을 위에서 언급한 바와같이 형성되기 때문에, 각각의 x 및 Y 는 0 내지 1919 또는 0 내지 1079 의 범위에서 정수값을 가진다.

변수인 s 및 t 는 0 내지 959(=1920/2-1)범위의 정수값과 0 내지 539(=1080/2-1)범위의 정수값을 가진다. 따라서, 제 2 층 픽셀 영상을 구성하는 픽셀은 인접한 제 1 층 2×2 픽셀들의 합에 의해 표시된다.

h(2s,2t), h(2s+1, 2t),

h(2s,2t+1), h(2s+1, 2t+1)

이들 픽셀들은 m(s,t)로서 다음과 같이 표현된다.

m(s,t)=h(2s,2t)+h(2s+1,2t)+h(2s,2t+1)+h(2s+1, 2t+1)...(1)

변수 m,n 은 0 내지 479(=1920/4-1) 범위의 정수값 0 내지 269(=1080/4-1) 범위의 정수값을 각각 가진다. 따라서, 제 3 층 영상을 구성하는 픽셀은 인접 제 2 층 2×2 픽셀합에 의해 표시된다

m(2m, 2n), m(2m+1, 2n),

m(2m, 2n+1), m(2m+1, 2n+1),

인접 제 1 층 4×4 픽셀합인

h(4m,4n), h(4m+1, 4n), h(4m+2,4n), h(4m+3,4n),

h(4m,4n+1), h(4m+1, 4n+1), h(4m+2, 4n+1), h(4m+3, 4n+1),

h(4m, 4n+2), h(4m+1,4n+2), h(4m+2, 4n+2), h(4m+3, 4n+2),

h(4m, 4n+3), h(4m+1, 4n+3), h(4m+2, 4n+3), h(4m+3, 4n+3).

이들 픽셀들은 식 q(m,n)으로서 표현된다.

q(m,n)=m(2m,2n)+m(2m+1,2n)+m(2m,2n+1)

+m(2m+1,2n+1)

=h(4m,4n)+h(4m+1,4n)+h(4m+2,4n)

+h(4m+3, 4n)

+h(4m, 4n+1)+h(4m+1, 4n+1)

+h(4m+2, 4n+1)

+h(4m+3, 4n+1)

+h(4m, 4n+2)+h(4m+1, 4n+2)

+h(4m+2, 4n+2)

+h(4m+3, 4n+2)

+h(4m,4n+3)+h(4m+1, 4n+3)

+h(4m+2, 4n+3)

+h(4m+3, 4n+3).

데이터를 기록 및 판독하는 동안 상기 어드레스 발생 회로(4A)는 다음의 순서로 수평 어드레스 HA 및 수직 어드레스 VA 의 조합(HA,VA)을 공급한다.

(0,0), (1,0),...,(1919, 0),

(0,1), (1,1),...,(1919,1)

.

.

.

(0, 1079), (1,1079),...,(1919, 1079)

클럭과 동기하여(점진적 주사 순서에 대응하는 순서로), 기록동안(계층적 코딩동안), 수평 어드레스 HA 및 수직 어드레스 VA 에 대응하는 위치에서 픽셀들은 상기 실렉터(8)의 입력/출력 단자 DIO1 에 공급된다.

더구나, 수평 어드레스 HA 및 수직 어드레스 VA 각각은 위에서 언급한 바와같이 11비트만큼 표시되고, 수평 어드레스 HA 에 대한 비트는 ha0(최소 중요 비트), ha1,ha2,...ha10(여기서 ha10 는 최상 중요 비트)에 의해 표시된다. 유사하게, 수평 어드레스 VA 에 대한 비트들은 Va0(최소 중요 비트), Va1,Va2,...Va10 (여기서 Va10 는 최상 중요 비트)에 의해 표시된다. 결과적으로, 상기 어드레스 회로(4)는 비트 ha0,ha1, 비트 Va0,Va1을 제어 신호로서 제어기(5)에 비트 ha0,Va0를 제어 신호로서 실렉터(8)에, 비트 ha1 및 va1을 제어 신호로서 실렉터(9)에 공급한다.

이 상태에서, 제 1 층, 제 2 층, 제 3 층 픽셀들은 아래에 기술된 바와같이, 제 1 층 메모리(1), 제 2 층 메모리(2), 제 3 층 메모리(3)에 각각 기록된다.

처음에, 상기 제 1 층 메모리(1)에 따라, 제어기(5)는 기록 인에이블 신호 we1 및 칩 인에이블 신호 ce1 각각은 고 레벨로 설정되고 그러한 고 레벨 신호들 we1 및 ce1을 제 1 층 메모리에 공급한다. 상기 어드레스 공급 회로(4)는 어드레스 발생 회로(4A)에 의해 출력되는 수평 어드레스 HA 부분인 상부 10 비트 ha1 내지 ha10(최소 중요 비트 ha0를 제외하고)와 수직 어드레스 VA 부분인 상부 10 비트들 Va1 내지 Va10(최소 중요 비트 Va0를 제외하고)를 상기 제 1 층 메모리(1)의 어드레스 단자 AD 에 공급한다. 더구나, 상기 어드레스 공급 회로(4)는 수평 어드레스 HA 의 최소 중요 비트 ha0 와 수직 어드레스 VA 의 최소 중요 비트 Va0를 제어 신호로서 실렉터(8)에 출력한다.

따라서, 제 2 층 픽셀 m(s,t)를 얻기 위해 사용된 상기 2×2 4개의 제 1 층 픽셀들 h(2s,2t), h(2s+1, 2t), h(2s, 2t+1), h(2s+1, 2t+1) 각각을 실렉터(8)의 입력/출력 단자 DIO1 에 입력하는 시간에서, 상기 어드레스 공급 회로(4)는 상기 제 1 층 메모리(1)에서 같은 어드레스(s,t)를 표시하는 신호를 제 1 층 메모리(1)에 출력한다. 상기 실렉터(8)는 그 입력/출력 단자 IO1 내지 IO3, DIO2 중 하나로부터, 상기 어드레스 공급 회로(4)로부터 제어 신호들 ha0, Va0 에 근거하여 그 입력/출력 단자 DIO1 에 공급된 제 1 층 픽셀을 공급한다. 즉, 상기 제어 신호들 ha0,va0 각각이 0 일 때, 즉, 제 1 층 영상 h(2s,2t)가 상기 실렉터(8)의 입력/출력 단자 DIO1 에 입력될 때, 상기 실렉터(8)는 입력/출력 단자 IO1 으로부터 픽셀 h(2s,2t)을 출력한다. 상기 제어 신호들 ha0,Va0 가 각각 1,0 일 때, 즉, 제 1 층 영상 h(2s+1, 2t)가 입력/출력 단자 DIO1 에 입력될 때, 상기 실렉터(8)는 입력/출력 단자 IO2 로부터 픽셀 h(2s+1, 2t)을 출력한다. 상기 제어 신호들 ha0, Va0 가 0,1 일 때, 즉, 제 1 층 영상 h(2s,2t+1)이 입력/출력 단자 IO3 로부터 픽셀 h(2s,2t+1)을 출력한다. 제어 신호들 ha0, Va0 각각이 1일 때, 즉, 제 1 층 영상 h(2s+1, 2t+1)가 입력/출력 단자 DIO1 에 입력될 때, 상기 실렉터(8)는 입력/출력 단자 DIO2 로부터 픽셀 h(2s+1, 2t+1)을 출력한다.

따라서, 도 5에 도시처럼, 상기 실렉터(8)는 입력/출력 단자 IO1,IO2,IO3,DIO2에서 제 1 층 메모리(1)의 데이터 단자 D1,D2,D3 까지 제 1 층 픽셀 h(2s,2t), h(2s+1, 2t), h(2s, 2t+1), h(2s+1, 2t+1)을 가산기-감산기(10)에 출력한다.

상기 제 1 층 메모리(1)에서, 데이터 단자들 D1 내지 D3 에 공급된 데이터는 어드레스(s,t)로 저장된다.

도 3에 도시처럼, 제 1 층 메모리(1)에서 (또한 제 2 층 메모리에서), 어드레스(s,t)를 갖는 메모리셀은 3개의 제 1 층 픽셀들에 대응하는 데이터를 저장할 수 있도록 형성된다. 이 실시예에서, 그러한 메모리셀에서, 픽셀들 h(2s,2t), h(2s+1, 2t), h(2s, 2t+1)은 도 3의 도시처럼 좌에서 우로 배열된 제 1 그룹의 8비트, 제 2 그룹의 8비트, 제 3 그룹의 8비트들로서 저장된다. 즉, 이 실시예의 제 1 층 메모리(1)의 메모리 셀에서, 상기 제 1 층 메모리(1)의 데이터 단자들 D1 내지 D3 로부터의 입력은 좌에서 우로 배열된 제 1 그룹의 8비트, 제 2 그룹의 8비트, 제 3 그룹의 8 비트로서 동시에 저장된다.

그러므로, 픽셀들 h(2s,2t), h(2s+1, 2t), h(2s,2t+1)은 출력 시간(2s,2t), (2s+1,2t) 또는 (2s, 2t+1)에 대응하는 다른 시간에서 어드레스 발생 회로(4A)에 의해 수평 어드레스 HA 및 수직 어드레스 VA 의 조합(HA,VA)으로서 상기 제 1 층 메모리(1)의 데이터 단자들 D1 내지 D3 에 공급된다. 이들의 출력 타이밍들은 일치하지 않는다. 실렉터(8)에서, 픽셀 h(2s,2t)가 입력/출력 단자 IO1 으로부터 출력되는 시간에서, 다른 입/출력 단자들 IO2, IO3 로부터의 출력들은 고정되지 않는다. 유사하게, 픽셀 h(2s+1, 2t)가 입/출력 단자 IO2로부터 출력되는 시간이나 픽셀 h(2s,2t+1)이 입/출력 단자 IO3 으로부터 출력될 때 시간에서, 다른 입/출력 단자들 IO1,IO3,IO1,DIO2 로부터의 출력들은 고정되지 않는다.

이런 상태를 고려하여, 출력 시간에서, 수평 어드레스 HA 와 수직 어드레스 VA 의 조합(HA,VA)으로서, 픽셀 h(2s,2t)은 제 1 층 메모리(1)의 메모리 셀내의 가장 좌측의 8 비트 그룹은 후에 수평 어드레스 HA 및 수직 어드레스 VA 의 또다른 조합(HA,VA)으로서 출력된다. 이 시간에, 픽셀 h(2s+1,2t)는 가장 좌측 그룹의 8비트들 다음의 8 비트 그룹으로서 기록된다. 이 상태에서, 상기 실렉터(8)의 입력/출력 단자 IO1 으로부터 고정되지 않은 출력은 픽셀 h(2s,2t)는 그러한 비트로서 기록될지라도 상기 제 1 층 메모리(1)의 메모리 셀에서 가장 좌측 그룹의 8 비트들로서 과기록된다. 상기 실렉터(8)는 상기 어드레스 공급 회로(4)로부터 제어 신호들 ha0,Va0, 제 1 층 메모리(1)의 메모리 셀에 대해 각 비트의 기록을 제어하는 마스크 비트 신호 mb를 발생하며, 상기 마스크 비트 신호 mb를 제 1 층 메모리(1)의 마스크 비트 단자 MB 에 공급한다.

그와같이, 제어 신호들 ha0,Va0 각각이 0 일 때, 즉, 픽셀 h(2s,2t)가 상기 실렉터(8)의 입력/출력 단자 IO1에서 제 1 층 메모리(1)의 데이터 단자 D1 까지 출력될 때, 상기 실렉터(8)는 도 6의 (A)에 도시된 것 처럼 제 1 그룹의 8 비트들 다음의 8비트 그룹과 어드레스(s,t)를 가진 메모리 셀내의 최종 8비트 그룹(이들 비트들의 기록을 억제하는)을 마스킹하기 위해 마스크 비트 신호 mb를 제 1 층 메모리(1)에 공급한다. 상기 제어 신호들 ha0,Va0 가 1,0 일 때, 즉, 픽셀 h(2s+1, 2t)가 상기 실렉터(8)의 입/출력 단자 IO2에서 제 1 층 메모리(1)의 데이터 단자 D2까지 출력될 때, 상기 실렉터(8)는 도 6의 (B)에 도시된 것처럼 제 1 그룹의 8비트들과 어드레스(s,t)를 가진 메모리 셀내의 최종 8비트 그룹을 마스킹하기 위한 마스크 비트 신호 mb를 제 1 층 메모리(1)에 공급한다. 상기 제어 신호를 ha0,Va0 가 0,1 일 때, 픽셀 h(2s2t+1)가 상기 실렉터(8)의 입/출력 단자 IO3에서 제 1 층 메모리(1)의 데이터 단자 D3까지 출력될 때, 상기 실렉터(8)는 도 6의 (C)에 도시된 것처럼 제 1 그룹의 8비트들과 어드레스(s,t)를 가진 메모리 셀에서 다음 그룹의 8비트들을 마스킹하기 위한 마스크 비트 신호 mb를 제 1 층 메모리(1)에 공급한다.

결국, 제 1 층 메모리(1)내에서, 픽셀 h(2s,2t), h(2s+1, 2t), 또는 h(2s, 2t+1)로 공급되는 시간에서, 도 7의 도시처럼 픽셀 h(2s,2t), h(2s+1,2t), h(2s, 2t+1)만이 어드레스(s,t)를 가진 메모리 셀의 제 1, 제 2 또는 최종 그룹의 8비트로서 기록된다.

상기 마스크 비트 신호 mb 는 메모리 셀에서 3개의 영역중 하나에서(제 1, 제 2, 최종 그룹의 8비트들) 기록을 허용하는 표시를 제공하며, 상기 마스크 비트 신호 mb 는 적어도 2개의 비트를 가진다.

도 8에 도시되어 기술된 바와같이, 제 2 층 픽셀 m(s,t)를 얻기 위해 사용된 2×2 4개의 제 1 층 픽셀들 h(2s,2t), h(2s+1, 2t), h(2s, 2t+1), h(2s+1, 2t+1)중에서, 3개의 픽셀들 h(2s,2t), h(2s+1, 2t), h(2s,2t+1)만이 제 1층 메모리(1)에 기록된다(이 상태에서, 최종 입력 픽셀 h(2s+1, 2t+1)은 제 1 층 메모리(1)에 제외되거나 기록되지 않는다).

이에 대해, 그러한 배열은 각각의 2×2 제 1 층 픽셀 그룹에 공급된다.

제어 신호들 ha0, Va0 각각이 1일 때, 위에서 기술된 바와같이, 제 1 층 픽셀 h(2s+1, 2t+1)은 실렉터(8)에서 가산기-감산기(10)까지 출력된다. 이 상태에서, 상기 제어기(5)는 기록 인에이블 신호 We1을 저 레벨로 설정한다. 즉, 상기 어드레스 공급 회로(4)로부터 공급된 제어 신호들 ha0, Va0 각각이 1일 때, 제어기(5)는 기록 인에이블 신호 we1 는 고 레벨에서 저 레벨로 변화시키며 그러한 저 레벨 기록 인에이블 신호 we1을 제 1 층 메모리(1)로 공급한다.

그러므로, 상기 어드레스 발생 회로(4A)가 어드레스(2s+1, 2t+1)를 출력할 때, 제 1 층 메모리(1)는 판독 상태에 있게 되고, 어드레스 공급 회로(4)(즉, 이미 저장된 3개의 제 1 층 픽셀들 h(2s, 2t), h(2s+1, 2t), h(2s, 2t+1))로부터 어드레스(s,t)로 저장된 데이터는 동시에 판독된다. 이들 3개의 픽셀들 h(2s,2t), h(2s+1, 2t), h(2s, 2t+1)은 상기 제 1 층 메모리(1)의 데이터 단자들 D1 내지 D3 로부터 각각 출력되고, 가산기(6)에 공급된다. 상기 가산기(6)는 상기 제 1 층 메모리(1)로부터 수신된 3개의 픽셀들 h(2s,2t), h(2s+1, 2t), h(2s, 2t+1)의 합을 계산하며 상기 얻어진 합값을 가산기-감산기(10)에 공급한다. 상기 가산기-감산기(10)는 가산기(6)로부터의 합값과 제 2 층 픽셀 m(s,t)(=h(2s,2t)+h(2s+1,2t)+h(2s,2t+1)의 합을 계산한다. 상기 픽셀 m(s,t)는 가산기-감산기(10)에서 실렉터(9)의 입/출력 단자 DIO1 까지 출력된다.

따라서, 제 2 층 픽셀 m(s,t)을 얻기 위해 사용된 4개의 제 1 층 2×2 픽셀들 h(2s,2t), h(2s+1, 2t), h(2s, 2t+1), h(2+1, 2t+1)의 최종 입력 픽셀 h(2s+1, 2t+1)을 가진 시간에서, 상기 제 1 층 메모리(1)에서 어드레스(s,t)로 저장된 3개의 제 1 층 픽셀들 h(2s,2t), h(2s+1, 2t), h(2s, 2t+1)이 도 10의 도시처럼 판독된다.

3개의 픽셀들과 최종 입력 픽셀 h(2s+1, 2t+1)은 아래의 기술과 같이, 제 2 층 메모리(92)에 기록된 제 2층 픽셀 m(s,t)을 얻기 위해 사용된다.

제 2 층 픽셀 m(s,t)는 가산기-감산기(10)에서 실렉터(9)까지 공급되고, 제 2 층 메모리(2)에서, 가산기(7), 상기 제 1 층 메모리(1)에서와 유사한 방법으로 실렉터(9), 가산기-감산기(11), 가산기(6), 감산기(8), 가산기-감산기(10)에서 처리된다. 제 2 층 픽셀들은 제 3 층 픽셀 형성으로 제 2 층 메모리(2)에 저장된다. 즉, 상기 제어기(5)는 기록 인에이블 신호 We2 와 칩 인에이블 신호 ce2 각각을 고 레벨로 설정하며 고 레벨 신호들 we2,ce2을 제 2 층 메모리(2)에 공급한다. 상기 어드레스 공급 회로(4)는 상기 어드레스 발생 회로(4A)에 의해 출력되는 수평 어드레스 HA 부분인 상부 9 개의 비트들 ha2,ha10(최소 중요 비트 ha0 보다 더 높은 위치중 하나의 비트인 최소 중요 비트 ha0,ha1 비트를 제외하고)와 수직 어드레스 VA 의 부분인 상부 9개의 비트들 Va2,Va10(최소 중요 비트 Va0 보다 높은 위치의 하나의 비트인 최소 중요 비트 Va0, Va1을 제외하고)를 상기 제 1 층 메모리(1)의 어드레스 단자들 AD 에 공급한다. 더구나, 어드레스 공급 회로(4)는 수평 어드레스 HA 의 Va1 비트(최소 중요 비트 ha0 보다 1비트 높은 위치에서)와 수직 어드레스 HA 의 Va1 비트(최소 중요 비트 Va0 보다 1 비트 높은 위치에서)를 제어 신호로서 실렉터(9)에 출력한다. 실렉터(9)의 입/출력 단자 DIO1 에 대해 제 3 층 픽셀 q(m,n)를 얻기 위해 사용된 2×2 4개의 제 2 층 픽셀들m)2m,2n), m(2m+1, 2n), m(2m, 2n+1), m(2m+1, 2n+1)을 입력하는 각 시간에서, 상기 어드레스 공급 회로(4)는 제 2 층 메모리(2)에서 같은 어드레스(m,n)을 표시하는 신호를 제 2 층 메모리(2)에 출력한다.

상기 실렉터(9)는 그 입/출력 단자들 IO1,IO2,IO3,DIO2 중 하나에서, 상기 어드레스 공급 회로(4)로부터 제어 신호 ha1,va1 에 근거하여 그 입/출력 단자 DIO1 에 공급된 제 2 층 픽셀을 출력한다. 즉, 상기 제어 신호들 ha1,va1 각각이 0 일 때, 즉, 제 2 층 픽셀 m(2m,2n)이 실렉터(9)의 입/출력 단자 DIO1에 입력될 때, 상기 실렉터(9)는 입/출력 단자 IO1 으로부터 픽셀 m(2m,2n)을 출력한다. 상기 제어 신호들 ha1,va1 이 0 및 1일 때, 즉, 제 2 층 픽셀 m(2m+1,2n)이 상기 입/출력 단자 DIO1 에 입력될 때, 상기 실렉터(9)는 입/출력 단자 IO2 로부터 픽셀 m(2m+1,2n)을 출력한다. 상기 제어 신호들 ha1,va1 이 0,1 일 때, 즉, 제 2 층 픽셀 m(2m+1,2n+1)이 입/출력 단자 DIO1 에 입력될 때, 상기 실렉터(9)는 입/출력 단자 IO3 로부터 픽셀 m(2m,2n+1)을 출력한다. 제어 신호들 ha1 및 va1 각각이 1일 때, 제 2 층 픽셀 m(2m+1, 2n+1)이 입/출력 단자 DIO1 에 입력될 때, 상기 실렉터(9)는 입/출력 단자 DIO2 로부터 픽셀 m(2m+1,2n+1)을 출력한다.

따라서, 실렉터(9)는 그 입/출력 단자 IO1,IO2,IO3 또는 DIO2 로부터 상기 제 2 층 메모리(2)의 데이터 단자 D1,D2,D3까지의 제 2 층 픽셀 m(2m,2n), m(2m+1,2n), m(2m,2n+1), m(2m+1,2n+1)을 가산기-감산기(11)에 출력한다.

상기 제 2 층 메모리(2)에서, 데이터 단자들 D1 내지 D3에 공급된 데이터는 제 1 층 메모리(1)와 유사한 방법의 어드레스(m,n)로 저장된다.

상기 제 2 층 메모리(2)의 메모리 셀은 도 3에 도시된 제 1 층 메모리(1)의 메모리 셀과 유사한 방법으로 형성된다. 따라서, 각 제 2 층 픽셀이 위에서 언급한 바와같이 표시되기 때문에, 상기 제 2 층 메모리(2)의 메모리 셀은 10비트 또는 30 비트 데이터에 의해 표시된 3개의 픽셀들을 저장할 수 있도록 형성된다.

상기 실렉터(9)는 어드레스 공급 회로(4)로부터 제어 신호들 ha1,va1 에 근거하여, 상기 제 2 층 메모리(2)의 메모리 셀에 각 비트의 기록을 제어하는 마스크 비트 신호를 발생하며, 상기 마스크 비트 신호 mb를 제 2 층 메모리(2)의 마스크 비트 단자 MB 에 공급한다. 즉, 제어 신호 ha1,va1 각각이 0 일 때, 즉, 픽셀 m(2m,2n)이 실렉터(9)의 입/출력 단자 IO1에서 제 2 층 메모리(2)의 데이터 단자 D1 까지 출력될 때, 상기 실렉터(9)는 제 1 그룹의 10 비트들 다음의 10 비트 그룹과 어드레스(m,n)를 가진 메모리 셀내의 최종 그룹의 10 비트들(이들 비트들을 기록을 억제하기 위해) 마스킹하기 위해 마스크 비트 신호 mb를 가진 제 2 층 메모리(2)를 공급한다. 상기 제어 신호들 ha1,va1 이 1,0일 때, 즉, 픽셀 m(2m+1,2n)이 상기 실렉터(9)의 입/출력 단자 IO2에서 제 2 층 메모리(2)의 데이터 단자 D2 까지 출력될 때, 상기 실렉터(9)는 어드레스(m,n)의 메모리 셀내의 제 1 그룹의 10 비트와 최종 그룹의 10 비트들을 마스킹하기 위한 마스크 비트 신호 mb를 제 2 층 메모리에 공급한다. 상기 제어 신호들 ha1,va1 이 0,1 일 때, 즉, 픽셀 m(2m,2n+1)이 실렉터(9)의 입력/출력 단자 IO3에서 제 2 층 메모리(2)의 데이터 단자 D3 까지 출력될 때, 상기 실렉터(9)는 제 1 그룹의 10 비트들과 어드레스(m,n)의 메모리 셀내의 다음 그룹의 10 비트들을 마스킹하기 위해 마스크 비트 신호 mb를 제 2 층 메모리(2)에 공급한다.

결국, 제 2 층 메모리(2)에서, 픽셀 m(2m,2n), m(2m+1,2n) 또는 m(2m,2n+1)로 공급되는 시간에서, 픽셀 m(2m,2n), m(2m+1,2n) 또는 m(2m,2n+1)만이, 어드레스(m,n)의 메모리셀에서 제 1, 제 2 또는 최종 그룹의 10 비트들로서 기록된다.

위의 기술과 같이, 제 3 층 픽셀 q(m,n)을 얻기 위해 사용된 2×2 4개의 제 2 층 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1), m(2m+1,2n+1)중에서, 3개의 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1)만이 제 2 층 메모리(2)에 기록된다(상기 최종 입력 픽셀 m(2m+1,2n+1)은 제 2 층 메모리에 기록되지 않는다).

상기 제어 신호들 ha1,va1 이 1 일 때, 상기 제 2 층 픽셀 m(2m+1,2n+1)은 상술과 같이, 실렉터(9)에서 가산기-감산기(11)까지 출력된다. 그런 상태에서, 상기 제어기(5)는 기록 인에이블 신호 We2를 저 레벨로 설정한다. 즉, 어드레스 공급 회로로부터 공급된 상기 제어 신호 ha1,va1 각각이 1일 때, 상기 제어기(5)는 기록 인에이블 신호 we2 는 고레벨에서 저레벨로 변화시키며, 저레벨 기록 인에이블 신호 we2를 제 2 층 메모리(2)에 공급한다. 이 상태하에서, 상기 제 2 층 메모리(2)는 판독 상태에 있으며 어드레스 공급 회로(4)로부터 어드레스(m,n)로 저장된 데이터(즉, 이미 저장된 3개의 제 2 층 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1))는 동시에 판독되며, 즉, 이들 3개의 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1)은 데이터 단자들 D1에서 제 2 층 메모리(2)의 데이터 단자 D1 내지 D3까지 출력되며 가산기(7)에 픽셀들을 공급한다.

상기 가산기(7)는 제 2 층 메모리(92)로부터 수신된 3개의 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1)의 합을 계산하고 상기 얻어진 합을 가산기-감산기(11)에 공급한다. 상기 가산기-감산기(11)는 가산기(7)로부터 수신된 합값과 제 3 층 픽셀 q(m,n)(=m(2m,2n)+m(2m+1,2n)+m(2m,2n+1)+m(2m+1,2n+1))을 얻기 위해 실렉터(9)로부터 픽셀 m(2m+1,2n+1)의 합을 계산한다. 상기 픽셀 q(m,n)은 가산기-감산기(11)로부터 출력되며 상기 제 3 층 메모리(3)의 데이터 단자 D 에 공급한다.

따라서, 제 3 층 픽셀 q(m,n)을 얻기 위해 사용된 2×2 4개의 제 2 층 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1), m(2m+1, 2n+1)의 최종 입력 픽셀 m(2m+1,2n+1)로 공급된 시간에서, 즉, 가산기-감산기(10)에 따라 도 10을 참고로 기술된 바와같이 최종 입력 픽셀 m(2m+1,2n+1)이 얻어져 실렉터(9)에 출력될 때, 이미 제 2 층 메모리(2)에 어드레스(m,n)으로 저장된 3개의 제 2 층 픽셀들 m(2m,2n), m(2m+1, 2n), m(2m,2n+1)은 동시에 판독된다. 이들 픽셀들과 최종 입력 픽셀 m(2m+1,2n+1)을 사용하므로서, 제 3 층 픽셀 q(m,n)이 얻어진다. 즉, 제 3 층 픽셀 q(m,n)를 얻기 위해 사용된 2×2 4개의 제 2 층 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1), m(2m+1,2n+1) 각각은 다음에 따라 얻어진다. 제 2 층 픽셀 m(2m,2n)은 4개의 제 1 층 픽셀들 h(4m,4n), h(4m+1,4n), h(4m,4n+1), h(4m+1,4n+1)로부터 얻어지며, 제 2 층 픽셀들 m(2m+1,2n)은 4개의 제 1 층 픽셀 h(4m+2,4n), h(4m+3,4n), h(4m+2,4n+1), h(4m+3,4n+1)로부터 얻어지고, 제 2 층 픽셀 m(2m,2n+1)은 4개의 제 1 층 픽셀들 h(4m,4n+2), h(4m+1,4n+2), h(4m,4n+3), h(4m+1,4n+3)으로부터 얻어지고, 제 2 층 픽셀 m(2m+1,2n+1)은 4개의 제 1 층 픽셀들 h(4m+2,4n+2), h(4m+3,4n+2), h(4m+2,4n+3), h(4m+3,4n+3)으로부터 얻어진다. 상기 제 3 층 픽셀 q(m,n)은 2×2 4개의 제 2층 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1), m(2m+1,2n+1)로부터 얻어진다.

상기 제 3 층 픽셀 q(m,n)은 아래의 기술처럼 제 3 층 메모리(3)로 기록된다.

상기 제 2 층 픽셀 m(s,t)은 상기 제 1 층 픽셀들 h(2s,2t), h(2s+1,2t), h(2s,2t+1), h(2s+1,2t+1)가 실렉터(8)에 입력된 후에 가산기-감산기(10)에서 얻어진다. 이들 픽셀들 각각에 공급된 시간에서, 상기 어드레스 발생 회로(4A)는 어드레스(2s,2t), (2s+1,2t), (2s,2t+1), (2s+1,2t+1)를 출력한다. 수평 어드레스 HA 및 수직 어드레스 VA 각각의 상부 9 비트들은 같은 어드레스가 하나의 제 1 층 픽셀 m(s,t)을 얻기 위해 4개의 제 1 층 픽셀들 h(2s,2t), h(2s+1,2t), h(2s,2t+1), h(2s+1,2t+1)을 입력하는 시간에 따라 제 2 층 메모리(2)에 공급되도록 어드레스로서 제 2 층 메모리(2)에 공급된다.

그러나, 제 2 층 픽셀 m(s,t)은 픽셀 h(2s,2t)을 공급하는 시간에서 가산기-감산기(10)에서 얻어진다. 픽셀들 h(2s,2t), h(2s+1,2t), h(2s,2t+1)을 공급하는 각각의 시간에서, 상기 제 2 층 픽셀 m(s,t)는 얻어지지 않는다. 그러므로, 기록 동작은 픽셀 h(2s,2t), h(2s+1,2t), h(2s,2t+1)을 공급하는 시간에서 수행되지 않으며, 제 2 층 픽셀 m(s,t)을 얻을 수 있는 픽셀 h(2s+1,2t+1)을 공급하는 시간에서 수행된다.

상기 제어기(5)는 제어 신호로서 어드레스 공급 회로(4)로부터 공급된 수평 어드레스 HA 및 수직 어드레스 VA 의 최소 중요 비트 각각이 1일때만 칩 인에이블 신호 ce2 가 고레벨로 설정된다. 상기 제어기(5)는 다른 상태에서는 칩 인에이블 신호 ce2를 저레벨로 설정한다.

위에서 기술된 바와같은 가산기-감산기(11)에서 제 3 층 메모리(3)의 데이터 단자 D 까지 공급된 제 3 층 픽셀 q(m,n)은 제 3 층 메모리(3)에 저장된다. 즉, 제어기(5)는 기록 인에이블 신호 we3 와 칩 인에이블 신호 ce3 각각을 고레벨로 설정하며 고레벨 신호들 we3,ce3을 제 3 층 메모리(3)에 공급한다. 상기 어드레스 공급 회로(4)는 수평 어드레스 HA 의 상부 9 비트 ha2 내지 ha10 과 수직 어드레스 VA 의 상부 9비트 Va2 내지 Va10을 상기 제 3 층 메모리(3)의 어드레스 단자들에 공급하도록 상기 어드레스 발생 회로(4A)(제 2 층 메모리(2)에 어드레스 공급과 유사한 방법으로)에 의해 출력된 수평 어드레스 HA 및 수직 어드레스 VA를 교환한다.

따라서, 제 3 층 픽셀 q(m,n)의 위치에 대응하는 어드레스(m,n)는 제 3 층 메모리(3)에 공급된다. 결국, 가산기-감산기(11)로부터 공급된 제 3 층 픽셀 q(m,n)은 제 3 층 메모리(3)의 어드레스(m,n)에 저장된다.

상기 가산기-감산기(11)에서, 상기 제 3층 픽셀 q(m,n)은 제 2 층 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1), m(2m+1,2n+1)이 실렉터(9)에 입력된 후 얻어진다. 더구나, 상기 제 2 층 픽셀 m(2m,2n)은 4개의 제 1 층 픽셀들 h(4m,4n), h(4m+1,3n), h(4m,4n+1), h(4m+1,4n+1)이 입력된 후 얻어지고, 제 2 층 픽셀 m(2m+1,2n)은 4개의 제 1 층 픽셀들 h(4m+2,4n), h(4m+3,4n), h(4m+2,4n+1),h(4m+3,4n+1)가 입력된 후 얻어지고, 제 2 층 픽셀 m(2m,2n+1)은 4개의 제 1 층 픽셀들 h(4m,4n+2), h(4m+1, 4n+2), h(4m,4n+3), h(4m+1,4n+3)이 입력된 후 얻어지고, 제 2 층 픽셀 m(2m+1,2n+1)은 4개의 제 1 층 픽셀들 h(4m+2, 4n+2), h(4m+3,4n+2), h(4m+2,4n+3), h(4m+3,4n+3)이 입력된 후 얻어진다.

상기 어드레스 발생 회로(4A)는 4×4 16개의 제 1 층 픽셀들 h(4m,4n), h(4m+1,4n), h(4m,4n+1), h(4m+1,4n+1), h(4m+2,4n), h(4m+3,4n), h(4m+2,4n+1), h(4m+3,4n+1), h(4m, 4n+2), h(4m+1,4n+2), h(4m,4n+3), h(4m+1,4n+3), h(4m+2,4n+2), h(4m+3, 4n+2), h(4m+2,4n+3), 그리고 h(4m+3,4n+3)을 가지는 시간에서 어드레스(4m,4n), (4m+1,4n), (4m,4n+1), (4m+1,4n+1), (4m+2,4n), (4m+3,4n), (4m+2,4n+1), (4m+3,4n+1), (4m,4n+2), (4m+1, 4n+2),(4m,4n+3),(4m+1,4n+3),(4m+2,4n+2),(4m+3,4n+2),(4m+2,4n+3) 그리고 (4m+3,4n+3)를 출력한다.

어드레스 발생 회로(4A)에 의해 출력된 수평 어드레스 HA 및 수직 어드레스 VA 각각의 상부 9비트는 어드레스로서 제 3 층 메모리(3)에 공급된다. 따라서, 1개의 제 3 층 픽셀 q(m,n)을 얻기 위해 위에서 언급한 4×4 16개의 제 1 층 픽셀을 갖는 시간에서, 상기 같은 어드레스(m,n)은 제 3 층 메모리(3)에 공급된다.

그러나, 가산기-감산기(11)에서, 상기 제 3 층 픽셀 q(m,n)은 위에서 언급한 4×4 16개의 제 1 층 픽셀들(픽셀 m(2m+1,2n+1)이 입력될 때, 제 2 층에 따라)에서 픽셀 h(4m+3,4n+3)을 가지는 시간에서 얻어진다. 상기 다른 15개의 제 1층 픽셀들이 공급되는 다른 시간에서 제 3 층 영상 q(m,n)이 얻어지지 않는다. 그러므로, 기록 동작은 그러한 15개의 제 1 층 픽셀중 하나를 가지는 시간에서 수행되지 않으며, 제 3 층 픽셀 q(m,n)이 얻어질 수 있는 픽셀 h(4m+3,4n+3)을 가지는 시간에서 수행될 수 있다.

상기 제어기(5)는 상기 어드레스 공급 회로(4)로부터 제어 신호로서 공급된 수평 어드레스 HA 및 수직 어드레스 VA 의 최소 중요 비트 ha0,va0 각각이 1일때만 칩 인에이블 신호 ce3를 고레벨로 설정한다. 상기 제어기(5)는 다른 상태하에서는 칩 인에이블 신호 ce3를 저레벨로 설정한다.

기술된 바와같이, 제 1 층과 제 2 층 사이의 관계에 따라, 상기 제 1 층 메모리(1)에 저장된 하부 또는 제 1 층내의 픽셀들은 3개의 제 1 층 픽셀들을 가진 단위 그룹으로서 판독되고, 즉, 최종 입력 픽셀 h(2s+1,2t+1)을 제외하고는, 3개의 2×2 제 1 층 픽셀들 h(2s,2t), h(2s+1,2t), h(2s,2t+1), h(2s+1,2t+1)은 상부 또는 제 2 층의 픽셀을 형성하기 위해 사용된다. 그러므로, 제 1 층 메모리(1)는 이전에 언급한 도 16의 배열로서 외부적으로 접속된 지연 회로와 유사한 기능을 수행한다. 따라서, 그러한 지연 회로를 활용하지 않고, 상기 제 2 층에 대응하는 영상은 상기 제 1 층에 대응하는 영상으로부터 기록된다. 또한, 제 2 층과 제 3 층 사이의 관계에 따라, 상기 제 2 층 메모리(2)에 저장된 하부 또는 제 2 층내의 픽셀들은 3개의 제 2 층 픽셀을 가지는 단위 그룹으로서 판독된다. 즉, 3개의 2×2 제 2층 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1), m(2m+1,2n+1)은 최종 입력 픽셀 m(2m+1,2n+1)을 제외하고, 상부 또는 제 3 층내에 픽셀을 형성하기 위해 사용된다. 그러므로, 상기 제 2 층 메모리(2)는 이전의 도 16의 배열에서처럼 외부적으로 접속된 지연 회로의 기능과 유사한 기능을 수행한다. 따라서, 그러한 지연 회로를 활용하지 않고, 제 3 층에 대응하는 영상은 제 2 층에 대응하는 영상으로부터 기록된다.

상세한 설명은 위에서 기술된 방법으로, 제 1, 제 2, 제 3 층 영상 기록을 판독하는데 제공된다. 설명을 편리하게 하기 위해, 상기 판독은 제 3 층. 제 2 층, 제 1 층의 순서로 기술된다.

상기 제 3 층 영상 판독시, 상기 어드레스 공급 회로(4)는 기록 시간의 어드레스와 같은 어드레스로 제 3 층 메모리(3)에 공급하며, 제어기(5)는 기록 인에이블 신호 we3를 저레벨로 설정하고 제 3 층 메모리(3)에 저레벨 기록 인에이블 신호 we3를 공급한다. 더구나, 상기 제어기(5)는 기록 시간에서 같은 칩 인엥블 신호 ce3를 제 3 층 메모리(3)에 공급한다. 즉, 수평 어드레스 HA 및 수직 어드레스 VA 각각의 상부 9 비트들이 어드레스로서 어드레스 공급 회로(4)에서 제 3 층 메모리(3)까지 공급되고 어드레스(m,n)은 제 3 층 메모리(3)에 공급되고 시간 어드레스(4m,4n), (4m+1,4n, (4m,4n+1), (4m+1,4n+1),(4m+2,4n), (4m+3,4n), (4m+2,4n+1), (4m+3,4n+1), (4m, 4n+2), (4m+1,4n+2), (4m,4n+3), (4m+1,4n+3), (4m+2,4n+2), (4m+3,4n+2), (4m+2,4n+3) 그리고 (4m+3,4n+3) 각각은 어드레스 발생 회로(4A)로부터 출력된다.

상기 상태하에서, 제 3 층 픽셀은 제 3 층 메모리(3)내의 같은 어드레스로부터 16회 판독된다. 같은 어드레스로부터 판독되는 그러한 반복을 피하기 위해, 상기 제어기(5)는 어드레스 공급 회로(4)로부터 제어 신호로서 공급된 수평 어드레스 HA 및 수직 어드레스 VA 의 최소 중요 비트 ha0 및 ha0 각각이 1일 때, 비트들 ha1,va1 각각이(최소 중요 비트보다 1비트 더 높은 위치에서) 1일때만 칩 인에이블 신호 ce3를 고레벨로 설정한다. 다른 상태에서는 칩 인에이블 신호 ce3를 저레벨로 설정한다.

결국, 0 내지 479 및 0 내지 269 범위에서 정수값을 가지는 변수 m,n 에 의해 표시된 어드레스(m,n)은 각각 대응 어드레스로 저장된 제 3 층 픽셀들 q(m,n)이 판독되도록 라인 주사 순서로 제 3 층 메모리(3)에 공급된다. 제 3 층 픽셀 q(m,n) 판독은 라인 주사 순서로 제 3 층 메모리(3)의 데이터 단자 D 로부터 출력된다.

상기 제 2층 영상의 판독은 아래에 기술된다.

이 경우, 상기 어드레스 공급 회로(4)는 기록 시간에서 위에서 상술된 어드레스를 제 3 층 메모리에 공급하는 동안 수평 어드레스 HA 및 수직 어드레스 VA 각각의 상부 9비트로 형성된 어드레스를 제 2 층 메모리(2)에 공급한다.

상기 제어기(5)는 위에서 상술된 신호와 같은 기록 인에이블 신호 we3 및 칩 인에이블 신호 ce3를 제 3 층 메모리에 공급하는 동안 저 레벨 기록 인에이블 신호 we2를 제 2 층 메모리(2)에 공급한다. 더구나, 상기 제어기(5)는 기록 시간에서와 같은 칩 인에이블 신호 ce2를 제 2 층 메모리(2)에 공급한다.

그러므로, 이 경우, 상기 제 2 층 메모리(2)에서 데이터 판독(제 2 층 픽셀)은 어드레스 발생 회로(4A)로부터 수평 어드레스 HA 및 수직 어드레스 VA 의 조합(HA,VA)으로서 출력 어드레스(2s,2t), (2s+1,2t), (2s,2t+1), (2s+1,2t+1)에 따라 출력 어드레스(2s+1,2t+1)의 시간에서만 수행된다.

더구나, 상기 어드레스 공급 회로(4)는 어드레스(m,n)이 제 2 층 메모리(2)에 공급되어 어드레스들이 (4m,4n), (4m+1, 4n), (4m,4n+1), (4m+1,4n+1),(4m+2,4n), (4m+3,4n), (4m+2,4n+1), (4m+3,4n+1), (4m,4n+2), (4m+1,4n+2), (4m,4n+3), (4m+1,4n+3), (4m+2,4n+2), (4m+3,4n+2), (4m+2,4n+3), (4m+3,4n+3)이 어드레스 발생 회로(4a)로부터 출력되도록 상기 어드레스 발생 회로(4a)로부터 출력되는 수평 어드레스 HA 및 수직 어드레스 VA 각각의 상부 9 비트로 형성된 어드레스를 제 2 층 메모리(2)에 공급한다.

그러므로, 제 2 층 메모리(2)로부터의 데이터 판독은 상기 어드레스 발생 회로(4A)로부터 출력 어드레스(4m,4n), (4m+1,4n), (4m,4n+1), (4m+1,4n+1), (4m+2,4n), (4m+3,4n), (4m+2,4n+1), (4m+3,4n+1), (4m,4n+2), (4m+1,4n+2), (4m,4n+3), (4m+1,4n+3), (4m+2,4n+2), (4m+3,4n+2), 94m+2,4n+3),(4m+3,4n+3)의 시간에 따라 출력 어드레스들 (4m+1,4n+1), (4m+3,4n+1), (4m+1,4n+3), (4m+3,4n+3)의 시간에서 수행된다. 결국 어드레스(m,n)은 상기 어드레스 발생 회로(4A)로부터 출력 어드레스(4m+1,4n+1), (4m+3,4n+1), (4m+1,4n+3), (4m+3,4n+3)의 출력 시간 각각에서 제 2 층 메모리(2)에 공급되고, 데이터는 어드레스(m,n)으로부터 판독된다.

덧붙혀, 3개의 제 2 층 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1)은 제 2층 메모리(2)에 어드레스(m,n)을 저장한다. 상기 어드레스 발생 회로(4A)로부터 어드레스들(4m+1,4n+1), (4m+3,4n+1), (4m+1,4n+3), (4m+3,4n+3) 출력의 각 시간에서, 3개의 제 2 층 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1)은 제 2 층 메모리(2)로부터 동시에 판독되며, 데이터 단자들 D1 내지 D3를 통해 그로부터 출력된다. 또한, 어드레스 발생 회로(4A)로부터 어드레스들 (4m+1,4n+1), (4m+3,4n+1), (4m+1,4n+3)의 출력의 각 시간에서, 제 2 층 메모리(2)의 데이터 단자들 D1 내지 D3 로부터 출력되는 3개의 제 2 층 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1)은 실렉터(9)의 입력/출력 단자에 공급된다.

도 12를 참고로, 상기 실렉터(9)는 제 2 층 영상의 판독의 결과로서, 그 입력 출력 단자들 IO1 내지 IO3 에 공급된 3개의 제 2 층 픽셀 m(2m,2n), m(2m+1,2n), m(2m,2n+1)중 하나 또는 제어기(5)로부터 제어 신호들 ha1,va1 에 따라 입력/출력 단자 DIO2 에 공급된 가산기-감산기(11)로부터의 출력이 선택되고, 그 입력/출력 단자 DIO1 으로부터 선택된 항목을 출력한다. 즉, 상기 제어 신호 ha1,va1 각각이 0 일 때, 즉, 상기 어드레스 발생 회로(4A)가 어드레스(4m+1,4n+1)을 출력할 때, 실렉터(9)는 제 2 층 메모리(2)의 데이터 단자 D1에서 실렉터(9)의 입/출력 단자 IO1 까지 공급된 제 2 층 픽셀(2m,2n)을 선택하고, 상기 선택된 픽셀을 그 입/출력 단자 DIO1 으로부터 출력한다. 제어 신호 ha1 및 va1 이 1,0 일 때, 즉, 어드레스 발생 회로(4A)가 어드레스(4m+3,4n+1)를 출력할 때, 상기 실렉터(9)는 상기 제 2 층 메모리(2)의 데이터 단자 D2에서 실렉터(9)의 입/출력 단자 IO2 까지 공급된 제 2 층 픽셀(2m+1,2n)을 선택하며, 그 입/출력 단자 DIO1 으로부터 선택된 픽셀을 출력한다. 상기 제어 신호들 ha1,va1 이 0,1 일 때, 즉, 상기 어드레스 발생 회로(4A)가 어드레스(4m+1,4n+3)을 출력할 때, 상기 실렉터(9)는 상기 제 2 층 메모리(2)의 데이터 단자 D3에서 상기 실렉터(9)의 입/출력 단자 IO3 까지 공급된 제 2 층 픽셀(2m,2n+1)을 선택하고, 그 입/출력 단자 DIO1 로부터 선택된 픽셀을 출력한다. 상기 제어 신호들 ha1,va1 각각이 1 일 때, 즉, 상기 어드레스 발생 회로(4A)가 어드레스(4m+3,4n+3)를 출력할 때, 상기 실렉터(9)는 상기 가산기-감산기(11)에서 그 입/출력 단자 DIO2 까지 공급된 데이터를 선택하고 상기 선택된 데이터를 그 입/출력 단자 DIO1 으로부터 출력한다.

그와같이, 상기 어드레스 발생 회로(4A)가 어드레스(4m+3,4n+3)을 출력할 때, 3개의 제 2 층 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1)은 제 2 층 메모리(2)의 데이터 단자들 D1 내지 D3 로부터 출력되고 이들 픽셀들의 합값을 얻기 위해 가산기에 공급된다. 이러한 합값은 가산기-감산기(11)에 공급된다.

더구나, 상기 어드레스 발생 회로(4A)는 어드레스(4m+3,4n+3)를 출력하며, 제 3 층 픽셀 q(m.n)은 위의 상술처럼 제 3 층 메모리(3)으로부터 판독된다. 상기 제 3 층 픽셀 q(m,n)은 제 3 층 영상의 판독 결과로서 외측으로 출력되며 또한 가산기-감산기(11)에 공급된다.

상기 가산기-감산기(11)는 제 2 층 픽셀 m(2m+1,2n+1),(=q(m,n)-(m(2m,2n)+m(2m+1,2n)+m(2m,2n+1)))을 얻기 위해 제 3 층 픽셀 q(m,n)로부터 가산기(7)에서 수신된 합값을 감산하고 상기 값을 실렉터(9)의 입/출력 단자 DIO2 에 공급한다. 상기 실렉터(9)는 수신된 제 2 층 픽셀 m(2m+1,2n+1)을 선택하여 출력한다.

따라서, 도 13의 도시처럼, 3개의 제 2 층 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1)은 제 2 층 메모리(2)로부터 동시에 판독되고, 제 3 층 픽셀 q(m:n)은 제 3 층 메모리(3)로부터 판독된다. 따라서, 도 14의 도시처럼, 상기 가산기(7)는 제 2 층 메모리(2)로부터 판독되는 3개의 제 2 층 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1)의 합을 계산하며, 상기 합값을 기록 시간에 저장되지 않은 제 2 층 픽셀 m(2m+1,2n+1)을 얻기 위해 제 3 층 픽셀 q(m,n)으로부터 합값을 감산하는 가산기-감산기(11)에 공급한다. 상기 제 2 층 픽셀 m(2m+1,2n+1)은 상기 실렉터(9)의 입/출력 단자 DIO2 에 공급되고 입/출력 단자 DIO1으로부터 출력된다.

제 1 층 영상의 판독은 후에 기술된다.

이 상태에서, 상기 어드레스 공급 회로(4)는 수평 어드레스 HA 및 수직 어드레스 VA 의 상부 10 비트로 형성된 어드레스를 제 1 층 메모리(1)에 공급하며 위에서 기술된 어드레스를 기록 시간에 제 2 층 메모리(2)와 제 3층 메모리(3)에 공급한다. 상기 제어기(5)는 저 레벨 기록 인에이블 신호 we1을 제 1 층 메모리(1)에 공급하며 위의 기술과 같이, 기록 인에이블 신호 we2 및/또는 we3 및 칩 인에이블 신호 ce2 및/또는 ce3를 제 2 층 메모리 및/또는 제 3 층 메모리(3)에 공급한다. 더구나, 제어기(5)는 기록 시간(고레벨에서 칩 인에이블 신호 ce1)dptj 같은 칩 인에이블 신호 ce1을 제 1 층 메모리(1)에 공급한다.

따라서, 이 상태에서, 어드레스(s,t)는 어드레스 발생 회로(4A)로부터 수평 어드레스 HA 및 수직 어드레스 VA 의 조합(HA,VA)으로서 어드레스(2s,2t), (2s+1,2t), (2s, 2t+1), (2s+1,2t+1) 각 출력 시간에서 제 1 층 메모리(1)에 공급되고 어드레스(s,t)로 저장된 3개의 제 1 층 픽셀 h(2s,2t), h(2s+1,2t), h(2s,2t+1)은 상기 제 1 층 메모리(1)의 데이터 단자 D1 내지 D3 로부터 판독되어 출력된다. 상기 어드레스 발생 회로(4A)로부터 어드레스(2s,2t), (2s+1,2t), (2s,2t+1)의 출력 시간에서, 상기 제 1 층 메모리(1)의 데이터 단자들 D1 내지 D3 로부터 출력되는 3개의 제 1 층 픽셀들 h(2s,2t), h(2s+1,2t), h(2s,2t+1)은 각각 선태기(g)의 입/출력 단자들 IO1 내지 IO3 에 공급된다.

상기 실렉터(8)는 제 1 층 영상 판독의 결과로서, 그 입/출력 단자들 IO1 내지 IO3 에 공급된 3개의 p 1 층 픽셀들 h(2s,2t), h(2s+1,2t), h(2s,2t+1)중 하나와, 제어기(5)로부터 제어 신호들 ha0와 va0에 따라 그 입력/출력 단자 DIO2 에 공급된 가산기-감산기(10)로부터의 출력을 선택하며, 상기 선택된 데이터를 그 입/출력 단자 DIO1 으로부터 출력한다. 즉, 제어 신호들 ha0,va0 각각이 0 일 때, 상기 어드레스 발생 회로(4A)가 어드레스(2s,2t)를 출력할 때, 상기 실렉터(8)는 상기 제 1 층 메모리(1)의 데이터 단자 D1에서 그 입/출력 단자 IO1 까지 공급된 제 1 층 픽셀(2s,2t)를 선택하며, 상기 선택된 픽셀을 그 입/출력 단자 DIO1 으로부터 출력한다. 상기 제어 신호 ha0,va0 가 1 및 0일 때, 즉, 상기 어드레스 발생 회로(4a)가 어드레스(2s+1,2t)를 출력할 때, 상기 실렉터(8)는 상기 제 1 층 메모리(1)의 데이터 단자 D2에서 그 입/출력 단자 IO2까지 공급된 제 1 층 픽셀(2s+1,2t)을 선택하며, 상기 선택된 픽셀을 그 입/출력 단자 DIO1 으로부터 출력한다. 상기 제어 신호들 ha0,va0 가 0,1 일 때, 즉, 어드레스 발생 회로(4A)는 어드레스(2s,2t+1)를 출력하며, 상기 실렉터(8)는 제 1 층 메모리(1)의 데이터 단자 D3에서 그 입/출력 단자 IO3 까지 공급된 제 1 층 픽셀(2s,2t+1)을 선택하며, 상기 선택된 픽셀을 입/출력 단자 DIO1 으로부터 출력한다. 상기 제어 신호들 ha0,va0 각각이, 1 일 때, 상기 어드레스 발생 회로(4A)는 어드레스(2s+1,2t+1)를 출력하며, 상기 실렉터(8)는 상기 가산기-감산기(10)에서 입/출력 단자 DIO2 로부터 공급된 데이터를 선택하며 상기 선택된 데이터를 입/출력 단자 DIO1 으로부터 출력한다.

그와같이, 상기 어드레스 발생 회로(4A)가 어드레스(2s+1,2t+1)를 출력할 때, 3개의 제 1 층 픽셀들 h(2s,2t), h(2t+1,2t), h(2s,2t+1)은 제 1 층 메모리(1)의 데이터 단자들 D1 내지 D3 로부터 출력되고 이들 픽셀합값을 얻기 위해 가산기(6)에 공급된다. 상기 얻어진 합값은 가산기-감산기(10)에 공급된다.

더구나, 상기 어드레스 발생 회로(4A)가 어드레스(2s+1,2t+1)를 출력할 때, 제 2 층 픽셀 m(s,t)은 위의 상술처럼, 실렉터(9)의 입/출력 단자 DIO1 으로부터 출력된다. 상기 제 2층 픽셀 m(s,t)는 제 2 층 영상의 판독의 결과로서 외측으로 출력되고 또한 가산기-감산기(10)에 공급된다.

상기 가산기-감산기(10)는 가산기(6)로부터 수신된 합값을 제 1 층 픽셀 h(2s+1,2t+1)(=m(s,t)-(h(2s,2t)+h(2s+1,2tn)+h(2s,2t+1)))를 얻기 위해 제 2 층 픽셀에서 감산하며 상기 값을 선태기(8)의 입/출력 단자 DIO2 에 공급한다. 상기 실렉터(8)는 수신된 제 1 층 픽셀 h(2s+1,2t+1)을 선택하여 출력한다.

따라서, 상기 어드레스 발생 회로(4A)는 (4m+1,4n+1)에 의해 표시된 어드레스(2s+1,2t+1)를 출력하며, 3개의 제 1 층 픽셀들 h(4m4n), h(4m+1,4n), h(4m,4n+1)은 동시에 제 1 층 메모리(1)에서 판독되고 제 2 층 픽셀 m(2m,2n)은 도 15의 도시처럼, 제 2 층 메모리(2)로부터 판독된다. 따라서, 상기 가산기(6)는 3개의 제 1 층 픽셀들 h(4m,4n), h(4m+1,4n), h(4m,4n+1)의 합을 계산하며 상기 합을 기록 시간에 저장되지 않은 제 1 층 픽셀 h (4m+1,4n+1)을 얻기 위해 제 2 층 픽셀로부터 상기 값을 감산하는 상기 가산기-감산기(10)에 상기 합값을 공급한다. 상기 제 1 층 픽셀 h(4m+1,4n+1)은 상기 실렉터(8)의 입/출력 단자 DIO2 에 공급되며 그에 따라 입/출력 단자 DIO1 으로부터 출력된다.

상기 어드레스 발생 회로(4A)는 (4m+3,4n+1)에 의해 표시된 어드레스(2s+1,2t+1)를 출력하며, 3개의 제 1 층 픽셀 h(4m+2,4n), h(4m+3,4n), h(4m+2,4n+1)은 제 1 층 메모리(1)로부터 동시에 판독되고 제 2 층 픽셀 m(2m+1,2n)은 도 15의 도시처럼, 제 2 층 메모리(2)로부터 판독된다. 따라서, 가산기(6)는 3개의 제 1 층 픽셀들 h(4m+2,4n), h(4m+3,4n), h(4m+2,4n+1)의 합을 계산하며 상기 합값을 기록 시간에 저장되지 않은 제 1 층 픽셀 h(4m+3,4n+1)을 얻기 위해 제 2 층 픽셀 m(2m+1,2n)에서 상기 값을 감산하는 가산기-감산기(10)에 상기 합값을 공급한다. 상기 제 1 층 픽셀 h(4m+3,4n+1)은 실렉터(8)의 입/출력 단자 DIO2 에 공급되고 입/출력 단자 DIO1 으로부터 출력된다.

상기 어드레스 발생 회로(4A)가 (4m+1,4n+3)에 의해 표시된 어드레스(2s+1,2t+1)를 출력할 때, 3개의 제 1 층 픽셀들 h(4m,4n+2), h(4m+1,4n+2), h(4m,4n+3)은 제 1 층 메모리(1)에서 동시에 판독되고 제 2 층 픽셀 m(2m,2n+1)은 도 15의 도시처럼, 제 2 층 메모리(2)에서 판독된다. 따라서, 가산기(6)는 3개의 제 1 층 픽셀들 h(4m,4n+2), h(4m+1,4n+2), h(4m,4n+3)의 합을 계산하며, 상기 합값을 기록 시간에 저장되지 않은 제 1 층 픽셀 h(4m+1,4n+3)을 얻기 위해 제 2 층 픽셀 m(2m,2n+1)에서 같은 값을 감산하는 가산기-감산기(10)에 합값을 공급한다. 상기 제 1 층 픽셀 h(4m+1,4n+3)은 실렉터(8)의 입/출력 단자 DIO2 에 공급하며 입/출력 단자 DIO1 으로부터 출력된다.

상기 어드레스 발생 회로(4A)는 (4m+3,4n+3)에 의해 표시된 어드레스(2s+1,2t+1)를 출력하며, 3개의 제 2 층 픽셀들 m(2m,2n), m(2m+1,2n), m(2m,2n+1)은 동시에 제 2 층 메모리(2)에서 판독되고 제 3 층 픽셀 q(m,n)은 또한 도 15의 도시처럼 제 3 층 메모리(3)로부터 판독된다. 이들 픽셀로부터, 제 2 층 픽셀 m(2m+1,2n+1)은 위에서의 방법으로 얻어지며 상기 실렉터(9)의 입/출력 단자 DIO1에서 가산기-감산기(10)까지 공급된다. 더구나, 이 경우, 3개의 제 1 층 픽셀들 h(4m+2,4n+2), h(4m+3,4n+2), h(4m+2,4n+3)은 제 1 층 메모리(1)에서 동시에 판독되고 이들 픽셀의 합값을 계산하도록 가산기(6)에 공급된다. 그러한 합값은 기록 시간이 저장되지 않은 제 1 층 픽셀 h(4m+3,4n+3)을 얻기 위해 실렉터(9)로부터 수신된 제 2 층 픽셀 m(2m+1,2n+1)에서 같은 값을 감산하는 가산기-감산기(10)에 공급된다. 상기 제 1 층 픽셀 h(4m+3,4n+3)은 입/출력 단자 DIO2 와 실렉터(8)의 입/출력 단자 DIO2 에 의해 출력된다.

위의 기술과 같이, 제 1 층과 제 2 층 사이의 관계에 따라, 제 1 층 메모리(1)에 저장된 하부 또는 제 1 층내의 픽셀들은 3개의 제 1 층 픽셀들, 즉, 최종 입력 픽셀 h(2s+1,2t+1)를 제외하고, 상부 또는 제 2 층내에 픽셀을 형성하기 위해 사용된 3개의 2×2 제 1 층 픽셀 h(2s,2t), h(2s+1,2t), h(2s,2t+1), h(2s+1,2t+1)을 가지는 각각의 단위 그룹으로서 판독된다. 그러므로, 상기 제 1 층 메모리(1)는 이전에 기술된 장치로서 외부적으로 접속된 지연 회로와 유사한 기능을 가진다. 따라서, 그런 지연 회로없이, 상기 제 1 층 영상은 제 1 층 픽셀이 얻어지는 동안 판독되고 기록 시간에 저장되지는 않는다. 또한, 제 2 층과 제 3 층 사이의 관계에 따라, 제 2 층 메모리(2)에 저장된 하부 또는 제 2 층의 픽셀들은 3개의 제 2 층 픽셀들, 즉, 상부 또는 제 3 층내의 픽셀을 형성하기 위해 사용된 2×2 제 2 층 픽셀 m(2m,2n), m(2m+1,2n), m(2m,2n+1), m(2m+1,2n+1), 최종 입력 픽셀 m(2m+1,2n+1)을 제외하고, 3개를 가지는 각각의 단위 그룹으로서 판독된다. 그러므로, 제 2 층 메모리(1)는 이전에 기술된 장치와 같이 외부적으로 접속된 지연 회로와 유사한 기능을 가진다. 따라서, 지연 회로 없이, 상기 제 2 층 영상은 제 2 층 픽셀을 얻는 동안 판독되며 기록 시간에 저장되지는 않는다.

결과적으로, 본 발명은 비교적 작은 크기를 가지며 다른 층에 대응하는 고속 영상 판독을 가능하게 한다.

위에서 기술된 실시예에서, 어드레스 목표는 제 1 층 메모리(1), 제 2 층 메모리(2), 어드레스 발생 회로(4A)에 의해 출력되는 수평 어드레스 HA 및 수직 어드레스 VA 의 부분을 가지는 제 3 층 메모리(3)를 공급하므로서 수행된다. 그러므로, 본 발명은 그러한 어드레싱 방법에 국한되지 않는다.

위에서 기술된 실시예에서, 영상을 형성하는 각 픽셀들의 수평 및 수직 방향의 위치에 대응하는 수평 및 수직 어드레스는 제 1 층 메모리, 제 2 층 메모리(2), 같은 어드레스를 억세싱하는 제 3 층 메모리(3) 각각에 공급된다. 그러므로, 제 1 층 메모리(1), 제 2 층 메모리(2), 제 3 층 메모리(3)를 억세싱하는 다른 기술들이 활용된다. 예로, 시간 베이스상의 어드레스가 활용되며 제 2 층 또는 제 3 층 픽셀들은 공간 방향(수평 및 수직 방향)에 따라 흐트러진 제 1 층 픽셀들 뿐아니라 시간으로 흐트러진 제 1 층 픽셀들을 가산하므로서 형성된다.

더구나, 본 발명에서, 제 1 층 메모리, 제 2 층 메모리 및 제 3 층 메모리 각각은 서로 분리되는 메모리로서 형성될 필요는 없다. 한편, 3개의 메모리들은 제 1, 제 2, 제 3 의 메모리(1,2,3)에 대응하기 위해 할당된 저장 영역을 가지는 하나의 메모리로 조합된다.

특별히 기술하지는 않았지만, 도 2의 블록에 도시된 저장 장치의 성분들 각각은 집적 회로와 무관하게 형성되며, 전체 장치는 1칩 보상 금속 산화 반도체(CMOS)상에 구성된다.

상기 기술된 실시예에서, 각 제 1 층 픽셀에 할당된 비트수는 8 이며, 제 1 층 메모리(1), 제 2 층 메모리(2), 제 3 층 메모리(3)의 메모리 셀 데이터 길이들은 제 1, 제 2, 제 3 층 픽셀용 디지트의 생략을 피하기 위해 8,10,12 비트로 설정된다. 그러므로, 본 발명은 그에 국한되지 않는다. 한편, 제 1 층 메모리(1), 제 2 층 메모리(2), 제 3 층 메모리(3)의 메모리 셀의 데이터 길이들은 일정하게 8 비트로 설정된다. 그런 상태에서, 2×2 제 1 층 또는 제 2 층 픽셀의 합중 2개의 하부 비트를 무시하여 얻어진 값(즉, 상기 합의 1/4 에 대응하는 값, 즉, 평균)은 제 2 또는 제 3 층 픽셀 각각으로서 저장된다. 결국, 디지트의 생략이 발생되고 데이터 전환이 없어진다. 즉, 디지트 생략이 억제되면, 저장되지 않은 제 1 층 및 제 2 층 픽셀들(픽셀값)은 위에서 도시된 식에 의해 정확하게 얻어진다. 그러므로, 디지트 생략이 발생되면, 제 1 층 및 제 2 층 픽셀들은 저장되지 않고 정확한 값이 아니라 평균값으로 얻어진다.

위에서 기술된 실시예에서, 진보적 영상은 계층적으로 코드되게 처리되며, 그러므로, 본 발명은 그에 국한되지 않으며 인터레이스된 영상에 응용할 수 있다.

위에서 기술된 실시예가 3개의 (3)층을 가지므로서, 본 발명은 그에 국한되지 않고, 본 발명은 2,4 또는 그 이상이다.

위에서 기술된 실시예에서, 하층의 2×2 4개의 합값은 인접 상층의 픽셀(픽셀값)으로 설정된다. 그러므로, 상층 픽셀을 형성하는 방법에 국한되지 않는다. 상층의 픽셀이 4개의 픽셀과 다르게 N 픽셀들로부터 형성되면, 제 1 층 메모리 또는 제 2 층 메모리로부터 N-1 픽셀을 가지는 단위 그룹의 픽셀 각각이 판독된다.

도 1에 도시된 저장 장치는 기본적으로 하드웨어 형태로 실현된다. 한편 그러한 저장 장치는 위에서 기술된 처리를 형성하는 컴퓨터 프로그램 사용에 의해 실현된다.

위에서 기술된 실시예에서, 픽셀들(픽셀값)은 랜덤 억세스 메모리(RAM) 등과 같은 메모리에 저장된다. 바꿔말하면, 픽셀들은 자기 디스크, 자기 광학 디스크, 자기 테이프, 메모리 카드 또는 광학 카드와 같은 기록 매체상에 저장(기록)된다.

위의 실시예에서, 기록은 제 1 층 메모리(1) 및 제 2 층 메모리(2)로부터 픽셀들의 판독과 같이 단위 그룹의 3개의 픽셀들에 따라 수행된다. 한편, 기록은 1 단위의 1 픽셀에 따라 수행된다.

위에서 기술된 바와같이, 층에 대응하는 영상은 저장 장치로부터 동시에 출력되고, 하나의 층만에 대응하는 영상이 판독된다.

본 발명은 정지 영상 또는 이동 영상에 공급된다.

본 발명의 상기 저장 장치 및 기록 방법에 따라, 하층 영상의 픽셀들이 기록되며 기록 하층 영상의 1 단위 그룹의 N-1 픽셀들이 판독되고, 상부층 영상의 1 개의 픽셀은 하층 영상을 구성하는 N-1 픽셀과 전체 N 픽셀에 대한 하층 영상의 하나의 입력 픽셀로부터 형성되고, 상부층 영상의 형상된 픽셀이 기록된다. 따라서, 상부층 영상중 하나의 픽셀은 하층 영상의 N 픽셀들로부터 얻어지며 상기 얻어진 픽셀들은 하층 영상을 지연하기 위해 첨가적 지연 장치를 사용하지 않고 저장된다.

본 발명의 저장 장치와 기록 방법에 따라, 하층 영상의 N-1 픽셀들은 하층 저장 장치로부터 판독되고 N-1 픽셀중 하나가 선택되어 출력된다. 상기 하층 영상의 최종 입력 픽셀은 상부층 저장 장치에 저장된 상부층 영상중 하나의 픽셀과 상기 상부층 영상중 하나의 픽셀을 형성하기 위해 사용된 하층 영상의 N 픽셀의 하층 저장 장치에서 판독하는 하층 영상의 N-1 픽셀들로부터 형성된 출력이다. 따라서, 상층 영상중 하나의 픽셀을 얻기 위해 사용된 하층 영상중 N 픽셀들의 최종 입력 픽셀은 하층 영상을 지연시키기 위해 첨가적 지연 장치를 사용하지 않고 얻어진다.

Claims (25)

1. 하층에 대응하고 다수의 픽셀들을 가지는 제 1 영상과 상층에 대응하고 다수의 픽셀들을 가지는 제 2 영상을 저장하는 저장 장치에 있어서,

   상기 제 2 영상의 픽셀은 제 1 영상의 N 픽셀들로부터 형성되고, 상기 제 1 영상의 픽셀들은 소정의 순서로 하나씩 입력되고,

   상기 하층에 대응하는 상기 제 1 영상을 저장하는 하층 저장 장치와,

   상기 상층에 대응하는 상기 제 2 영상을 저장하는 상층 저장 장치와,

   상기 하층 및 상층 저장 장치에 따라 판독 및 기록 동작을 제어하며 상기 하층 저장 장치에 저장된 제 1 영상을 단위 그룹의 N-1 픽셀들로서 판독하는 제어기와,

   상기 하층 저장 장치로부터 판독되는 제 1 영상의 N-1 픽셀들과 상기 제 1 영상중 하나의 입력 픽셀을 포함하는 제 1 영상의 N-1 픽셀들을 사용하므로서 상기 제 2 영상중 하나의 픽셀을 발생하는 픽셀 발생기를 포함하는 저장 장치.
2. 제 1 항에 있어서,

   상기 제어기는 상기 하층 저장 장치에 저장된 제 1 영상을 상기 제 1 영상 픽셀의 수직 및 수평 방향 위치에 각각 대응하는 수직 및 수평 어드레스 부분에 따라 상기 하층 저장 장치의 어드레스를 표시하여 단위 그룹의 N-1 픽셀들로서 판독하는 저장 장치.
3. 제 1 항에 있어서,

   상기 하층 저장 장치는 상기 제 2 영상중 하나의 픽셀을 형성하기 위해 사용된 제 1 영상의 N 픽셀들중 최종 입력 픽셀을 제외하고 단지 N-1 픽셀들을 저장하며, 상기 제어기는 제 1 영상의 N 픽셀들내의 최종 입력 픽셀의 입력에 대응하는 타이밍으로 상기 대응하는 제 1 영상의 N-1 픽셀들을 판독하는 저장 장치.
4. 제 1 항에 있어서,

   상기 픽셀 발생기는 상기 하층 저장 장치로부터 가산된 값을 발생하도록 판독되는 N-1 픽셀들의 값을 가산하기 위한 제 1 가산기와, 상기 제 2 영상중 하나의 픽셀을 발생하기 위해 가산된 값과 최종 입력 픽셀값을 가산하는 제 2 가산기를 포함하는 저장 장치.
5. 제 3 항에 있어서,

   상기 픽셀 발생기는 상기 하층 저장 장치로부터 가산된 값을 발생하도록 판독되는 N-1 픽셀들 값을 가산하는 제 1 가산기와 상기 제 2 영상중 하나의 픽셀을 발생하는 가산된 값과 최종 입력 픽셀값을 가산하는 제 2 가산기를 포함하는 저장 장치.
6. 제 1 항에 있어서,

   상기 하층 저장 장치는 제 1 영상의 N 픽셀에 입력된 제 2 영상의 하나의 픽셀을 형성하기 위해 사용된 제 1 영상의 N 픽셀들의 최종 입력 픽셀을 제외하고 단지 N-1 픽셀들을 저장하며, 상기 제어기는 상기 상층 저장시 제 2 영상중 하나의 픽셀을 판독하며, 상기 픽셀 발생기는 상기 상층 저장 장치로부터 판독된 제 2 영상중 하나의 픽셀과 상기 하층 저장 장치로부터 판독되는 제 1 영상의 N-1 픽셀들을 사용하여 제 1 영상의 최종 입력 픽셀을 발생하며, 여기서, 상기 최종 입력 픽셀은 상기 하층 저장 장치에 저장되지 않으며, 상기 장치는 또한 상기 하층 및 최종 입력 픽셀로부터 판독되는 제 1 영상의 N-1 픽셀들중 하나를 선택하기 위한 실렉터를 포함하는 저장 장치.
7. 제 6 항에 있어서,

   상기 픽셀 발생기는 상기 하층 저장 장치로부터 가산된 값을 발생하도록 판독되는 N-1 픽셀들의 값을 가산하는 제 1 가산기와, 상기 제 1 영상의 최종 입력 픽셀을 발생하도록 제 2 영상의 픽셀들중 대응하는 하나의 픽셀값에서 상기 가산된 값을 감산하는 감산기를 포함하는 저장 장치.
8. 하층에 대응하고 다수의 픽셀들을 가지는 제 1 영상과 상층에 대응하고 다수의 픽셀들을 가지는 제 2 영상을 저장하기 위해 영상을 저장 장치에 기록하는 방법에 있어서,

   상기 제 2 영상의 픽셀은 제 1 영상의 N 픽셀들로부터 형성되고, 제 1 영상의 픽셀들은 소정의 순서로 하나씩 입력되며,

   하층 저장 장치내의 하층에 대응하는 제 1 영상을 저장하는 단계와,

   단위 그룹의 N-1 픽셀로서 상기 하층 저장 장치에 저장된 제 1 영상을 판독하는 단계와,

   상기 하층 저장 장치로부터 판독되는 제 1 영상의 N-1 픽셀을 포함하는 제 1 영상의 N-1 픽셀들을 사용하며 제 2 영상의 하나의 픽셀과 제 1 영상의 하나의 입력 픽셀을 발생하는 단계와,

   상층 저장 장치내의 상층에 대응하는 제 2 영상을 저장하는 단계를 포함하는 기록 방법.
9. 제 8 항에 있어서,

   상기 판독 단계는 상기 제 1 영상 픽셀의 수직 및 수평 방향 위치에 각각 대응하는 수직 및 수평 어드레스 부분에 따라 상기 하층 저장 장치의 어드레스를 표시하여 단위 그룹의 N-1 픽셀들을 상기 하층 저장 장치에 저장하는 제 1 영상을 판독하는 기록 방법.
10. 제 8 항에 있어서,

    상기 제 1 영상 저장 단계는 단지 N-1 픽셀들을 저장하고 상기 하층 저장 장치의 제 2 영상중 하나의 픽셀을 형성하기 위해 사용된 제 1 영상의 N 픽셀들의 최종 입력 픽셀을 배제하고, 상기 판독 단계는 상기 제 1 영상의 N 픽셀들의 최종 입력 픽셀의 입력에 대응하는 타이밍으로 제 1 영상에 대응하는 N-1 픽셀을 판독하는 기록 방법.
11. 제 8 항에 있어서,

    상기 발생 단계는 상기 하층 저장 장치로부터 가산된 값을 발생하도록 판독되는 N-1 픽셀들의 값을 가산하고, 상기 가산된 값과 상기 제 2 영상중 하나의 픽셀을 발생하기 위한 최종 입력 픽셀의 값을 가산하는 것을 포함하는 기록 방법.
12. 제 10 항에 있어서,

    상기 발생 단계는 가산된 값을 발생하기 위해 상기 하층 저장 장치로부터 판독되는 N-1 픽셀들의 값을 가산하고 상기 제 2 영상중 하나의 픽셀을 발생하기 위해 최종 입력 픽셀의 값과 상기 가산된 값을 가산하는 것을 포함하는 기록 방법.
13. 하층에 대응하고 다수의 픽셀을 가지는 제 1 영상과, 상층에 대응하고 다수의 픽셀들을 가지는 제 2 영상을 저장하는 저장 장치에 있어서,

    상기 제 2 영상의 픽셀은 상기 제 1 영상의 N 픽셀로부터 형성되고 제 1 영상의 픽셀들은 소정의 순서로 하나씩 입력되며,

    상기 하층에 대응하는 제 1 영상과 N-1 픽셀만을 저장하고 제 2 영상의 하나의 픽셀을 형성하기 위해 사용되어 제 1 영상의 N 픽셀들에 입력된 제 1 영상의 N 픽셀들의 최종 입력 픽셀을 배제하며, 상기 하층 저장 장치에 저장되지 않는 하층 저장 장치와,

    상기 상층에 대응하는 제 2 영상과 하층 저장 장치로부터 판독되는 제 1 영상의 N-1 픽셀들을 포함하는 제 1 영상의 N 픽셀들과 상기 제 1 영상의 최종 입력 픽셀들 사용하여 제 2 영상중 하나의 픽셀을 저장하는 상층 저장 장치와,

    상기 하층 및 상층 저장 장치에 따라 판독 및 기록 동작을 제어하고 상기 상층 저장 장치에서 제 2 영상중 하나의 픽셀을 판독하고 상기 하층 저장 장치에 저장된 제 1 영상을 단위 그룹의 N-1 픽셀로서 판독하는 제어기와,

    상기 상층 저장 장치로부터 판독되는 제 2 영상중 하나의 픽셀을 사용하여 제 1 영상의 최종 입력 픽셀과, 상기 하층 저장 장치로부터 판독되는 제 1 영상의 N-1 픽셀들을 발생하는 픽셀 발생기를 포함하는 저장 장치.
14. 제 13 항에 있어서,

    상기 제어기는 상기 제 1 영상 픽셀의 수직 및 수평 방향 위치에 각각 대응하는 수직 및 수평 어드레스 부분에 따라 상기 하층 저장 장치의 어드레스를 표시하여 단위 그룹의 N-1 픽셀들로서 상기 하층 저장 장치에 저장된 제 1 영상을 판독하는 저장 장치.
15. 제 13 항에 있어서,

    상기 픽셀 발생기는 가산된 값을 발생하기 위해 상기 하층 저장 장치로부터 판독되는 N-1 픽셀들의 값을 가산하는 가산기와, 상기 제 1 영상의 최종 입력 픽셀을 발생하기 위해 제 2 영상에 대응하는 하나의 픽셀값으로부터 상기 가산된 값을 감산하는 감산기를 포함하는 저장 장치.
16. 하층에 대응하고 다수의 픽셀을 가지는 제 1 영상과 상층에 대응하고 다수의 픽셀들을 가지는 제 2 영상을 저장하는 저장 장치로부터 영상을 판독하는 방법에 있어서,

    상기 제 2 영상의 픽셀은 제 1 영상의 N픽셀들로부터 형성되고, 상기 제 1 영상의 픽셀들은 소정의 순서로 하나씩 입력되고, 상기 저장 장치는 하층에 대응하는 제 1 영상과 N-1 픽셀만을 저장하고 제 2 영상의 하나의 픽셀을 형성하기 위해 사용된 제 1 영상 N 픽셀들의 최종 입력 픽셀을 배제하고, 여기서, 최종 입력 픽셀은 제 1 영상의 N 픽셀에 입력되고 하층 저장 장치에 저장되지 않는 하층 저장 장치와, 상기 상층에 대응하는 제 2 영상과, 상기 하층 저장 장치로부터 제 1 영상의 N-1 픽셀들을 포함하는 제 1 영상의 N 픽셀들과 제 1 영상의 최종 입력 픽셀을 사용하여 제 2 영상의 하나의 픽셀을 저장하는 상층 저장 장치를 포함하며,

    상기 상층 저장 장치에 제 2 영상중 하나의 픽셀을 판독하는 단계와,

    상기 하층 저장 장치에 저장된 제 1 영상을 단위 그룹의 N-1 픽셀들로서 판독하는 단계와,

    상기 상층 저장 장치로부터 판독되는 제 2 영상의 하나의 픽셀과, 상기 하층 저장 장치로부터 판독되는 제 1 영상의 N-1 픽셀을 사용하므로서 제 1 영상의 최종 입력 픽셀을 발생하는 영상 판독 방법.
17. 제 16 항에 있어서,

    상기 제 1 영상 판독 단계는 상기 제 1 영상 픽셀의 수직 및 수평 위치 각각에 대응하는 수직 및 수평 어드레스 부분에 따라 상기 하층 저장 장치의 어드레스를 표시하여 상기 하층 저장 장치에 저장된 제 1 영상을 단위 그룹의 N-1 픽셀로서 판독하는 영상 판독 방법.
18. 제 16 항에 있어서,

    상기 발생 단계는 가산된 값을 발생하기 위해 하층 저장 장치로부터 판독되는 N-1 픽셀들 값을 가산하고 상기 제 1 영상의 최종 입력 픽셀을 발생하기 위해 제 2 영상의 대응하는 하나의 픽셀값으로부터 상기 가산된 값을 감산하는 것을 포함하는 영상 판독 방법.
19. 하층에 대응하고 다수의 픽셀들을 가지는 제 1 영상과 상층에 대응하고 다수의 픽셀들을 가지는 제 2 영상을 저장하기 위해 저장 장치로부터 영상을 기록 및 판독하는 방법에 있어서,

    상기 제 2 영상의 픽셀은 제 1 영상의 N 픽셀로부터 형성되고, 제 1 영상의 픽셀들은 소정의 순서로 하나씩 입력되며,

    하층 저장 장치의 하층에 대응하는 제 1 영상 저장 단계를 포함하며, 상기 제 1 영상 저장 단계는 N-1 픽셀만을 저장하고 상기 제 2 영상의 하나의 픽셀을 형성하기 위해 사용된 제 1 영상의 N 픽셀의 최종 입력 픽셀을 배제하며, 최종 입력 픽셀은 제 1 영상의 N 픽셀들로 입력되고,

    상기 하층 저장 장치에 저장된 제 1 영상을 단위 그룹의 N-1 픽셀로 판독하는 단계와,

    상기 하층 저장 장치로부터 판독되는 제 1 영상의 N-1 픽셀을 포함하는 제 1 영상의 N 픽셀을 사용하여 제 2 영상중 하나의 픽셀과, 제 1 영상중 하나의 입력 픽셀을 발생하는 단계와,

    상층 저장 장치의 상층에 대응하는 제 2 영상을 저장하는 단계와,

    상기 상층 저장 장치에 제 2 영상중 하나의 픽셀을 판독하는 단계와,

    상기 상층 저장 장치로부터 판독되는 제 2 영상중 하나의 픽셀과 상기 하층 저장 장치로부터 판독되는 제 1 영상의 N-1 픽셀을 사용하므로서 제 1 영상의 최종 입력 픽셀을 발생하는 단계를 포함하는 영상 기록 및 판독 방법.
20. 제 19 항에 있어서,

    상기 제 1 영상 판독 단계는 상기 제 1 영상이 수직 및 수평 방향 위치에 각각 대응하는 수직 및 수평 어드레스 부분에 따라 상기 하층 저장 장치의 어드레스를 표시하여 단위 그룹의 N-1 픽셀들로서 상기 하층 저장 장치내에 저장된 제 1 영상을 판독하는 영상 기록 및 판독 방법.
21. 제 19 항에 있어서,

    상기 제 1 영상 저장 단계는 N-1 픽셀만을 저장하고 상기 하층 저장 장치의 제 2 영상중 하나의 픽셀을 형성하기 위해 사용된 제 1 영상의 N 픽셀의 최종 입력 픽셀을 배제하고, 상기 제 1 영상 판독 단계는 제 1 영상의 N 픽셀들로 최종 입력 픽셀의 입력에 대응하는 타이밍으로 상기 제 1 영상에 대응하는 N-1 픽셀을 판독하는 영상 기록 및 판독 방법.
22. 제 19 항에 있어서,

    하나의 픽셀을 발생하는 단계는 가산된 값을 발생하기 위해 하층 저장 장치로부터 판독되는 N-1 픽셀들의 가산값과 상기 가산된 값과 상기 제 2 영상의 하나의 픽셀을 발생하기 위해 최종 입력 픽셀의 값을 가산하는 것을 포함하는 영상 기록 및 판독 방법.
23. 제 21 항에 있어서,

    하나의 픽셀을 발생하는 단계는 가산된 값을 발생하는 하층 저장 장치로부터 판독되는 N-1 픽셀의 가산값과, 상기 가산된 값과 제 2 영상의 하나의 픽셀을 발생하기 위해 최종 입력 픽셀의 값을 가산하는 것을 포함하는 영상 기록 및 판독 방법.
24. 제 19 항에 있어서,

    최종 입력 픽셀 발생 단계는 가산된 값을 발생하기 위해 상기 하층 저장 장치로부터 판독되는 N-1 픽셀들의 값을 가산하는 것과 상기 제 1 영상의 최종 입력 픽셀을 발생하기 위해 제 2 영상에 대응하는 하나의 픽셀값으로부터 가산된 값을 감산하는 영상 기록 및 판독 방법.
25. 제 19 항에 있어서,

    상기 방법은 상기 상층 저장 장치에 저장된 제 2 영상중 하나의 픽셀과 하층 저장 장치에 저장된 제 1 영상의 N-1 픽셀들로부터 제 1 영상의 최종 입력 픽셀을 발생하는 단계를 더 포함하며, 상기 최종 입력 픽셀은 상기 하층 저장 장치에 저장되지 않는 영상 기록 및 판독 방법.