CN1255996A - 用在分层编码中的存储设备以及写入和/或读出方法 - Google Patents

Abstract

一种在不采用与存储图像的存储器分离安排的延迟装置的情况下进行分层编码的设备和方法。在一个第二层像素从2×2第一层像素中形成的情况下,当最后输入像素输入时,从第一层存储器中读出用于形成一个第二层像素的三个2×2第一层像素(不包括该最后输入像素)。读出的这三个像素提供给一加法器,该加法器计算其和,并将该和值提供给一加法器－减法器。该加法器－减法器计算来自所述加法器的该和值与所述最后输入像素的和,以获得一个第二层像素。这样的第二层像素提供给第二层存储器以存储在其中。所述最后输入像素不存储在第一层存储器中。

Description

用在分层编码中的存储设备 以及写入和/或读出方法

技术领域

本发明涉及存储设备、写入方法和读出方法，特别涉及适于用在执行分层编码过程中的所述设备和方法，用于形成具有不同像素数目的分层次序的图像。

背景技术

在分层编码方法中，高分辨率图像数据设置为最低层或第一层中的图像数据，第二层中的图像数据由小于第一层像素数目的像素数目形成，第三层中的图像数据由更小数目的像素形成，接下来形成有第四层到预定最高层图像数据。每一层中的图像数据可以显示在具有相应于该层的分辨率(一定数目的像素)的监视器上。因此，用户可选择相应于该用户的监视器分辨率的图像数据(分层编码的图像数据)，以观看相应图像。例如，相应于一层的图像可被用于以下列方式放大相应于各更高层中的一层的图像，所述方式是，当显示相应于该更高层的图像时，该图像被通过用户操作等用相应于较低层的图像替代。

在将具有某分辨率的图像数据设置为最低层(第一层)的图像数据、相继形成更高层的图像数据、并存储或发送所有层的图像数据的过程中，除需要仅对最低层的图像数据进行存储或发送等所用的存储容量或发送容量外，还需要用于高层图像数据的存储容量或发送容量。已经提出了一种防止存储容量等的这种增加的分层编码方法。下文中将相对于三层分层编码情况描述该方法，其中四个像素值的总和，即2×2列和行排列的四个像素值的总和，被设定为一个高层的像素(像素值)。

在图16中，4×4排列的像素为最低层图像的像素。计算这样4×4排列的4个像素h00、h10、h01和h11的总和，并设定为2×2像素排列的第二层的左上像素m0。同样，4个像素h20、h30、h21和h31的总和m1、4个像素h02、h12、h03和h13的总和m2、4个像素h22、h32、h23和h33的总和m3分别设置作为第二层的右上像素、左下像素、和右下像素。进一步，计算第二层中2×2像素的4个像素m0、m1、m2和m3的总和q0并且设定为第三层图像的一个像素，该第三层为这种情况下的最高层。

如果上面描述的所有像素h00到h33、m0到m3和q0以它们各自的原始形式存储，如上所述，需要用于第二层像素m0到m3和第三层像素q0的额外的存储容量等。结果，第三层像素q0可设定在相应于最二层中右下像素m3的位置，如图16所示，其中第二层由像素m0到m2和q0组成。此外，第二层像素m0可设定在相应于第一层中右下像素h11的位置，如图16所示。(回顾一下m0可从第一层的h00、h10、h01和h11得到。)同样，其它的第第二层像素m1、m2和q0也可设定在第一层的像素h31、h13和h33处。尽管像素q0不是直接从第一层像素h22、h32、h23和h33得到的，像素q0(而不是像素m3)设定在相应于像素h33的位置，因为它是替代从第一层像素h22、h32、h23和h33直接得到的m3而设定在第二层中。

因此，在上述的情况下，可形成总共4×4或16个像素。这个像素数目与最低层的像素数目相同。于是，可避免存储容量等的增加。

对上述像素q0(替代m3和h33)和像素m0到m2(分别替代像素h11、h31和h13)的解码的执行如下面所述。

也就是说，q0的值是m0到m3的和(即，q0＝m0+m1+m2+m3)。因此，m3可从公式m3＝q0-(m0+m1+m2)得到。此外，m0是h00、h10、h01和h11(即，m0＝h00+h10+h01+h11)。因此，h11可从公式h11＝m0-(h00+h10+h01)得到。h31、h13和h33中的每一个都可以类似方式获得。像素h33是在得到m3时得到的，如上所述。

在上面所述的分层编码中，利用了用于执行较下层像素(像素值)的行延迟的延迟电路，还利用了用于存储这种分层编码的结果的易失性存储器(例如，静态随机存取存储器(SRAM)或动态RAM(DRAM))。举个例子并参考图16来说，可执行相对于公式m0＝h00+h10+h01+h11的操作，以获得第二层像素m0，该操作利用了两行中的第一层像素h00、h10、h01和h11。图像数据可以以预定顺序提供给(或写入)一存储器，该预定顺序比如为相应于像素排列的从左到右和从上到下的行扫描顺序。图像数据还可以以关于像素的行扫描顺序从存储器中读出。因此，为获得第二层像素m0，执行一操作，其中，以h00开始的行被延迟一行和一个像素，以等待以h01开始的行的h01和h11的提供，计算m0，之后将以h00开始的行写入存储器。

因此，在上面所述的编码技术中，除使用用于存储分层编码结果的存储器外，还使用用于执行图像数据的行延迟的延迟电路，从而增加了相应编码设备的大小并妨碍了其处理速度。

本发明的公开

本发明的一个目的是提供一种不使用如上面所述的分层编码设备中的延迟电路的分层编码技术。

本发明的另一个目的是提供一种具有相对较小的大小并能够进行高速处理的分层编码设备。

按照本发明的一个方面，提供了一种存储设备，用于存储相应于一低层并具有多个像素的第一图像和相应于一高层并具有多个像素的第二图像，其中第二图像的一个像素是从第一图像的N个像素形成的，并且其中第一图像的像素是以预定顺序逐一输入的。所述设备包括：一低层存储装置，用于存储相应于所述低层的第一图像；一高层存储装置，用于存储相应于所述高层的第二图像；一控制器，用于控制关于所述低层和高层存储装置的读和写操作，其中所述控制器读出存储在所述低层存储装置中的第一图像，作为一个N-1个像素的单元组；和一像素产生器，用于利用包括从所述低层存储装置读出的第一图像的N-1个像素以及第一图像的一个输入像素的第一图像的N个像素，产生第二图像的一个像素。

按照本发明的另一个方面，提供了一种存储设备，用于存储相应于一低层并具有多个像素的第一图像和相应于一高层并具有多个像素的第二图像，其中第二图像的一个像素是从第一图像的N个像素形成的，并且其中第一图像的像素是以预定顺序逐一输入的。所述设备包括：一低层存储装置，用于存储相应于所述低层的第一图像，其中所述低层存储装置仅存储用来形成第二图像的一个像素的第一图像的N个像素的N-1个像素并且不包括该N个图像的最后输入像素，并且其中所述最后输入像素输入到第一图像的N个像素中并且不存储在所述低层存储装置中；一高层存储装置，用于存储相应于所述高层的第二图像，其中所述高层存储装置利用包括从所述低层存储装置读出的第一图像的N-1个像素和第一图像的最后输入像素的第一图像的N个像素，存储第二图像的一个像素；一控制器，用于控制关于所述低层和高层存储装置的读和写操作，其中所述控制器读出所述高层存储装置中的第二图像的一个像素，并且其中所述控制器读出存储在所述低层存储装置中的第一图像，作为一个N-1个像素的单元组；和一像素产生器，用于利用从所述高层存储装置中读出的第二图像的一个像素和从所述低层存储装置中读出的第一图像的N-1个像素，产生第一图像的最后输入像素。

当结合附图阅读下列对图示实施例的详细描述时，本发明的其它目的、特征和优点将变得更加清楚，附图中相对应的部件由相同的符号标出。

附图的简要描述

图1是按照本发明一个实施例的存储设备的图；

图2是图1的存储设备的图；

图3是图1设备的第一层存储器的存储单元的图；

图4是解释输入到图2的存储设备的图像配置时所参考的图；

图5是解释由图2设备的一选择器执行的处理时参考的图；

图6是解释使用屏蔽位信号时所参考的图；

图7是解释第一层存储器的一存储单元中的第一层像素的存储状态时参考的图；

图8是解释写入第一层存储器的第一层像素的图；

图9是解释由图2设备的一加法器和一加法器-减法器执行的处理时参考的图；

图10是解释第二层像素的形成时参考的图；

图11是解释第三层像素的形成时参考的图；

图12是解释由图2设备的一选择器执行的处理时参考的图；

图13是解释第二层像素的形成时参考的图；

图14是解释由图2设备的一加法器和一加法器-减法器执行的处理时参考的图；

图15是解释第一层像素的形成时参考的图；和

图16是解释分层编码技术时参考的图。

实施本发明的最好模式

图1示出按照本发明一个实施例的存储设备(层存储器)。如图所示，该存储设备包括：第一层存储器1；第二层存储器2；第三层存储器3，(其中第一到第三层图像可分别存储)；加法器6和7，用于相加诸如三个输入的多个输入；和加法器-减法器10和11，用于将诸如两个输入的多个输入相加或相减。该存储设备可执行类似于上述参照图16描述的三层分层编码，其中较低层的2×2(4个)像素值的和作为较高层的一个像素(像素值)获得。也就是说，在图1所示的情况下，有最低层(第一层)图像的多个4×4像素，并且这些4×4像素的像素值被以行扫描顺序输入，即，以h00、h10、h20、h30、h01、h11、h21、h31、h02、h12、h22、h32、h03、h13、h23和h33的顺序输入。

在上述情况下，第一行的四个像素相继存储在第一层存储器1中。当输入第二行时，第一个像素(在最左边列中)也存储在第一层存储器1中。当输入第二行中的第二个像素(在第二列中)，即像素h11(用于形成第二层像素m0的h00、h10、h01和h11的最后输入像素)时，同时读出已经存储在第一层存储器1中的三个第一层像素h00、h10和h01并提供给加法器6。加法器6计算这三个第一层像素h00、h10和h01的和，并将该和值提供给加法器-减法器10。加法器-减法器10也接收像素h11。加法器-减法器10由加法器10A和减法器10B组成。在加法器-减法器10中，加法器10A计算像素h11和来自加法器6的和值(h00+h10+h01)的和，从而获得(形成)第二层像素m0。像素h11不存储在第一层存储器1中，并且像素m0存储在第二层存储器2中。

在此实施例中，较低层中2×2四个像素值的和作为较高层中的一个像素(像素值)获得。用于形成较高层中一个像素的较低层中四个像素的最后输入的一个像素在此被称为最后输入像素。

在像素h11之后提供的第二层中的第三个像素h21存储在第一层存储器1中。当输入第二行中的第四个像素，即像素h31(用于形成第二层像素m1的第一层像素h20、h30、h21和h31的最后输入像素)时，同时读出已经存储在第一层存储器1中的三个第一层像素h20、h30和h21并提供给加法器6。加法器6计算这三个第一层像素h20、h30和h21的和，并将该和值提供给也接收像素h31的加法器-减法器10。在加法器-减法器10中，加法器10A计算这些接收值的和，以获得第二层像素m1(即，m1＝h20+h30+h21+h31)。像素h31不存储在第一层存储器1中，并且像素m1存储在第二层存储器2中。

可对于用于获得第二层像素m2的第一层像素h02、h12、h03和h13执行类似的处理。这样，第一层像素h02、h12和h03存储在第一层存储器1中，并且第二层像素m2被获得并存储在第二层存储器2中。

可对于用于获得第二层像素m3的第一层像素h22、h32、h23和h33执行类似的处理。这样，第一层像素h22、h32和h23存储在第一层存储器1中，并且第二层像素m3被获得但不存储在第二层存储器2中。

在图1所示的实施例中，2×2第一层像素的组可用于形成第二层像素m0到m3，其中右下侧像素h11、h31、h13和h33被认为是用于形成第二层像素的第一层像素中的最后输入像素。

可以类似上述方式从第二层的2×2像素m0到m3中形成第三层像素q，其中第二层2×2像素m0到m3中的右下侧像素m3被看作是用于形成第三层像素的第二层像素中的最后输入像素。从这个方面来看，当以上述方式在输入第一层4×4像素中的最右最下侧像素h33之后获得第二层像素m3时，认为第二层的最后输入像素已被输入，并且，以类似于用于从第一层像素中获得一个第二层像素的方式，可从第二层2×2像素中获得第三层像素q。也就是说，当输入用于形成第三层像素q的第二层像素m0到m3中的第二层的最后输入像素m3时，同时读出已经存储在第二层存储器2中的第二层的三个像素m0到m3并提供给加法器7。加法器7计算第二层像素m0到m2的和，并将所获得的和值提供给加法器-减法器11。加法器-减法器11也接收最后输入像素m3。加法器-减法器11可由加法器11A和减法器11B组成。在加法器-减法器11中，加法器11A计算最后输入像素m3和来自加法器7的和值(m0+m1+m2)的和，从而获得或形成第三层像素q(q＝m0+m1+m2+m3)。第三层像素q存储在第三层存储器3中。

下面将提供对于在第一到第三层中的、以上述方式存储的(分层编码的)形成图像的像素的读取的描述。

对于第三层图像，存储在第三层存储器3中的像素可被以与它们存储的顺序相同的顺序读出并输出。(由于在图1的实施例中仅有像素q作为第三层像素存储，故仅读出一个像素q。)

对于第二层图像，可在需要时从第二层存储器2中读出并输出每一个像素m0到m2。当要读出第二层的最后输入像素m3时，同时读出存储在第二层存储器2中的相应像素，即，与最后输入像素m3一起用来形成第三层像素q的三个像素m0到m2，并将所读出的像素提供给加法器7。加法器7获取像素m0到m2的和，并将该和值提供给加法器-减法器11。同时，可从第三层存储器3中读出利用最后输入像素m3形成的第三层像素q，并将其提供给加法器-减法器11。在加法器-减法器11中，减法器11B从像素q中减去从加法器7获得的和值，以获得可输出的最后输入像素m3(m3＝q-(m0+m1+m2))。

对于第一层图像，可在需要时从第一层存储器1中读出并输出除最后输入像素h11、h31、h13和h33之外的每一个像素。当要读出第一层的最后输入像素h11时，可同时读出存储在第一层存储器1中的相应像素，即，可与最后输入像素h11一起用来形成第二层像素m0的三个像素h00、h10和h01，并将所读出的像素提供给加法器6。加法器6获取像素h00、h10和h01的和，并将该和值提供给加法器-减法器10。同时，可从第二层存储器2中读出利用最后输入像素h11形成的第二层像素m0，并将其提供给加法器-减法器10。在加法器-减法器10中，减法器10B从像素m0中减去从加法器6接收的和值，以获得可输出的最后输入像素h11(h11＝m0-(h00+h10+h01))。

可以类似方式获得其它最后输入像素h31、h13和h33的读出并将其输出。

对于第一层的最后输入像素h33的读出，在获得像素h33的过程中利用了第二层的最后输入像素m3。可以类似上述方式获得像素m3。

如上所述，可从用于存储较低层像素的第一层存储器1和第二层存储器2中读出像素，以使该较低层的2×2像素中的用于形成一个较高层像素的三个像素-除最后输入像素之外-被作为一个单元读出。因此，第一层存储器1和第二层存储器2可执行类似于延迟电路功能的一个功能(如在上面参照图16描述的安排中的一个外部连接的延迟电路)。因此，在本实施例中，在没有延迟电路的情况下，可写入(分层编码)相应于每一层的图像，并读出(解码)相应于每一层的写入图像。结果，与诸如参照图16所述的其它设备相比而言，可减小本发明设备的大小并提高处理速度。

在图1的实施例中，三输入加法器和能够选择性地执行加法或减法的加法器-减法器可被用来在写入时计算较高层的像素，并用来在读出时获得一最后输入像素。由于所述三输入加法器可被公用于写和读操作，该存储设备可利用相对简单的硬件结构实现。

图2更详细地示出图1的存储设备。

第一层存储器1被安排成：用由地址提供电路4指定的地址存储从选择器8提供的第一层像素(像素的像素值形成相应于第一层的图像)，以读出用所述地址存储的第一层像素，并将所读出的像素输出到加法器6并输出到选择器8。也就是说，第一层存储器1安排成：用从地址提供电路4提供到其地址端AD的地址，将从选择器8提供的第一层像素存储到其数据端D1到D3。第一层存储器1还安排成：用从地址提供电路4提供到其地址端AD的地址，读出所存储的第一层像素，并将所读出的像素从其数据端D1到D3输出到加法器6并输出到选择器8。

第一层存储器1被安排成：用由地址提供电路4指定的地址(在带有该地址的存储单元中)存储从选择器8提供的单元像素组(像素的像素值形成第一层图像)，每个单元像素组具有三个像素，以读出用所述地址存储的第一层图像的三个像素的单元组，并将所读出的像素输出到加法器6并输出到选择器8。也就是说，作为一个例子，第一层存储器1中相应于一个地址的存储单元可存储比分配给第一层像素的位数大三倍的位数。更具体地讲，例如，如果每一个第一层像素由8位表示，形成第一层存储器1的一个存储单元使之能够存储24(8×3)位数据，如图3所示。因此，在第一层存储器1中，当指定一个地址时，可执行对于第一层像素的24位单元组，即一个3像素单元组的读出或写入。

因此，在第一层存储器1中，相对于一个地址读出和写入的第一层的三个像素可分别通过第一层存储器1的数据端D1到D3输入和输出。

或者，每个三像素单元组的读出或写入可在下列情况下执行：形成第一层存储器1使之能够在一个存储单元中存储8位数据，并且一个地址涉及三个存储单元。

1位写使能信号we1可从控制器5提供给第一层存储器1的写使能端WE。在第一层存储器1中，当写使能信号we1相对为高电平时，可用从地址提供电路4提供的地址执行写操作，并且，当写使能信号we1相对为低电平时，可从地址提供电路4所提供的地址处执行读操作。

此外，1位芯片使能(chip enable)信号ce1可从控制器5提供给第一层存储器1的芯片使能端CE。在第一层存储器1中，仅当芯片使能信号ce1相对为高电平时，可执行数据(每个第一层像素的像素值)的读或写操作。

因此，在第一层存储器1中，当芯片使能信号ce1和写使能信号we1为高电平时，可用从地址提供电路4提供的地址执行数据写操作，并且，当写使能信号we1为低电平时，可从地址提供电路4所提供的地址处执行数据的读操作。当芯片使能信号ce1为低电平时，数据读和写操作都不执行。

可形成第一层存储器1使之能够存储至少相应于第一层图像的一帧的3/4的数据量。因此，如果将如图4所示的具有例如由水平方向1920像素×垂直方向1080像素形成的一个帧的一图像作为第一层图像输入到存储设备，并且如果8位被分配给一个像素，则第一层存储器1可具有的存储容量为1920像素×1080像素×8位×3/4位或大约12兆位。第一层存储器1可具有的存储容量小于形成第一层图像的一个帧的数据量(即存储容量相应于一帧数据的3/4)的原因是，在本实施例中，如上所述，不存储第一层2×2像素的最后输入像素。对于下面描述的第二层存储器2也是如此。

一屏蔽位mb可从选择器8提供给第一层存储器1的屏蔽位端MB，如下所述。

可以类似于第一层存储器1的方式将第二层存储器2安排成：用由地址提供电路4指定的地址存储从选择器9提供的单元像素组，每个单元像素组具有三个第二层像素(像素的像素值形成第二层图像)，以读出用所述地址存储的三个第二层像素的单元组，并将所读出的像素输出到加法器7并输出到选择器9。也就是说，可从地址提供电路4提供一地址给第二层存储器2的地址端AD。此外，可从控制器5提供1位写使能信号we2和/或芯片使能信号ce2给第二层存储器2的写使能端WE和/或芯片使能端CE。

在第二层存储器2中，当芯片使能信号ce2和写使能信号we2为高电平时，用从地址提供电路4提供的地址，可写入由三个像素的单元组组成的数据，并且，当写使能信号we2为低电平时，从地址提供电路4所提供的地址处，可读出由三个像素的单元组组成的数据。一次读出或写入的三个像素可分别通过第二层存储器2的数据端D1到D3输入或输出。

以与第一层存储器类似的方式，也可从选择器9将一屏蔽位mb提供给第二层存储器2的屏蔽位端MB。

可形成的第二层存储器2使之能够存储至少相应于第二层图像的一帧的3/4的数据量。也就是说，在此实施例中，一个第二层像素可由10位表示，因为一个第二层像素是作为第一层像素中四个像素值的和得到的，每个第一层像素由8位表示。此外，由于一个第二层像素是从第一层2×2像素中得到的，第二层图像的水平和垂直方向的像素数的每一个都是第一层图像的相应像素数的1/2。因此，第二层存储器2可具有的存储容量为1920像素×1/2×1080像素×1/2×10位×3/4位或大约3.7兆位。

第三层存储器3可安排成：用由地址提供电路4指定的地址存储从加法器-减法器11提供的一个第三层像素(像素的像素值形成第三层图像)，作为一个单元，以读出用所述地址存储的第三层像素，并将所读出的像素输出到加法器-减法器11。也就是说，可从地址提供电路4提供一地址给第三层存储器3的地址端AD。此外，可从控制器5提供1位写使能信号we3和/或芯片使能信号ce3给第三层存储器3的写使能端WE和/或芯片使能端CE。

在第三层存储器3中，当芯片使能信号ce3和写使能信号we3为高电平时，用从地址提供电路4提供的地址，可写入一个单元像素的数据，并且，当写使能信号we3为低电平时，从地址提供电路4所提供的地址处，可读出一个单元像素的数据。在第三层存储器3中读出或写入的数据(第三层像素的像素值)可通过第三层存储器3的数据端D输入或输出。

可形成的第三层存储器3使之能够存储至少相应于第三层图像的一帧的3/4的数据量。也就是说，在此实施例中，一个第三层像素可由12位表示，因为一个第三层像素是作为第二层像素中四个像素值的和得到的，每个第二层像素由10位表示。由于一个第三层像素可从第二层2×2像素中得到，第三层图像的水平和垂直方向的像素数的每一个都是第二层图像的相应像素数的1/2，或者是第一层图像的相应像素数的1/4。因此，第三层存储器3可具有的存储容量为1920像素×1/4×1080像素×1/4×12位×3/4位或大约1.1兆位。

地址提供电路4可具有一地址产生电路4A，该地址产生电路4A产生分别与形成输入到存储设备的一图像的每个像素的水平和垂直方向位置相应的水平地址和垂直地址。地址提供电路4可形成从地址产生电路4A输出的水平和垂直地址的想要的地址，并将所形成的地址提供给第一层存储器1、第二层存储器2和第三层存储器3。也就是说，地址提供电路4可形成并提供水平和垂直地址到第一层存储器1或第一层存储器2，以使第一或第二像素中的三像素单元组被从第一层存储器1或第二层存储器2读出或写入到第一层存储器1或第二层存储器2；并且，地址提供电路4可形成并提供水平和垂直地址到第三层存储器3，以使每一个第三层像素都被从第三层存储器3中作为一个单元读出或作为一个单元写入到第三层存储器3。

地址提供电路4也可将水平和垂直地址的一个或多个最低有效位作为控制信号提供给控制器5和选择器8和9。

在本实施例中，如图4所示，可输入具有由水平方向1920像素和垂直方向1080行形成的一帧的图像(数字图像数据)。由于等于或大于log₂ 1920的最小整数并且等于或大于log₂ 1080的最小整数均为11，从地址产生电路4A输出的每一个水平和垂直地址可由至少11位表示。

地址产生电路4A也可安排成：按照与形成输入到存储设备的一图像的像素同步的一个或多个时钟定时，产生水平和垂直地址。

加法器6可以是三输入加法器，安排成计算同时从第一层存储器1的数据端D1到D3输出的第一层像素的三个8位值的和，并将该和值输出到加法器-减法器10。加法器7也可以是3输入加法器，安排成计算同时从第二层存储器2的数据端D1到D3输出的第二层像素的三个10位值的和，并将该和值输出到加法器-减法器11。

输入到存储设备的图像可以提供给选择器8的输入/输出端DIO1。要作为分层编码的对象的像素，例如，以行扫描顺序输入的(连续扫描输入的)一逐行扫描(progressive)图像的像素，可提供给存储设备。如此以行扫描顺序输入的图像的像素可提供给选择器8。

选择器8可安排成：从输入/输出端IO1到IO3中的一个向第一层存储器1的数据端D1到D3中相应的一个提供供给到其输入/输出端DIO1的分层编码对象图像的每个像素，该像素作为第一层像素提供。也就是说，在图2所示的实施例中，选择器8的输入/输出端IO1到IO3可分别连接到第一层存储器1的数据端D1到D3，以使从选择器8的输入/输出端IO1到IO3输出的像素被分别提供给第一层存储器1的数据端D1到D3。在某些情况下，选择器8可通过输入/输出端DIO2向加法器-减法器10输出分层编码对象图像的像素，而不用如下所述将它们从输入/输出端IO1到IO3输出。

从第一层存储器1的数据端D1到D3输出的三个第一层像素可分别提供给选择器8的输入/输出端IO1到IO3。选择器8可根据从地址提供电路4提供的控制信号(如上所述的水平地址和垂直地址的一个或多个最低有效位)选择三个像素中的一个，并可将所选的像素作为第一层像素从其输入/输出端DIO1输出。在某些情况下，选择器8可选择提供给其输入/输出端DIO2的加法器-减法器10的一个输出，并将其作为一第一层像素从其输入/输出端DIO1输出，而不用如下所述选择提供到其输入/输出端IO1到IO3的三个像素中的任何像素。

此外，选择器8可将屏蔽位信号mb提供给第一层存储器1的屏蔽位端MB。

选择器9可安排成：从输入/输出端IO1到IO3中的一个向相应的第二层存储器2的数据端D1到D3中的一个提供供给到其输入/输出端DIO1的加法器-减法器10的输出，其中加法器-减法器10的所述输出是作为第二层像素提供的。也就是说，在图2所示的实施例中，选择器9的输入/输出端IO1到IO3分别连接到第二层存储器2的数据端D1到D3，以使从选择器9的输入/输出端IO1到IO3输出的像素能被分别提供给第二层存储器2的数据端D1到D3。在某些情况下，选择器9可通过其输入/输出端DIO2将加法器-减法器10的输出提供给加法器-减法器11，而不用如下所述将该输出从任何输入/输出端IO1到IO3输出。

从第二层存储器2的数据端D1到D3输出的三个第二层像素可分别提供给选择器9的输入/输出端IO1到IO3。选择器9可根据从地址提供电路4提供的控制信号(如上所述的水平地址和垂直地址的一个或多个最低有效位)选择三个的像素中的一个，并可将所选的像素作为第二层像素从其输入/输出端DIO1输出。在某些情况下，选择器9可选择提供到其输入/输出端DIO2的加法器-减法器11的一个输出，并将其作为一第二层像素从其输入/输出端DIO1输出，而不用如下所述选择提供到其输入/输出端IO1到IO3的三个像素中的任何像素。

此外，选择器9可将屏蔽位信号mb提供给第二层存储器2的屏蔽位端MB。

加法器-减法器10可安排成：计算加法器6的输出和来自选择器8的输入/输出端DIO2的输出的和，并将该和值作为一第二层像素提供给选择器9的输入/输出端DIO1。加法器-减法器10也可以安排成：从选择器9的输入/输出端DIO1的输出中减去加法器6的输出，并将该相减所得的结果作为一第一层像素提供给选择器8的输入/输出端DIO2。

加法器-减法器11可安排成：计算加法器7的输出和选择器9的输入/输出端DIO2的输出的和，并将该和值作为一第三层像素提供给第三层存储器3的数据端D。加法器-减法器11也可以安排成：从第三层存储器3的数据端D所提供的第三层像素中减去加法器7的输出，并将该相减所得的结果作为一第二层像素提供给选择器9的输入/输出端DIO2。

下面将描述本发明设备的操作。

对于这里的讨论，假定已参照图4所描述的那样，具有由1920×1080像素形成的一帧的逐行扫描图像作为第一层图像提供给存储设备，其中每一个所述像素由8位表示。此外，对于形成第一层图像的像素，上面最左边的像素由h(0，0)表示，而从左边起第(x+1)位置和从上面起第(y+1)位置处的像素由h(x，y)表示。在本实施例中，如上所述，由于第一层图像由1920×1080像素形成，每一个x和y均有在0到1919或0到1079内的整数值。

令s和t为分别具有在0到959(＝1920/2-1)范围内的整数值和在0到539(＝1080/2-1)范围内的整数值的变量。那么，构成第二层图像的一像素可由相邻的第一层2×2像素的和表示：

h(2s，2t)，    h(2s+1，2t)，

h(2s，2t+1)，  h(2s+1，2t+1).

这些像素可作为m(s，t)表示如下：

m(s，t)＝h(2s，2t)+h(2s+1，2t)+h(2s，2t+1)+h(2s+1，2t+1)

                                                         …(1)

令m和n为分别具有在0到479(＝1920/4-1)范围内的整数值和在0到269(＝1080/4-1)范围内的整数值的变量。那么，构成第三层图像的一像素可由相邻的第二层2×2像素的和表示：

m(2m，2n)，      m(2m+1，2n)，

m(2m，2n+1)，    m(2m+1，2n+1)，

这是下列相邻第一层4×4像素的和：

h(4m，4n)，    h(4m+1，4n)，    h(4m+2，4n)，    h(4m+3，4n)，

h(4m，4n+1)，  h(4m+1，4n+1)，  h(4m+2，4n+1)，  h(4m+3，4n+1)，

h(4m，4n+2)，  h(4m+1，4n+2)，  h(4m+2，4n+2)，  h(4m+3，4n+2)，

h(4m，4n+3)，  h(4m+1，4n+3)，  h(4m+2，4n+3)，  h(4m+3，4n+3)，

这些像素可作为表达式q(m，n)表示如下：

q(m，n)＝m(2m，2n)+m(2m+1，2n)+m(2m，2n+1)+m(2m+1，2n+1)

       ＝h(4m，4n)+h(4m+1，4n)+h(4m+2，4n)+h(4m+3，4n)，

         +h(4m，4n+1)+h(4m+1，4n+1)+h(4m+2，4n+1)+h(4m+3，4n+1)

         +h(4m，4n+2)+h(4m+1，4n+2)+h(4m+2，4n+2)+h(4m+3，4n+2)

         +h(4m，4n+3)+h(4m+1，4n+3)+h(4m+2，4n+3)+h(4m+3，4n+3)

也可以假定，在数据写和读期间，地址产生电路4A可以下列顺序提供水平地址HA和垂直地址VA的组合(HA，VA)：

(0，0)，    (1，0)，  …，  (1919，0)，

(0，1)，    (1，1)，  …，  (1919，1)，

                

(0，1079)，    (1，1079)，  …，  (1919，1079)

(该顺序相应于逐行扫描顺序)，上述提供与时钟同步，并且，还假定在写操作期间(在分层编码期间)，在相应于水平地址HA和垂直地址VA的位置处的像素可提供给选择器8的输入/输出端DIO1。

此外，如上所述，每一个水平地址HA和垂直地址VA可由11位表示，并且用于水平地址HA的位可由ha0(ha0为最低有效位)，ha1，ha2，…，ha10(其中ha10为最高有效位)表示。同样，用于垂直地址VA的位可由va0(va0为最低有效位)，va1，va2，…，va10(其中va10为最高有效位)表示。结果，地址电路4可将位ha0和ha1及位va0和va1作为控制信号提供给控制器5，将位ha0和va0作为控制信号提供给选择器8，以及将位ha1和va1作为控制信号提供给选择器9。

在此情况下，第一层、第二层和第三层像素分别写入第一层存储器1、第二层存储器2和第三层存储器3，如下所述。

首先，对于第一层存储器1，控制器5设定每一个写使能信号we1和芯片使能信号ce1为高电平，并将这样的高电平信号we1和ce1提供给第一层存储器1。地址提供电路4向第一层存储器1的地址端AD提供作为地址产生电路4A输出的水平地址HA的一部分的高10位ha1到ha10(不包括最低有效位ha0)，以及作为垂直地址VA的一部分的高10位va1到va10(不包括最低有效位va0)。此外，地址提供电路4将水平地址HA的最低有效位ha0和垂直地址VA的最低有效位va0作为控制信号提供给选择器8。

因此，在向选择器8的输入/输出端DIO1输入用于获得第二层像素m(s，t)的每一个2×2四个第一层像素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)时，地址提供电路4向第一层存储器1输出指定第一层存储器1中的相同地址(s，t)的一信号。选择器8根据来自地址提供电路4的控制信号ha0和va0，从其输入/输出端IO1到IO3和DIO2中的一个输出提供到其输入/输出端DIO1的第一层像素。也就是说，当每一个控制信号ha0和va0都为0时，即，当第一层图像h(2s，2t)输入到选择器8的输入/输出端DIO1时，选择器8从输入/输出端IO1输出像素h(2s，2t)。当控制信号ha0和va0分别为1和0时，即，当第一层图像h(2s+1，2t)输入到输入/输出端DIO1时，选择器8从输入/输出端IO2输出像素h(2s+1，2t)。当控制信号ha0和va0分别为0和1时，即，当第一层图像h(2s，2t+1)输入到输入/输出端DIO1时，选择器8从输入/输出端IO3输出像素h(2s，2t+1)。当每一个控制信号ha0和va0都为1时，即，当第一层图像h(2s+1，2t+1)输入到输入/输出端DIO1时，选择器8从输入/输出端DIO2输出像素h(2s+1，2t+1)。

于是，如图5所示，选择器8从其输入/输出端IO1、IO2、IO3或DIO2将第一层像素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)或h(2s+1，2t+1)输出到第一层存储器1的数据端D1、D2或D3或输出到加法器-减法器10。

在第一层存储器1中，用地址(s，t)存储提供给数据端D1到D3的数据。

在第一层存储器1中(并且在第二层存储器2中)，如图3所示，形成带有地址(s，t)的存储单元，以使该单元能够存储相应于三个第一层像素的数据。在本实施例中，在这样的存储单元中，像素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)存储为如图3所见那样从左到右安排的8位的第一组、8位的第二组和8位的第三组。也就是说，在本实施例的第一层存储器1的存储单元中，来自第一层存储器1的数据端D1到D3的输入可同时作为从左到右安排的8位的第一组、8位的第二组和8位的第三组存储。

然而，像素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)是在相应于由地址产生电路4A输出作为水平地址HA和垂直地址VA的组合(HA，VA)的h(2s，2t)、h(2s+1，2t)或h(2s，2t+1)时的不同时间处提供给第一层存储器1的数据端D1到D3的。这些输出定时可以不一致。在选择器8中，在从输入/输出端IO1输出像素h(2s，2t)时，来自其它输入/输出端IO2和IO3的输出不固定。同样，在从输入/输出端IO2输出像素h(2s+1，2t)时，或者在从输入/输出端IO3输出像素h(2s，2t+1)时，来自其它输入/输出端IO1和IO3或者IO1和IO2的输出可以不固定。

考虑到一种情况：其中，例如，在作为水平地址HA和垂直地址VA的组合(HA，VA)输出(2s，2t)时，像素h(2s，2t)作为第一层存储器1的存储单元中的最左侧8位组写入，之后作为水平地址HA和垂直地址VA的另一种组合(HA，VA)输出(2s+1，2t)。此时，像素h(2s+1，2t)作为接着最左侧8位组的8位组写入。然而，在这样的情况下，来自选择器8的输入/输出端IO1的不固定输出可作为最左侧8位组重写入第一层存储器1的存储单元，尽管像素h(2s，2t)已作为这些位写入。然后，选择器8根据来自地址提供电路4的控制信号ha0和va0产生屏蔽位信号mb，用于控制每个位向第一层存储器1的存储单元的写入，并将该屏蔽位信号mb提供给第一层存储器1的屏蔽位端MB。

因此，当每一个控制信号ha0和va0都为0时，即，当像素h(2s，2t)从选择器8的输入/输出端IO1输出到第一层存储器1的数据端D1时，选择器8向第一层存储器1提供屏蔽位信号mb，用于用地址(s，t)屏蔽存储单元中紧接着第一个8位组的8位组和最后一个8位组(用于禁止这些位的写入)，如图6(A)所示。当控制信号ha0和va0分别为1和0时，即，当像素h(2s+1，2t)从选择器8的输入/输出端IO2输出到第一层存储器1的数据端D2时，选择器8向第一层存储器1提供屏蔽位信号mb，用于用地址(s，t)屏蔽存储单元中的第一个8位组和最后一个8位组，如图6(B)所示。当控制信号ha0和va0分别为0和1时，即，当像素h(2s，2t+1)从选择器8的输入/输出端IO3输出到第一层存储器1的数据端D3时，选择器8向第一层存储器1提供屏蔽位信号mb，用于用地址(s，t)屏蔽存储单元中的第一个8位组和下一个8位组，如图6(C)所示。

结果，在第一层存储器1中，在提供了像素h(2s，2t)、h(2s+1，2t)或h(2s，2t+1)时，仅将像素h(2s，2t)、h(2s+1，2t)或h(2s，2t+1)用地址(s，t)作为存储单元中第一、第二或最后一个8位组写入，如图7所示。

由于屏蔽位信号mb提供了允许写入存储单元中的三个区(第一、第二和最后一个8位组)中的一个区的指示，屏蔽位信号mb应当至少具有两位。

如上所述并且如图8所示，在用于获得第二层像素m(s，t)的2×2四个第一层像素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)中，仅有三个像素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)写入第一层存储器1。(在此情况下，最后输入像素h(2s+1，2t+1)不被包括或不写入第一层存储器1。)正如所看到的，这种安排可用于每一个2×2第一层像素组。

当控制信号ha0和va0都为1时，第一层像素h(2s+1，2t+1)从选择器8输出到加法器-减法器10，如上所述。在此情况下，控制器5将写使能信号we1设定为低电平。也就是说，当从地址提供电路4提供的每一个控制信号ha0和va0都为1时，控制器5将写使能信号we1从高电平改变为低电平，并将这样的低电平写使能信号we1提供给第一层存储器1。

因此，当地址产生电路4A输出地址(2s+1，2t+1)时，第一层存储器1处于读取状态，并且用来自地址提供电路4的地址(s，t)存储的数据(即，已经存储的三个第一层像素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1))可同时被读出。这三个像素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)分别从第一层存储器1的数据端D1到D3输出并提供给加法器6，如图9所示。加法器6计算从第一层存储器1接收的三个像素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)的和，并将所得的和值提供给加法器-减法器10。加法器-减法器10计算来自加法器6的和值与来自选择器8的像素h(2s+1，2t+1)的和，以获得第二层像素m(s，t)(＝h(2s，2t)+h(2s+1，2t)+h(2s，2t+1))。这样的像素m(s，t)从加法器-减法器10输出到选择器9的输入/输出端DIO1。

因此，在提供了用于获得第二层像素m(s，t)的四个第一层2×2像素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)的最后输入像素h(2s+1，2t+1)时，读出用地址(s，t)存储在第一层存储器1中的三个第一层像素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)，如图10所示。这三个像素和最后输入像素h(2s+1，2t+1)可用于获得写入第二层存储器2的第二层像素m(s，t)，如下所述。

第二层像素m(s，t)可从加法器-减法器10提供给选择器9并在第二层存储器2、加法器7、选择器9或加法器-减法器11中被处理，其方式类似于第一层存储器1、加法器6、选择器8或加法器-减法器10中的处理。第二层像素存储在第二层存储器2中，并形成第三层像素。也就是说，控制器5将每一个写使能信号we2和芯片使能信号ce2设定为高电平，并将该高电平信号we2和ce2提供给第二层存储器2。地址提供电路4向第一层存储器1的地址端AD提供作为由地址产生电路4A输出的水平地址HA的一部分的高9位ha2到ha10(不包括最低有效位ha0和ha1位，ha1位在位置上比最低有效位ha0高一位)，以及作为垂直地址VA的一部分的高9位va2到va10(不包括最低有效位va0和va1位，va1位在位置上比最低有效位va0高一位)。此外，地址提供电路4将水平地址HA的ha1位(该ha1位在位置上比最低有效位ha0高一位)和垂直地址VA的va1位(该va1位在位置上比最低有效位va0高一位)作为控制信号输出到选择器9。

在每次将用于获得第三层像素q(m，n)的2×2四个第二层像素m(2m，2n)、m(2m+1，2n)、m(2m，2n+1)和m(2m+1，2n+1)输入到选择器9的输入/输出端DIO1时，地址提供电路4将指定第二层存储器2中的相同地址(m，n)的一信号输出到第二层存储器2。

选择器9根据来自地址提供电路4的控制信号ha1和va1，经过其输入/输出端IO1、IO2、IO3或DIO2，输出提供到其输入/输出端DIO1的第二层像素。也就是说，当每一个控制信号ha1和va1都为0时，即，当第二层像素m(2m，2n)输入到选择器9的输入/输出端DIO1时，选择器9从输入/输出端IO1输出像素m(2m，2n)。当控制信号ha1和va1分别为1和0时，即，当第二层像素m(2m+1，2n)输入到输入/输出端DIO1时，选择器9从输入/输出端IO2输出像素m(2m+1，2n)。当控制信号ha1和va1分别为0和1时，即，当第二层像素m(2m，2n+1)输入到输入/输出端DIO1时，选择器9从输入/输出端IO3输出像素m(2m，2n+1)。当控制信号ha1和va1都为1时，即，当第二层像素m(2m+1，2n+1)输入到输入/输出端DIO1时，选择器9从输入/输出端DIO2输出像素m(2m+1，2n+1)。

因此，选择器9从其输入/输出端IO1、IO2、IO3或DIO2将第二层像素m(2m，2n)、m(2m+1，2n)、m(2m，2n+1)或m(2m+1，2n+1)输出到第二层存储器2的数据端D1、D2或D3或者输出到加法器-减法器11。

在第二层存储器2中，以类似于第一层存储器1中的方式，用地址(m，n)存储提供给数据端D1到D3的数据。

可以类似于形成第一层存储器1的存储单元的方式形成第二层存储器2的存储单元，如图3所示。然而，由于如上所述每一个第二层像素由10位表示，形成的第二层存储器2的存储单元能够存储每一个都由10位表示的三个像素或者存储30位数据。

选择器9根据来自地址提供电路4的控制信号ha1和va1，产生屏蔽位信号mb，用于控制每一位向第二层存储器2的存储单元的写入，选择器9还将该屏蔽位信号mb提供给第二层存储器2的屏蔽位端MB。也就是说，当每一个控制信号ha1和va1都为0时，即，当像素m(2m，2n)从选择器9的输入/输出端IO1输出到第二层存储器2的数据端D1时，选择器9向第二层存储器2提供屏蔽位信号mb，用于用地址(m，n)屏蔽存储单元中紧接着第一个10位组的10位组以及最后一个10位组(用于禁止这些位的写入)。当控制信号ha1和va1分别为1和0时，即，当像素m(2m+1，2n)从选择器9的输入/输出端IO2输出到第二层存储器2的数据端D2时，选择器9向第二层存储器2提供屏蔽位信号mb，用于用地址(m，n)屏蔽存储单元中的第一个10位组以及最后一个10位组。当控制信号ha1和va1分别为0和1时，即，当像素m(2m，2n+1)从选择器9的输入/输出端IO3输出到第二层存储器2的数据端D3时，选择器9向第二层存储器2提供屏蔽位信号mb，用于用地址(m，n)屏蔽存储单元中的第一个10位组以及下一个10位组。

结果，在第二层存储器2中，当提供了像素m(2m，2n)、m(2m+1，2n)或m(2m，2n+1)时，仅将像素m(2m，2n)、m(2m+1，2n)或m(2m，2n+1)作为第一、第二或最后一个10位组用地址(m，n)写入存储单元中。

如上所述，在用于获得第三层像素q(m，n)的2×2四个第二层像素m(2m，2n)、m(2m+1，2n)、m(2m，2n+1)和m(2m+1，2n+1)中，仅有三个像素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1)写到第二层存储器2(最后输入像素m(2m+1，2n+1)不写到第二层存储器)。

当每一个控制信号ha1和va1都为1时，第二层像素m(2m+1，2n+1)从选择器9输出到加法器-减法器11，如上所述。在这种情况下，控制器5将写使能信号we2设定为低电平。也就是说，当从地址提供电路4提供的每一个控制信号ha1和va1都为1时，控制器5将写使能信号we2从高电平改变为低电平，并将该低电平写使能信号we2提供给第二层存储器2。在此情况下，第二层存储器2处于读取状态，并且用来自地址提供电路4的地址(m，n)存储的数据(即，已经存储的三个第二层像素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1))同时被读出。也就是说，这三个像素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1)分别从第二层存储器2的数据端D1到D3输出并提供给加法器7。

加法器7计算从第二层存储器2接收的三个像素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1)的和，并将所得的和值提供给加法器-减法器11。加法器-减法器11计算从加法器7接收的和值与来自选择器9的像素m(2m+1，2n+1)的和，以获得第三层像素q(m，n)(＝m(2m，2n)+m(2m+1，2n)+m(2m，2n+1)+m(2m+1，2n+1))。像素q(m，n)从加法器-减法器11输出并提供给第三层存储器3的数据端D。

因此，在提供了用于获得第三层像素q(m，n)的2×2四个第二层像素m(2m，2n)、m(2m+1，2n)、m(2m，2n+1)和m(2m+1，2n+1)的最后输入像素m(2m+1，2n+1)时，即，当获得最后输入像素m(2m+1，2n+1)并将其输出到选择器9时，如参照图10且相对于加法器-减法器10描述的那样，同时读出已经用地址(m，n)存储在第二层存储器2中的三个第二层像素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1)。使用这些像素和最后输入像素m(2m+1，2n+1)，获得第三层像素q(m，n)。也就是说，用于获得第三层像素q(m，n)的每一个2×2四个第二层像素m(2m，2n)、m(2m+1，2n)、m(2m，2n+1)和m(2m+1，2n+1)如下获得。第二层像素m(2m，2n)是从四个第一层像素h(4m，4n)、h(4m+1，4n)、h(4m，4n+1)和h(4m+1，4n+1)中获得的，第二层像素m(2m+1，2n)是从四个第一层像素h(4m+2，4n)、h(4m+3，4n)、h(4m+2，4n+1)和h(4m+3，4n+1)中获得的，第二层像素m(2m，2n+1)是从四个第一层像素h(4m，4n+2)、h(4m+1，4n+2)、h(4m，4n+3)和h(4m+1，4n+3)中获得的，并且第二层像素m(2m+1，2n+1)是从四个第一层像素h(4m+2，4n+2)、h(4m+3，4n+2)、h(4m+2，4n+3)和h(4m+3，4n+3)中获得的。第三层像素q(m，n)是从2×2四个第二层像素m(2m，2n)、m(2m+1，2n)、m(2m，2n+1)和m(2m+1，2n+1)中获得的。

第三层像素q(m，n)写入第三层存储器3，如下所述。

第二层像素m(s，t)是在第一层像素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)已输入到选择器8之后在加法器-减法器10中获得的。在提供了每一个这些像素时，地址产生电路4A输出地址(2s，2t)、(2s+1，2t)、(2s，2t+1)或(2s+1，2t+1)。每一个水平地址HA和垂直地址VA的高九位作为地址提供给第二层存储器2，以使同样的地址提供给第二层存储器2的次数相应于输入用于获得一个第二层像素m(s，t)的四个第一层像素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)的次数。

然而，第二层像素m(s，t)是在提供了像素h(2s+1，2t+1)时在加法器-减法器10中获得的。在每一次提供了像素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)时，还不能获得第二层像素m(s，t)。因此，在提供了像素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)时不执行写操作，而是仅在提供了像素h(2s+1，2t+1)时才执行写操作，这就能使第二层像素m(s，t)被获得。

仅当作为控制信号从地址提供电路4提供的水平地址HA和垂直地址VA的每一个的最低有效位ha0和va0都为1时，控制器5才将芯片使能信号ce2设定为高电平。在其它条件下，控制器5将芯片使能信号ce2设为低高电平。

如上所述，从加法器-减法器11提供给第三层存储器3的数据端D的第三层像素q(m，n)存储在第三层存储器3中。也就是说，控制器5将写使能信号we3和芯片使能信号ce3的每个都设定为高电平，并将该高电平信号we3和ce3提供给第三层存储器3。地址提供电路4改变由地址产生电路4A输出的水平地址HA和垂直地址VA(以类似于在给第二层存储器2提供地址的方式)，以便向第三层存储器3的地址端AD提供水平地址HA的高9位ha2到ha10和垂直地址VA的高9位va2到va10。

因此，相应于第三层像素q(m，n)的位置的地址(m，n)提供给第三层存储器3。结果，从加法器-减法器11提供的第三层像素q(m，n)存储在第三层存储器3中的地址(m，n)处。

在加法器-减法器11中，第三层像素q(m，n)是在第二层像素m(2m，2n)、m(2m+1，2n)、m(2m，2n+1)和m(2m+1，2n+1)已输入给选择器9之后获得的。此外，第二层像素m(2m，2n)是在已输入四个第一层像素h(4m，4n)、h(4m+1，4n)、h(4m，4n+1)和h(4m+1，4n+1)之后获得的；第二层像素m(2m+1，2n)是在已输入四个第一层像素h(4m+2，4n)、h(4m+3，4n)、h(4m+2，4n+1)和h(4m+3，4n+1)之后获得的；第二层像素m(2m，2n+1)是在已输入四个第一层像素h(4m，4n+2)、h(4m+1，4n+2)、h(4m，4n+3)和h(4m+1，4n+3)之后获得的；并且，第二层像素m(2m+1，2n+1)是在已输入四个第一层像素h(4m+2，4n+2)、h(4m+3，4n+2)、h(4m+2，4n+3)和h(4m+3，4n+3)之后获得的。

在分别提供了4×4十六个第一层像素(h(4m，4n)、h(4m+1，4n)、h(4m，4n+1)、h(4m+1，4n+1)、h(4m+2，4n)、h(4m+3，4n)、h(4m+2，4n+1)、h(4m+3，4n+1)、h(4m，4n+2)、h(4m+1，4n+2)、h(4m，4n+3)、h(4m+1，4n+3)、h(4m+2，4n+2)、h(4m+3，4n+2)、h(4m+2，4n+3)和h(4m+3，4n+3))时，地址产生电路4A输出地址(4m，4n)、(4m+1，4n)、(4m，4n+1)、(4m+1，4n+1)、(4m+2，4n)、(4m+3，4n)、(4m+2，4n+1)、(4m+3，4n+1)、(4m，4n+2)、(4m+1，4n+2)、(4m，4n+3)、(4m+1，4n+3)、(4m+2，4n+2)、(4m+3，4n+2)、(4m+2，4n+3)和(4m+3，4n+3)。

由地址产生电路4A输出的水平地址HA和垂直地址VA每一个的高9位也作为地址提供给第三层存储器3。此外，每次提供了用于获得一个第三层像素q(m，n)的上述4×4十六个第一层像素时，同样的地址(m，n)提供给第三层存储器3。

然而，在加法器-减法器11中，第三层像素q(m，n)是在提供了上述4×4十六个第一层像素中的像素h(4m+3，4n+3)时(对于第二层，当输入了像素m(2m+1，2n+1)时)获得的。其它每次提供了其它十五个第一层像素时，不能获得第三层图像q(m，n)。因此，写操作不应在提供了这样十五个第一层像素中的一个时被执行，而应仅在提供了像素h(4m+3，4n+3)时被执行，这就能使第三层像素q(m，n)被获得。

仅当作为控制信号从地址提供电路4提供的水平地址HA和垂直地址VA的最低有效位ha0和va0每一个都为1时，并且当位ha1和va1(位置上比最低有效位高一位)每一个都为1时，控制器5才将芯片使能信号ce3设定为高电平。在其它条件下，控制器5将芯片使能信号ce3设定低高电平。

如上所述，对于第一层和第二层之间的关系，读出存储在第一层存储器1中的较低层或第一层的像素，作为每组都有三个第一层像素的单元组，即，每个单元组都有用于形成较高或第二层中一个像素的2×2第一层像素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)中的三个像素，不包括最后输入像素h(2s+1，2t+1)。因此，第一层存储器1可执行类似于一延迟电路的功能，该延迟电路可以外部连接，如图16的先前所述的安排那样。因此，在不使用这样的延迟电路的情况下，可将相应于第二层的图像从相应于第一层的图像中写入。此外，对于第二层和第三层之间的关系，读出存储在第二层存储器2中的较低层或第二层的像素，作为每组都有三个第二层像素的单元组，即，每个单元组都有用于形成较高或第三层中一个像素的2×2第二层像素m(2m，2n)、m(2m+1，2n)、m(2m，2n+1)和m(2m+1，2n+1)中的三个像素，不包括最后输入像素m(2m+1，2n+1)。因此，第二层存储器2可执行类似于一延迟电路的功能，该延迟电路可以外部连接，如图16的先前所述的安排那样。因此，在不使用这样的延迟电路的情况下，可将相应于第三层的图像从相应于第二层的图像中写入。

下面将提供对以如上所述方式写入的第一、第二和第三层图像进行读取的描述。为便于对其进行描述，将以第三层、第二层和第一层的顺序描述所述读取操作。

在读取第三层图像的过程中，地址提供电路4将与写入时相同的地址提供给第三层存储器3，并且控制器5将写使能信号we3设定为低电平，并且给第三层存储器3提供低电平写使能信号we3。此外，控制器5将与写入时相同的芯片使能信号ce3提供给第三层存储器3。也就是说，由于水平地址HA和垂直地址VA每一个的高9位作为地址从地址提供电路4提供给第三层存储器3，每一次从地址产生电路4A输出地址(4m，4n)、(4m+1，4n)、(4m，4n+1)、(4m+1，4n+1)、(4m+2，4n)、(4m+3，4n)、(4m+2，4n+1、(4m+3，4n+1)、(4m，4n+2)、(4m+1，4n+2)、(4m，4n+3)、(4m+1，4n+3)、(4m+2，4n+2)、(4m+3，4n+2)、(4m+2，4n+3)和(4m+3，4n+3)，就将地址(m，n)提供给第三层存储器3。

在上述条件下，可从第三层存储器3的相同地址中十六次读出第三层像素。为避免这样从相同地址重复读取，控制器5被安排成：仅当作为控制信号从地址提供电路4提供的水平地址HA和垂直地址VA每一个的最低有效位ha0和va0都为1时，并且当位ha1和va1(该ha1和va1在位置上比最低有效位高一位)每一个都为1时，才将芯片使能信号ce3设定为高电平，而在其它条件下，将芯片使能信号ce3设定为低电平。

因此，由变量m和n(m和n分别具有在范围0到479和0到269内的整数值)表示的地址(m，n)以行扫描顺序提供给第三层存储器3，以读出用相应地址存储的第三层像素q(m，n)。所读出的第三层像素q(m，n)以行扫描顺序从第三层存储器3的数据端D输出。

下面将描述第二层图像的读取。

在这种情况下，地址提供电路4向第二层存储器2提供由水平地址HA和垂直地址VA每一个的高9位形成的地址，同时向第三层存储器3提供上面所述的地址，如在写入时那样。

控制器5向第二层存储器2提供低电平写使能信号we2，同时向第三层存储器3提供写使能信号we3和芯片使能信号ce3，如上面所述的那些信号。此外，控制器5向第二层存储器2提供与写入时相同的芯片使能信号ce2。

因此，在这种情况下，在从地址产生电路4A输出作为水平地址HA和垂直地址VA的组合(HA，VA)的地址(2s，2t)、(2s+1，2t)、(2s，2t+1)和(2s+1，2t+1)的时候中，只在输出地址(2s+1，2t+1)时，才执行在第二层存储器2中的数据(第二层像素)的读操作。

此外，地址提供电路4向第二层存储器2提供由从地址产生电路4A输出的水平地址HA和垂直地址VA每一个的高9位形成的地址，以使在每次从地址产生电路4A输出地址(4m，4n)、(4m+1，4n)、(4m，4n+1)、(4m+1，4n+1)、(4m+2，4n)、(4m+3，4n)、(4m+2，4n+1)、(4m+3，4n+1)、(4m，4n+2)、(4m+1，4n+2)、(4m，4n+3)、(4m+1，4n+3)、(4m+2，4n+2)、(4m+3，4n+2)、(4m+2，4n+3)和(4m+3，4n+3)的时候，就将地址(m，n)提供给第二层存储器2。

因此，在从地址产生电路4A输出地址(4m，4n)、(4m+1，4n)、(4m，4n+1)、(4m+1，4n+1)、(4m+2，4n)、(4m+3，4n)、(4m+2，4n+1、(4m+3，4n+1)、(4m，4n+2)、(4m+1，4n+2)、(4m，4n+3)、(4m+1，4n+3)、(4m+2，4n+2)、(4m+3，4n+2)、(4m+2，4n+3)和(4m+3，4n+3)的时候中，仅在输出地址(4m+1，4n+1)、(4m+3，4n+1)、(4m+1，4n+3)和(4m+3，4n+3)的时候中，才执行在第二层存储器2中的数据的读操作。因此，每一次从地址产生电路4A输出地址(4m+1，4n+1、(4m+3，4n+1)、(4m+1，4n+3)和(4m+3，4n+3)的时候，就将地址(m，n)提供给第二层存储器2，并从该地址(m，n)处读出数据。

此外，三个第二层像素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1)以地址(m，n)存储在第二层存储器2中。在每次从地址产生电路4A输出地址(4m+1，4n+1)、(4m+3，4n+1)、(4m+1，4n+3)和(4m+3，4n+3)的时候，从第二层存储器2中同时读出三个第二层像素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1)，并将这些像素从第二层存储器2中经数据端D1到D3分别输出。此外，在每次从地址产生电路4A输出地址(4m+1，4n+1)、(4m+3，4n+1)和(4m+1，4n+3)的时候，从第二层存储器2的数据端D1到D3输出的三个第二层像素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1)提供给选择器9的输入/输出端IO1到IO3。

参照图12，作为读取第二层图像的结果，选择器9根据来自控制器5的控制信号ha1和va1，选择提供给其输入/输出端IO1到IO3的三个第二层像素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1)中的一个，或者选择提供给其输入/输出端DIO2的加法器-减法器11的输出，并将所选项从其输入/输出端DIO1输出。也就是说，当控制信号ha1和va1每个都为0时，即，当地址产生电路4A输出地址(4m+1，4n+1)时，选择器9选择从第二层存储器2的数据端D1提供到选择器9的输入/输出端IO1的第二层像素m(2m，2n)，并将所选的像素从其输入/输出端DIO1输出。当控制信号ha1和va1分别为1和0时，即，当地址产生电路4A输出地址(4m+3，4n+1)时，选择器9选择从第二层存储器2的数据端D2提供到选择器9的输入/输出端IO2的第二层像素m(2m+1，2n)，并将所选的像素从其输入/输出端DIO1输出。当控制信号ha1和va1分别为0和1时，即，当地址产生电路4A输出地址(4m+1，4n+3)时，选择器9选择从第二层存储器2的数据端D3提供到选择器9的输入/输出端IO3的第二层像素m(2m，2n+1)，并将所选的像素从其输入/输出端DIO1输出。当控制信号ha1和va1每个都为1时，即，当地址产生电路4A输出地址(4m+3，4n+3)时，选择器9选择从加法器-减法器11提供到其输入/输出端DIO2的数据，并将所选的数据从其输入/输出端DIO1输出。

这样，当地址产生电路4A输出地址(4m+3，4n+3)时，三个第二层像素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1)可从第二层存储器2的数据端D1到D3输出并提供给加法器7，以获得这些像素的和值。该和值可提供给加法器-减法器11。

此外，当地址产生电路4A输出地址(4m+3，4n+3)时，可从第三层存储器3读出第三层像素q(m，n)，如上面所述的。该第三层像素q(m，n)可作为读取第三层图像的结果输出到外部，并且也可以提供给加法器-减法器11。

加法器-减法器11从第三层像素q(m，n)中减去从加法器7接收的和值，以获得第二层像素m(2m+1，2n+1)(＝q(m，n)-(m(2m，2n)+m(2m+1，2n)、+m(2m，2n+1)))，并将该第二层像素提供给选择器9的输入/输出端DIO2。选择器9可选择和输出所接收的第二层像素m(2m+1，2n+1)。

因此，如图13所示，可从第二层存储器2中同时读出三个第二层像素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1)，并且可从第三层存储器3中读出第三层像素q(m，n)。于是，如图14所示，加法器7计算从第二层存储器2读出的三个第二层像素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1)的和，并将该和值提供给加法器-减法器11，该加法器-减法器11从第三层像素q(m，n)中减去该和值，以获得在写入时不存储的第二层像素m(2m+1，2n+1)。该m(2m+1，2n+1)提供给选择器9的输入/输出端DIO2，并从输入/输出端DIO1输出。

下面将描述第一层图像的读取。

在这种情况下，地址提供电路4向第一层存储器1提供由水平地址HA和垂直地址VA每个的高10位形成的地址，同时向第二层存储器2和第三层存储器3提供上面所述的地址，如在写入时所做的那样。控制器5向第一层存储器1提供低电平写使能信号we1，并向第二层存储器2和/或第三层存储器3提供写使能信号we2和/或we3以及芯片使能信号ce2和/或ce3，如上面所述的那些信号。此外，控制器5向第一层存储器1提供与在写入时相同的芯片使能信号ce1(高电平的芯片使能信号ce1)。

因此，在这种情况下，在每一次从地址产生电路4A输出作为水平地址HA和垂直地址VA的组合(HA，VA)的地址(2s，2t)、(2s+1，2t)、(2s，2t+1)和(2s+1，2t+1)的时候，就将地址(s，t)提供给第一层存储器1，并且同时读出用地址(s，t)存储的三个第一层像素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)并将它们分别从第一层存储器1的数据端D1到D3输出。每一次从地址产生电路4A输出地址(2s，2t)、(2s+1，2t)和(2s，2t+1)的时候，从第一层存储器1的数据端D1到D3输出的三个第一层像素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)分别提供给选择器8的输入/输出端IO1到IO3。

作为读取第一层图像的结果，选择器8按照来自控制器5的控制信号ha0和va0，选择提供给其输入/输出端IO1到IO3的三个第一层像素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)中的一个，和选择提供给其输入/输出端DIO2的加法器-减法器10输出，并将所选数据从其输入/输出端DIO1输出。也就是说，当控制信号ha0和va0每个都为0时，即，当地址产生电路4A输出地址(2s，2t)时，选择器8选择从第一层存储器1的数据端D1提供到选择器8的输入/输出端IO1的第一层像素h(2s，2t)，并将所选的像素从其输入/输出端DIO1输出。当控制信号ha0和va0分别为1和0时，即，当地址产生电路4A输出地址(2s+1，2t)时，选择器8选择从第一层存储器1的数据端D2提供到其输入/输出端IO2的第一层像素h(2s+1，2t)，并将所选的像素从其输入/输出端DIO1输出。当控制信号ha0和va0分别为0和1时，即，当地址产生电路4A输出地址(2s，2t+1)时，选择器8选择从第一层存储器1的数据端D3提供到其输入/输出端IO3的第一层像素h(2s，2t+1)，并将所选的像素从其输入/输出端DIO1输出。当控制信号ha0和va0每个都为1时，即，当地址产生电路4A输出地址(2s+1，2t+1)时，选择器8选择从加法器-减法器10提供到其输入/输出端DIO2的数据，并将所选的数据从其输入/输出端DIO1输出。

这样，当地址产生电路4A输出地址(2s+1，2t+1)时，三个第一层像素h(2s，2t)、h(2s+1，2t)和h(2s，2t+1)从第一层存储器1的数据端D1到D3输出并提供给加法器6，以获得这三个像素的值的和。所得和值提供给加法器-减法器10。

此外，当地址产生电路4A输出地址(2s+1，2t+1)时，从选择器9的输入/输出端DIO1输出第二层像素m(s，t)，如上面所述的。该第二层像素m(s，t)可作为读取第二层图像的结果输出到外部，并且也可以提供给加法器-减法器10。

加法器-减法器10从第二层像素m(s，t)中减去从加法器6接收的和值，以获得第一层像素h(2s+1，2t+1)(＝m(s，t)-(h(2s，2t)+h(2s+1，2t)、+h(2s，2t+1)))，并将该第一层像素提供给选择器8的输入/输出端DIO2。选择器8可选择和输出所接收的第一层像素h(2s+1，2t+1)。

因此，当地址产生电路4A输出由(4m+1，4n+1)表示的地址(2s+1，2t+1)时，可从第一层存储器1中同时读出三个第一层像素h(4m，4n)、h(4m+1，4n)和h(4m，4n+1)，并且可以从第二层存储器2中读出第二层像素m(2m，2n)，如图15所示。然后，加法器6可计算这三个第一层像素h(4m，4n)、h(4m+1，4n)和h(4m，4n+1)的和，并将该和值提供给加法器-减法器10，该加法器-减法器10可从第二层像素m(2m，2n)中减去该和值，以获得在写入时不存储的第一层像素h(4m+1，4n+1)。该第一层像素h(4m+1，4n+1)可提供给选择器8的输入/输出端DIO2并从其输入/输出端DIO1输出。

当地址产生电路4A输出由(4m+3，4n+1)表示的地址(2s+1，2t+1)时，可从第一层存储器1中同时读出三个第一层像素h(4m+2，4n)、h(4m+3，4n)和h(4m+2，4n+1)，并且可以从第二层存储器2中读出第二层像素m(2m+1，2n)，如图15所示。然后，加法器6可计算这三个第一层像素h(4m+2，4n)、h(4m+3，4n)和h(4m+2，4n+1)的和，并将该和值提供给加法器-减法器10，该加法器-减法器10可从第二层像素m(2m+1，2n)中减去该和值，以获得在写入时不存储的第一层像素h(4m+3，4n+1)。该第一层像素h(4m+3，4n+1)可提供给选择器8的输入/输出端DIO2并从其输入/输出端DIO1输出。

当地址产生电路4A输出由(4m+1，4n+3)表示的地址(2s+1，2t+1)时，可从第一层存储器1中同时读出三个第一层像素h(4m，4n+2)、h(4m+1，4n+2)和h(4m，4n+3)，并且可以从第二层存储器2中读出第二层像素m(2m，2n+1)，如图15所示。然后，加法器6可计算这三个第一层像素h(4m，4n+2)、h(4m+1，4n+2)和h(4m，4n+3)的和，并将该和值提供给加法器-减法器10，该加法器-减法器10可从第二层像素m(2m，2n+1)中减去该和值，以获得在写入时不存储的第一层像素h(4m+1，4n+3)。该第一层像素h(4m+1，4n+3)可提供给选择器8的输入/输出端DIO2并从其输入/输出端DIO1输出。

当地址产生电路4A输出由(4m+3，4n+3)表示的地址(2s+1，2t+1)时，可从第二层存储器2中同时读出三个第二层像素m(2m，2n)、m(2m+1，2n)和m(2m，2n+1)，并且还可以从第三层存储器3中读出第三层像素q(m，n)，如图15所示。可以上述方式从这些像素中获得第二层像素m(2m+1，2n+1)，并将该像素从选择器9的输入/输出端DOI1提供给加法器-减法器10。此外，在这种情况下，可从第一层存储器1中同时读出三个第一层像素h(4m+2，4n+2)、h(4m+3，4n+2)和h(4m+2，4n+3)并将其提供给加法器6，以获得这些像素的值的和。这样的和值可提供给加法器-减法器10，该加法器-减法器10可从自选择器9接收的第二层像素m(2m+1，2n+1)中减去该和值，以获得在写入时不存储的第一层像素h(4m+3，4n+3)。该第一层像素h(4m+3，4n+3)可经由选择器8的输入/输出端DIO2和输入/输出端DIO1输出。

如上所述，对于第一层和第二层之间的关系，读出存储在第一层存储器1中的较低层或第一层的像素，作为每组都有三个第一层像素的单元组，即，每个单元组都有用于形成较高或第二层中一个像素的2×2第一层像素h(2s，2t)、h(2s+1，2t)、h(2s，2t+1)和h(2s+1，2t+1)中的三个像素，不包括最后输入像素h(2s+1，2t+1)。因此，第一层存储器1具有类似于如在前面所述安排中那样外部连接的一延迟电路的功能。因此，在没有这样的延迟电路的情况下，可以读出第一层图像，同时获得在写入时不存储的第一层像素。此外，对于第二层和第三层之间的关系，读出存储在第二层存储器2中的较低层或第二层的像素，作为每组都有三个第二层像素的单元组，即，每个单元组都有用于形成较高或第三层中一个像素的2×2第二层像素m(2m，2n)、m(2m+1，2n)、m(2m，2n+1)和m(2m+1，2n+1)中的三个像素，不包括最后输入像素m(2m+1，2n+1)。因此，第二层存储器2可执行类似于如在前面所述安排中那样外部连接的一延迟电路的功能。因此，在没有这样的延迟电路的情况下，可以读出第二层图像，同时获得在写入时不存储的第二层像素。

结果，本发明的设备可具有相对较小的尺寸并且能够高速读取相应于不同层的图像。

在上述实施例中，通过给第一层存储器1、第二层存储器2和第三层存储器3每个提供由地址产生电路4A输出的水平地址HA和垂直地址VA的各部分来执行地址指定。然而，本发明不限于这样的寻址方法。

在上述实施例中，相应于形成图像的每个像素的水平和垂直方向位置的水平和垂直地址提供给第一层存储器1、第二层存储器2和第三层存储器3的每一个，用于访问这些存储器。然而，也可以采用用于访问第一层存储器1、第二层存储器2和第三层存储器3的其它技术。例如，可采用时基地址，其中通过相加随时间散布的第一层像素以及沿空间方向散布的第一层像素(水平和垂直方向)来形成第二层或第三层像素。

此外，在本发明中，第一层存储器、第二层存储器和第三层存储器的每一个不一定是作为彼此分离的存储器形成。作为替代方式，所述三个存储器可组合成一个存储器，该存储器具有相应于第一、第二和第三存储器1、2和3而分配的存储区。

作为块显示在图2中的存储设备的每一个部件(上面没有特别指定)，可形成为独立的集成电路，并且整个安排可构造在一个单芯片互补型金属氧化物半导体(CMOS)结构或类似物上。

在上述的实施例中，分配给每个第一层像素的位数为8，并且第一层存储器1、第二层存储器2和第三层存储器3的存储单元的数据长度分别设定为8、10和12位，避免了用于第一、第二和第三层像素的数位丢失。然而，本发明不限于此。作为一个替代方式，第一层存储器1、第二层存储器2和第三层存储器3的存储单元的数据长度可以统一设定为8位。然而，在这种情况下，通过丢掉2×2第一层或第二层像素的和的低两位而获得的一值(相应于所述和的四分之一，即平均值的一值，)作为每一个第二或第三层像素存储。结果，发生数位丢失并且失去了数据的可逆性。也就是说，如果防止了数位丢失，可通过上面所述的表达式正确获得没有存储的第一层和第二层像素(像素值)。然而，如果发生了数位丢失，没有存储的第一层和第二层像素不能作为精确值获得，而是作为近似值获得。

在上述实施例中，将逐行扫描图像处理为分层编码图像。然而，本发明不限于此，而是可应用于隔行扫描图像。

虽然上述实施例具有三(3)层，本发明并不限于此。可替代的是，本发明可以有2、4或更多层。

在上述实施例中，较低层的2×2四个像素的值的和设定为相邻较高层的一个像素(像素值)。然而，形成较高层像素的方法并不限于此。如果一较高层像素是从N个像素形成的而不是从四个像素中形成的，可从第一层存储器1或第二层存储器2读取每个组都具有N-1个像素的每个单元组。

图1所示的存储设备基本上是以硬件形式实现的。可替代的是，这样的存储设备可以利用执行上述处理的计算机程序实现。

在上述实施例中，像素(像素值)可存储在诸如随机存取存储器(RAM)等的存储器中。可替代的是，像素也可以存储在(记录在)如磁盘、磁光盘、磁带、存储卡或光盘卡等的记录介质上。

在上述实施例中，写操作是对于三个像素的单元组执行的，从第一层存储器1和第二层存储器2中读出像素也是这样。可替代的是，可对于一个像素的单元执行写操作。

如从上面的描述中看到的，相应于多层的图像可同时从存储设备中输出，或者，相应于单独一层的图像可被读出。

本发明可应用于静止图像或运动图像。

按照本发明的存储设备和写入方法，写入较低层图像的像素，并读出所写入的较低层图像的N-1个像素的单元组，较高层图像的一个像素是从组成所述较低层图像的N-1个像素以及所述较低层图像的一个输入像素-即总共N个像素-中形成的，并且写入所述较高层图像的所述形成像素。这样，可从较低层图像的N个像素中获得较高层的一个像素，并且所获得的像素可被存储，而不用使用另外的用于延迟较低层像素的延迟装置。

按照本发明的存储设备和写入方法，可从较低层存储装置中读出较低层图像的N-1个像素，并且可选择和输出所读出的N-1个像素中的一个。可输出较低层图像的最后输入像素，该最后输入像素是从存储在较高层存储装置中的较高层图像的一个像素，以及用于形成所述较高层图像的一个像素的较低层图像的N个像素中的从较低层存储装置中读出的较低层图象的N-1个像素中形成的。这样，在不使用另外的用于所述延迟较低层像素的延迟装置的情况下，可以获得用于形成所述较高层图像的一个像素的所述较低层图像的N个像素的最后输入像素。

Claims (25)

1.一种存储设备，用于存储相应于一低层并具有多个像素的第一图像和相应于一高层并具有多个像素的第二图像，其中第二图像的一个像素是从第一图像的N个像素形成的，并且其中第一图像的像素是以预定顺序逐一输入的，所述设备包括：

一低层存储装置，用于存储相应于所述低层的第一图像；

一高层存储装置，用于存储相应于所述高层的第二图像；

一控制器，用于控制关于所述较低和高层存储装置的读和写操作，所述控制器读出存储在所述低层存储装置中的第一图像，作为一个N-1个像素的单元组；和

一像素产生器，用于利用包括从所述低层存储装置读出的第一图像的N-1个像素和第一图像的一个输入像素的第一图像的N个像素，产生第二图像的一个像素。

2.如权利要求1所述的存储设备，其中

所述控制器通过按照分别对应于第一图像像素的垂直方向位置和水平方向位置的垂直地址和水平地址的一部分指定所述低层存储装置的一地址，读出存储读出存储在所述低层存储装置中的第一图像，作为所述N-1个像素的单元组。

3.如权利要求1所述的存储设备，其中，所述低层存储装置仅存储用于形成第二图像的一个像素的第一图像的N个像素的N-1个像素，而不包括该N个像素的一个最后输入像素，所述最后输入像素输入到所述第一图像的N个像素中，并且所述控制器以对应于输入第一图像的N个像素中的最后输入像素的定时，读出第一图像的相应的N-1个像素。

4.如权利要求1所述的存储设备，其中，所述像素产生器包括：第一加法器，用于相加从所述低层存储装置读出的N-1个像素的值，以产生一相加值；和第二加法器，用于将该相加值与一最后输入像素的值相加，以产生第二图像的一个像素。

5.如权利要求3所述的存储设备，其中，所述像素产生器包括：第一加法器，用于相加从所述低层存储装置读出的N-1个像素的值，以产生一相加值；和第二加法器，用于将该相加值与所述最后输入像素的值相加，以产生第二图像的一个像素。

6.如权利要求1所述的存储设备，其中，所述低层存储装置仅存储用于形成第二图像的一个像素的第一图像的N个像素的N-1个像素，而不包括该N个像素的一个最后输入像素，所述最后输入像素输入到所述第一图像的N个像素中，所述控制器读出所述高层存储装置中的第二图像一个像素，所述像素产生器利用从所述高层存储装置中读出的第二图像的一个像素和从所述低层存储装置中读出的第二图像的N-1个像素，产生第一图像的最后输入像素，该最后输入像素没有存储在所述低层存储装置中，并且所述存储设备还包括一选择器，用于选择从所述低层存储装置读出的第一图像的N-1个像素中的一个像素和所述最后输入像素。

7.如权利要求6所述的存储设备，其中所述像素产生器包括：第一加法器，用于相加从所述低层存储装置读出的N-1个像素的值，以产生一相加值；和一减法器，用于从相应于所述第二图像的像素中相应的一个的值中减去所述相加值，以产生所述第一图像的最后输入像素。

8.一种用于将一图像写入一存储设备的方法，所述存储设备用于存储相应于一低层并具有多个像素的第一图像和相应于一高层并具有多个像素的第二图像，其中第二图像的一个像素是从第一图像的N个像素形成的，并且其中第一图像的像素是以预定顺序逐一输入的，所述方法包括步骤：

在一低层存储装置中存储相应于所述低层的第一图像；

读出存储在所述低层存储装置中的第一图像，作为一个N-1个像素的单元组；

利用包括从所述低层存储装置读出的第一图像的N-1个像素以及第一图像的一个输入像素的第一图像的N个像素，产生第二图像的一个像素；和

在一高层存储装置中存储相应于所述高层的第二图像。

9.如权利要求8所述的方法，其中所述读出步骤通过按照分别对应于第一图像像素的垂直方向位置和水平方向位置的垂直地址和水平地址的一部分指定所述低层存储装置的一地址，读出存储读出存储在所述低层存储装置中的第一图像，作为所述N-1个像素的单元组。

10.如权利要求8所述的方法，其中，所述第一图像存储步骤仅将用于形成第二图像的一个像素的第一图像的N个像素的N-1个像素存储在所述低层存储装置中，而不存储该N个像素的一个最后输入像素，所述最后输入像素输入到所述第一图像的N个像素中，并且所述读出步骤以对应于输入第一图像的N个像素中的最后输入像素的定时，读出第一图像的相应的N-1个像素。

11.如权利要求8所述的方法，其中，所述产生步骤包括：将从所述低层存储装置中读出的N-1个像素的值相加，以产生一相加值；和，将该相加值与一最后输入像素的值相加，以产生第二图像的一个像素。

12.如权利要求10所述的方法，其中，所述产生步骤包括：将从所述低层存储装置中读出的N-1个像素的值相加，以产生一相加值；和，将该相加值与所述最后输入像素的值相加，以产生第二图像的一个像素。

13.一种存储设备，用于存储相应于一低层并具有多个像素的第一图像和相应于一高层并具有多个像素的第二图像，其中第二图像的一个像素是从第一图像的N个像素形成的，并且其中第一图像的像素是以预定顺序逐一输入的，所述设备包括：

一低层存储装置，用于存储相应于所述低层的第一图像，所述低层存储装置仅存储用于形成第二图像的一个像素的第一图像的N个像素的N-1个像素并且不包括该N个像素的最后一个输入像素，所述最后输入像素输入到第一图像的N个像素中并且不存储在所述低层存储装置中；

一高层存储装置，用于存储相应于所述高层的第二图像，所述高层存储装置利用包括从所述低层存储装置读出的第一图像的N-1个像素和第一图像的最后输入像素的第一图像的N个像素，存储第二图像的一个像素；

一控制器，用于控制对于所述较低和高层存储装置的读和写操作，所述控制器读出所述高层存储装置中的第二图像的一个像素，所述控制器读出存储在所述低层存储装置中的第一图像，作为一个N-1个像素的单元组；和

一像素产生器，用于利用从所述高层存储装置中读出的第二图像的一个像素和从所述低层存储装置中读出的第一图像的N-1个像素，产生第一图像的所述最后输入像素。

14.如权利要求13所述的存储设备，其中所述控制器通过按照分别对应于第一图像像素的垂直方向位置和水平方向位置的垂直地址和水平地址的一部分指定所述低层存储装置的一地址，读出存储读出存储在所述低层存储装置中的第一图像，作为所述N-1个像素的单元组。

15.如权利要求13所述的存储设备，其中，所述像素产生器包括：一加法器，用于相加从所述低层存储装置读出的N-1个像素的值，以产生一相加值；和一减法器，用于从所述第二图像的相应一个像素的值中减去所述相加值，以产生所述第一图像的最后输入像素。

16.一种用于从一存储设备中读出一图像的方法，所述存储设备用于存储相应于一低层并具有多个像素的第一图像和相应于一高层并具有多个像素的第二图像，其中第二图像的一个像素是从第一图像的N个像素形成的，其中第一图像的像素是以预定顺序逐一输入的，并且其中所述存储设备包括：一低层存储装置，用于存储相应于所述低层的第一图像，所述低层存储装置仅存储用于形成第二图像的一个像素的第一图像的N个像素的N-1个像素并且不包括该N个像素的一个最后输入像素，所述最后输入像素输入到第一图像的N个像素中并且不存储在所述低层存储装置中；和一高层存储装置，用于存储相应于所述高层的第二图像，所述高层存储装置利用包括从所述低层存储装置读出的第一图像的N-1个像素和第一图像的最后输入像素的第一图像的N个像素，存储第二图像的一个像素，所述方法包括步骤：

读出所述高层存储装置中的第二图像的一个像素；

读出存储在所述低层存储装置中的第一图像，作为一个N-1个像素的单元组；和

利用从所述高层存储装置中读出的第二图像的一个像素和从所述低层存储装置中读出的第一图像的N-1个像素，产生第一图像的所述最后输入像素。

17.如权利要求16所述的方法，其中，所述第一图像读出步骤通过按照分别对应于第一图像像素的垂直方向位置和水平方向位置的垂直地址和水平地址的一部分指定所述低层存储装置的一地址，读出存储读出存储在所述低层存储装置中的第一图像，作为所述N-1个像素的单元组。

18.如权利要求16所述的方法，其中，所述产生步骤包括：将从所述低层存储装置中读出的N-1个像素的值相加，以产生一相加值；和，从所述第二图像的相应一个像素的值中减去所述相加值，以产生所述第一图像的最后输入像素。

19.一种用于将图像写入一存储设备或者从该存储设备中读出图像的方法，所述存储设备用于存储相应于一低层并具有多个像素的第一图像和相应于一高层并具有多个像素的第二图像，其中第二图像的一个像素是从第一图像的N个像素形成的，并且其中第一图像的像素是以预定顺序逐一输入的，所述方法包括步骤：

将相应于所述低层的第一图像存储在一低层存储装置中，该第一图像存储步骤仅存储用于形成第二图像的一个像素的第一图像的N个像素的N-1个像素，而不存储该N个像素的一个最后输入像素，所述最后输入像素输入到所述第一图像的N个像素中；

读出存储在所述低层存储装置中的第一图像，作为一个N-1个像素的单元组；

利用包括从所述低层存储装置读出的第一图像的N-1个像素和第一图像的一个输入像素的第一图像的N个像素，产生第二图像的一个像素；

将相应于所述高层的第二图像存储在一高层存储装置中；

读出所述高层存储装置中的第二图像的一个像素；和

利用从所述高层存储装置中读出的第二图像的一个像素和从所述低层存储装置中读出的第一图像的N-1个像素，产生第一图像的所述最后输入像素，该最后输入像素不存储在所述低层存储装置中。

20.如权利要求19所述的方法，其中，所述第一图像读出步骤通过按照分别对应于第一图像像素的垂直方向位置和水平方向位置的垂直地址和水平地址的一部分指定所述低层存储装置的一地址，读出存储在所述低层存储装置中的第一图像，作为所述N-1个像素的单元组。

21.如权利要求19所述的方法，其中，所述第一图像存储步骤仅将用于形成第二图像的一个像素的第一图像的N个像素的N-1个像素存储在所述低层存储装置中，而不存储该N个像素的一个最后输入像素；并且，所述第一图像读出步骤以对应于输入第一图像的N个像素中的最后输入像素的定时，读出第一图像的相应的N-1个像素。

22.如权利要求19所述的方法，其中，所述产生一个像素的步骤包括：将从所述低层存储装置中读出的N-1个像素的值相加，以产生一相加值；和，将该相加值与一最后输入像素的值相加，以产生第二图像的一个像素。

23.如权利要求21所述的方法，其中，所述产生一个像素的步骤包括：将从所述低层存储装置中读出的N-1个像素的值相加，以产生一相加值；和，将该相加值与所述最后输入像素的值相加，以产生第二图像的一个像素。

24.如权利要求19所述的方法，其中，所述产生最后输入像素的步骤包括：将从所述低层存储装置中读出的N-1个像素的值相加，以产生一相加值；和，从所述第二图像的相应一个像素的值中减去所述相加值，以产生所述第一图像的最后输入像素。

25.如权利要求19所述的方法，所述方法还包括步骤：从存储在所述高层存储装置中的第二图像的一个像素和存储在所述低层存储装置中的第一图像的N-1个像素中，产生第一图像的所述最后输入像素，该最后输入像素不存储在所述低层存储装置中。

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