KR20010005072A - Method for forming capacitor of feram capable of preventing damage of bottom electrode - Google Patents

Method for forming capacitor of feram capable of preventing damage of bottom electrode Download PDF

Info

Publication number
KR20010005072A
KR20010005072A KR1019990025861A KR19990025861A KR20010005072A KR 20010005072 A KR20010005072 A KR 20010005072A KR 1019990025861 A KR1019990025861 A KR 1019990025861A KR 19990025861 A KR19990025861 A KR 19990025861A KR 20010005072 A KR20010005072 A KR 20010005072A
Authority
KR
South Korea
Prior art keywords
film
ferroelectric
etching
forming
capacitor
Prior art date
Application number
KR1019990025861A
Other languages
Korean (ko)
Other versions
KR100333641B1 (en
Inventor
조준희
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019990025861A priority Critical patent/KR100333641B1/en
Publication of KR20010005072A publication Critical patent/KR20010005072A/en
Application granted granted Critical
Publication of KR100333641B1 publication Critical patent/KR100333641B1/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

PURPOSE: A method for forming a capacitor of a ferroelectric memory device is provided to improve the reliability of a semiconductor device by etching the ferroelectric film with a high etching selectivity. CONSTITUTION: The first conductive film for forming a lower electrode(22) of a capacitor and the second conductive film for forming an upper electrode(24) of the capacitor are formed on a semiconductor substrate(20). An upper electrode pattern is formed by selectively etching the second conductive film. The part of the first conductive film which is designed to connected to a metal wire is exposed by selectively etching the ferroelectric film. At this time, a C2F6 gas is used as an etching gas for etching the ferroelectric film. The first and second conductive films are made of platinum film.

Description

하부전극 손상을 방지할 수 있는 강유전체 메모리 소자의 캐패시터 형성 방법{METHOD FOR FORMING CAPACITOR OF FERAM CAPABLE OF PREVENTING DAMAGE OF BOTTOM ELECTRODE}Capacitor Formation Method of Ferroelectric Memory Device to Prevent Damage of Lower Electrode {METHOD FOR FORMING CAPACITOR OF FERAM CAPABLE OF PREVENTING DAMAGE OF BOTTOM ELECTRODE}

본 발명은 반도체 메모리 소자 제조 방법에 관한 것으로, 특히 강유전체막 식각시 하부전극이 손상되는 것을 방지할 수 있는 강유전체 메모리 소자의 캐패시터 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of forming a capacitor of a ferroelectric memory device capable of preventing the lower electrode from being damaged when the ferroelectric film is etched.

반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.By using a ferroelectric material in a capacitor in a semiconductor memory device, development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a conventional dynamic random access memory (DRAM) device has been in progress. A ferroelectric random access memory (FeRAM) device is a nonvolatile memory device that not only stores stored information even when a power supply is cut off, but also has an operation speed comparable to that of a conventional DRAM.

강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.Ferroelectrics have dielectric constants ranging from hundreds to thousands at room temperature, and have two stable remnant polarization states, making them thinner and enabling their application to nonvolatile memory devices. Nonvolatile memory devices using a ferroelectric thin film use the principle of inputting a signal by adjusting the direction of polarization in the direction of an applied electric field and storing digital signals 1 and 0 by the direction of residual polarization remaining when the electric field is removed. .

FeRAM 소자는 DRAM과 달리 전극재료로서 Pt, IrO2, Ir, Ru, RuO2등과 같은 물질을 사용하고, 강유전체 재료로서 PZT(PbZrTiO3), Y-1(SrBi2Ta2O9) 등의 재료를 사용한다. 이중 전극재료로서는 누설전류 측면에서 우수한 특성을 나타내는 Pt(platinum)을 가장 많이 사용한다.Unlike DRAM, FeRAM devices use materials such as Pt, IrO 2 , Ir, Ru, RuO 2, etc., and materials such as PZT (PbZrTiO 3 ) and Y-1 (SrBi 2 Ta 2 O 9 ) as ferroelectric materials. Use As the double electrode material, Pt (platinum), which exhibits excellent characteristics in terms of leakage current, is most used.

강유전체 캐패시터 형성 공정에서 셀플레이트로 사용되는 하부전극을 노출시키는 공정이 필요하다.There is a need for a process of exposing a lower electrode used as a cell plate in a ferroelectric capacitor forming process.

첨부된 도면 도1을 참조하여 종래 기술에 따른 강유전체 캐패시터 형성 방법을 상세히 설명한다.A method of forming a ferroelectric capacitor according to the prior art will be described in detail with reference to FIG. 1.

트랜지스터 등의 하부구조 형성이 완료된 반도체 기판(10) 상부에 층간절연막(11)을 형성하고, 상기 층간절연막(11) 상에 Pt 하부전극막(12), 강유전체막(13) 및 Pt 상부전극막(14)을 형성한다. 이어서, Pt 상부전극막(14)을 선택적으로 식각하여 상부전극을 형성하고, 강유전체막(13)을 선택적으로 식각하여 배선과 연결될 부분의 Pt 하부전극막(12)을 노출시킨다. 이후, 하부전극 패턴 형성을 위한 Pt 하부전극(12)막 식각 공정을 실시한다.An interlayer insulating film 11 is formed on the semiconductor substrate 10 on which the lower structure of the transistor or the like is completed, and the Pt lower electrode film 12, the ferroelectric film 13, and the Pt upper electrode film are formed on the interlayer insulating film 11. (14) is formed. Subsequently, the Pt upper electrode layer 14 is selectively etched to form an upper electrode, and the ferroelectric layer 13 is selectively etched to expose the Pt lower electrode layer 12 of a portion to be connected to the wiring. Thereafter, a Pt lower electrode 12 film etching process is performed to form a lower electrode pattern.

전술한 바와 같이 이루어지는 종래의 강유전체 캐패시터 형성 과정에서 상부전극과 하부전극 각각에 배선을 연결하기 위하여 상부전극과 하부전극을 노출시켜야 한다.In the conventional ferroelectric capacitor forming process as described above, the upper electrode and the lower electrode should be exposed to connect the wires to the upper electrode and the lower electrode, respectively.

따라서, 하부전극에 대한 강유전체막의 높은 식각선택비를 갖는 공정이 필요하다. 그러나 종래 공정에서 이용되는 염소계 가스는 식각율(etch rate) 및 형상(profile) 측면에서 우수하지만 Y-1 등과 같은 강유전체 뿐만 아니라 Pt 전극에 대한 식각도 다른 가스에 비해서 높고 전력 및 압력 등의 식각 조건을 변화시켜도 강유전체와 전극의 식각 선택비를 향상시키기는 어렵다.Therefore, there is a need for a process having a high etching selectivity of the ferroelectric film relative to the lower electrode. However, the chlorine-based gas used in the conventional process is excellent in terms of etch rate and profile, but the etching of Pt electrode as well as ferroelectric such as Y-1 is higher than other gases, and etching conditions such as power and pressure are high. It is difficult to improve the etching selectivity of the ferroelectric and the electrode even if the?

이에 의해 강유전체막이 식각되고 노출되는 Pt 하부전극막은 염소계 가스에 의해 손상을 받게되고, 후속 열처리 공정에서 손상된 Pt 하부전극막이 축소(shrink)되어 소자 특성에 악영향을 미치게 된다.As a result, the Pt lower electrode layer in which the ferroelectric layer is etched and exposed is damaged by chlorine-based gas, and the Pt lower electrode layer damaged in a subsequent heat treatment process shrinks and adversely affects device characteristics.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 강유전체막을 식각하여 하부전극을 노출시키는 과정에서 하부전극의 손상을 방지할 수 있는 강유전체 메모리 소자의 캐패시터 형성 방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method of forming a capacitor of a ferroelectric memory device that can prevent the damage of the lower electrode in the process of etching the ferroelectric film to expose the lower electrode.

도1은 종래 기술에 따른 강유전체 캐패시터 형성 공정 단면도,1 is a cross-sectional view of a ferroelectric capacitor forming process according to the prior art,

도2a 내지 도2d는 본 발명의 일실시예에 따른 강유전체 캐패시터 형성 공정 단면도,2A to 2D are cross-sectional views of a ferroelectric capacitor forming process according to an embodiment of the present invention;

도3a 및 도3b는 각각 종래 기술과 본 발명에 따른 강유전체 캐패시터 형성 과정에서 강유전체막 식각후의 상태를 보이는 SEM 사진.3A and 3B are SEM photographs showing the state after the ferroelectric film etching in the process of forming the ferroelectric capacitor according to the prior art and the present invention, respectively.

*도면의 주요 부분에 대한 도면부호의 설명** Description of reference numerals for the main parts of the drawings *

22: Pt 하부전극막 23: 강유전체막22: Pt lower electrode film 23: ferroelectric film

24: Pt 상부전극막24: Pt upper electrode film

상기와 같은 목적을 달성하기 위한 본 발명은 기판 상부에 캐패시터의 하부전극을 이룰 제1 전도막, 강유전체막 및 캐패시터의 상부전극을 이룰 제2 전도막을 형성하는 제1 단계; 상기 제2 전도막을 선택적으로 식각하여 상부전극 패턴을 형성하는 제2 단계; 및 C2F6가 포함된 식각가스로 상기 강유전체막을 선택적으로 식각하여 금속배선과 연결될 부분의 상기 제1 전도막을 노출시키는 제3 단계를 포함하는 강유전체 캐패시터 형성 방법을 제공한다.The present invention for achieving the above object is a first step of forming a first conductive film to form a lower electrode of the capacitor, a ferroelectric film and a second conductive film to form the upper electrode of the capacitor on the substrate; Selectively etching the second conductive layer to form an upper electrode pattern; And a third step of selectively etching the ferroelectric film with an etching gas containing C 2 F 6 to expose the first conductive film in a portion to be connected to the metal wiring.

본 발명은 강유전체를 건식식각하여 하부전극을 노출시킬 때 하부전극에 대한 강유전체막의 고식각 선택비를 확보하여 강유전체막 건식식각시 과도식각 비율을 높이기 위해서, 고밀도 플라즈마(high density plasma) 발생 장치에서 염소계 가스 대신 적정비율로 혼합된 Ar과 C2F6의 혼합가스를 사용하고 식각장비의 전력(power) 및 식각압력을 적절히 설정하여 하부전극에 대한 강유전체막의 식각선택비가 2:1 이상이 되도록 하는데 그 특징이 있다.The present invention provides a high etch selectivity of the ferroelectric film with respect to the lower electrode when the lower electrode is exposed by dry etching the ferroelectric to increase the transient etching rate during the dry etching of the ferroelectric film. Instead of gas, use a mixture of Ar and C 2 F 6 mixed at an appropriate ratio, and set the power and etching pressure of the etching equipment appropriately so that the etching selectivity of the ferroelectric film with respect to the lower electrode becomes 2: 1 or more. There is a characteristic.

이하, 첨부된 도면 도2a 내지 도2d를 참조하여 본 발명의 일실시예에 따른 FeRAM 소자의 강유전체 캐패시터 형성 방법을 상세히 설명한다.Hereinafter, a method of forming a ferroelectric capacitor of a FeRAM device according to an embodiment of the present invention will be described in detail with reference to FIGS. 2A to 2D.

먼저, 도2a에 도시한 바와 같이 트랜지스터 형성이 완료된 반도체 기판(20) 상에 층간절연막(21)을 형성하고, 층간절연막(21) 상에 Pt 하부전극막(22), SrBi2Ta2O9막(23) 및 Pt 상부전극막(24)을 형성하고, Pt 상부전극막(24) 상에 상부전극을 정의하는 제1 감광막 패턴(PR1)을 형성한다. Pt 하부전극막(22), SrBi2Ta2O9막(23) 및 Pt 상부전극막(24)은 각각 2000 Å 정도의 두께로 형성한다.First, as shown in FIG. 2A, an interlayer insulating film 21 is formed on a semiconductor substrate 20 on which transistor formation is completed, and a Pt lower electrode film 22 and SrBi 2 Ta 2 O 9 are formed on the interlayer insulating film 21. The film 23 and the Pt upper electrode film 24 are formed, and the first photosensitive film pattern PR1 defining the upper electrode is formed on the Pt upper electrode film 24. The Pt lower electrode film 22, the SrBi 2 Ta 2 O 9 film 23, and the Pt upper electrode film 24 are each formed to a thickness of about 2000 GPa.

다음으로, 도2b에 도시한 바와 같이 제1 감광막 패턴을 식각마스크로 이용하여 상기 Pt 상부전극(24)을 선택적으로 식각해서 상부전극 패턴을 형성한 다음, 제1 감광막 패턴을 제거한다.Next, as shown in FIG. 2B, the Pt upper electrode 24 is selectively etched using the first photoresist pattern as an etching mask to form an upper electrode pattern, and then the first photoresist pattern is removed.

다음으로, 도2c에 도시한 바와 같이 배선과 연결될 하부전극 부분을 정의하는 제2 감광막 패턴(PR2)을 형성한다.Next, as shown in FIG. 2C, a second photoresist pattern PR2 defining a portion of the lower electrode to be connected to the wiring is formed.

다음으로, 도2d에 도시한 바와 같이 제2 감광막 패턴(PR2)을 식각마스크로 이용하여 SrBi2Ta2O9막(23)을 선택적으로 식각해서 Pt 하부전극막(22)을 노출시킨다. 이때, 식각가스로는 50 sccm 내지 80 sccm의 Ar과 3 sccm 내지 10 sccm의 C2F6혼합가스를 사용하고, 챔버의 압력은 2 mTorr 내지 7 mTorr가 되도록 하며, 500 W 내지 800 W의 소스 전력(source power), 100 W 내지 300 W의 바이어스 전력(bias power)을 인가한다. 또한, 식각 부산물의 배출을 원활하기 하기 위하여 챔버 벽(chamber wall)의 온도를 80 ℃ 내지 90 ℃의 고온으로 유지하며, 고온 공정을 적용하여 강유전체의 식각율을 높이기 위하여 반도체 기판을 고정시키는 척(chuck)의 온도도 40 ℃ 내지 80 ℃로 유지한다.Next, as shown in FIG. 2D, the SrBi 2 Ta 2 O 9 film 23 is selectively etched using the second photoresist film pattern PR2 as an etching mask to expose the Pt lower electrode film 22. In this case, as the etching gas, 50 sccm to 80 sccm of Ar and 3 sccm to 10 sccm of C 2 F 6 mixed gas are used, and the pressure of the chamber is 2 mTorr to 7 mTorr, and the source power of 500 W to 800 W is used. (source power), a bias power of 100 W to 300 W is applied. In addition, in order to smoothly discharge the etching by-products, the chamber wall is maintained at a high temperature of 80 ° C. to 90 ° C., and a chuck fixing the semiconductor substrate to increase the etching rate of the ferroelectric by applying a high temperature process ( The temperature of the chuck) is also maintained at 40 ° C to 80 ° C.

이와 같이 C 및 F를 포함한 가스를 이용한 식각에서 SrBi2Ta2O9막은 불소 가스와 반응하여 녹는점이 121 ℃이며 휘발되는 TiF5등과 식각 부산물을 만들 수 있고, Pt막은 휘발성의 식각부산물을 만들지 않는다.As such, the SrBi 2 Ta 2 O 9 membrane reacts with fluorine gas to form a melting point of 121 ° C and volatilizes TiF 5 and other by-products in etching using gas containing C and F. Pt membranes do not produce volatile etching byproducts. .

이후, O2가스를 이용한 플라즈마를 발생시켜 제2 감광막 패턴을 제거한다.Thereafter, a plasma using O 2 gas is generated to remove the second photoresist pattern.

도3a는 종래 기술에 따른 강유전체 캐패시터 형성 과정에서 강유전체막 식각 후의 상태를 보이는 SEM 사진이고, 도3b는 본 발명에 따른 강유전체 캐패시터 형성 과정에서 강유전체막 식각후의 상태를 보이는 SEM 사진이다.Figure 3a is a SEM picture showing a state after the ferroelectric film etching in the process of forming the ferroelectric capacitor according to the prior art, Figure 3b is a SEM picture showing a state after the ferroelectric film etching in the process of forming the ferroelectric capacitor according to the present invention.

종래의 경우 도3a에 나타난 바와 같이 강유전체막 식각 후 Pt 하부전극막이 손상되는데 반하여(A 부분 참조), 본 발명의 경우는 도3b에 보이는 바와 같이 Pt 하부전극막의 손상이 줄어듦을 할 수 있다(A' 부분 참조).In the conventional case, as shown in FIG. 3A, the Pt lower electrode layer is damaged after the ferroelectric layer is etched (see section A). In the present invention, as shown in FIG. 3B, the damage of the Pt lower electrode layer may be reduced (A). Section).

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 Ar과 C2F6의 혼합가스를 이용하여 하부전극막에 대한 강유전체막 식각 선택비가 높은 조건에서 강유전체막을 식각함으로써 하부전극의 손상을 방지할 수 있다. 따라서, 이후 열처리 공정에서 하부전극이 축소되는 등의 문제가 발생하지 않아 소자의 신뢰도를 향상시킬 수 있다.According to the present invention made as described above, by using the mixed gas of Ar and C 2 F 6 It is possible to prevent damage to the lower electrode by etching the ferroelectric film under a high ferroelectric film etching selectivity to the lower electrode film. Therefore, a problem such as the reduction of the lower electrode in the subsequent heat treatment does not occur, thereby improving the reliability of the device.

Claims (5)

강유전체 캐패시터 형성 방법에 있어서,In the method of forming a ferroelectric capacitor, 기판 상부에 캐패시터의 하부전극을 이룰 제1 전도막, 강유전체막 및 캐패시터의 상부전극을 이룰 제2 전도막을 형성하는 제1 단계;Forming a first conductive layer, a ferroelectric layer, and a second conductive layer, which forms an upper electrode of the capacitor, on the substrate to form a lower electrode of the capacitor; 상기 제2 전도막을 선택적으로 식각하여 상부전극 패턴을 형성하는 제2 단계; 및Selectively etching the second conductive layer to form an upper electrode pattern; And C2F6가 포함된 식각가스로 상기 강유전체막을 선택적으로 식각하여 금속배선과 연결될 부분의 상기 제1 전도막을 노출시키는 제3 단계A third step of selectively etching the ferroelectric film with an etching gas containing C 2 F 6 to expose the first conductive film in a portion to be connected to the metal wiring; 를 포함하는 강유전체 캐패시터 형성 방법.Ferroelectric capacitor formation method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제1 전도막 및 상기 제2 전도막을 각각 Pt막으로 형성하고,The first conductive film and the second conductive film are each formed of a Pt film, 상기 강유전체막을 SrBi2Ta2O9막으로 형성하는 것을 특징으로 하는 강유전체 캐패시터 형성 방법.A ferroelectric capacitor forming method, characterized in that the ferroelectric film is formed of an SrBi 2 Ta 2 O 9 film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제3 단계에서,In the third step, Ar과 C2F6의 혼합가스를 이용하는 것을 특징으로 하는 강유전체 캐패시터 형성 방법.A method of forming a ferroelectric capacitor, comprising using a mixed gas of Ar and C 2 F 6 . 제 3 항에 있어서,The method of claim 3, wherein 상기 제3 단계는,The third step, 50 sccm 내지 80 sccm의 Ar, 3 sccm 내지 10 sccm의 C2F6가스를 사용하고,50 sccm to 80 sccm of Ar, 3 sccm to 10 sccm of C 2 F 6 gas, 2 mTorr 내지 7 mTorr의 챔버의 압력에서,At a pressure in the chamber of 2 mTorr to 7 mTorr, 500 W 내지 800 W의 소스 전력 및 100 W 내지 300 W의 바이어스 전력을 인가하여 실시하는 것을 특징으로 하는 강유전체 캐패시터 형성 방법.A method of forming a ferroelectric capacitor, characterized by applying a source power of 500 W to 800 W and a bias power of 100 W to 300 W. 제 4 항에 있어서,The method of claim 4, wherein 상기 제3 단계에서,In the third step, 공정 챔버 벽의 온도를 80 ℃ 내지 90 ℃로 유지하고,Maintaining the temperature of the process chamber wall at 80 ° C. to 90 ° C., 기판을 고정하는 척의 온도를 40 ℃ 내지 80 ℃로 유지하는 것을 특징으로 하는 강유전체 캐패시터 형성 방법.A method of forming a ferroelectric capacitor, characterized by maintaining the temperature of the chuck fixing the substrate at 40 ℃ to 80 ℃.
KR1019990025861A 1999-06-30 1999-06-30 Method for forming capacitor of feram capable of preventing damage of bottom electrode KR100333641B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990025861A KR100333641B1 (en) 1999-06-30 1999-06-30 Method for forming capacitor of feram capable of preventing damage of bottom electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990025861A KR100333641B1 (en) 1999-06-30 1999-06-30 Method for forming capacitor of feram capable of preventing damage of bottom electrode

Publications (2)

Publication Number Publication Date
KR20010005072A true KR20010005072A (en) 2001-01-15
KR100333641B1 KR100333641B1 (en) 2002-04-24

Family

ID=19597846

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990025861A KR100333641B1 (en) 1999-06-30 1999-06-30 Method for forming capacitor of feram capable of preventing damage of bottom electrode

Country Status (1)

Country Link
KR (1) KR100333641B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100964116B1 (en) * 2003-04-04 2010-06-16 매그나칩 반도체 유한회사 Method for fabricating of semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3007789B2 (en) * 1994-04-25 2000-02-07 松下電子工業株式会社 Semiconductor device and manufacturing method thereof
JPH0945877A (en) * 1995-07-31 1997-02-14 Matsushita Electron Corp Manufacture of capacitor element
KR100322695B1 (en) * 1995-03-20 2002-05-13 윤종용 Method for manufacturing ferroelectric capacitor
JP3246274B2 (en) * 1995-06-22 2002-01-15 松下電器産業株式会社 Semiconductor device
JP2907767B2 (en) * 1995-12-19 1999-06-21 松下電子工業株式会社 Method for manufacturing semiconductor device
TW396454B (en) * 1997-06-24 2000-07-01 Matsushita Electrics Corporati Semiconductor device and method for fabricating the same
JPH11121693A (en) * 1997-10-13 1999-04-30 Matsushita Electron Corp Capacitance element and manufacture thereof
JP3424900B2 (en) * 1997-10-24 2003-07-07 松下電器産業株式会社 Semiconductor device and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100964116B1 (en) * 2003-04-04 2010-06-16 매그나칩 반도체 유한회사 Method for fabricating of semiconductor device

Also Published As

Publication number Publication date
KR100333641B1 (en) 2002-04-24

Similar Documents

Publication Publication Date Title
US5843818A (en) Methods of fabricating ferroelectric capacitors
KR20010109610A (en) A method for forming ferroelectric capacitor in semiconductor device
US6812042B2 (en) Capacitor and method for fabricating ferroelectric memory device with the same
KR100321728B1 (en) Method for forming feram by using plasma pulse
KR100333641B1 (en) Method for forming capacitor of feram capable of preventing damage of bottom electrode
KR20090022809A (en) Method for fabricating semiconductor device
KR100329759B1 (en) Method for forming ferroelectric capacitor
KR100353805B1 (en) A method for forming capacitor in semiconductor device
KR100333660B1 (en) Method for forming ferroelectric capacitor
KR100321703B1 (en) A method for fabricating ferroelectric capacitor in semiconductor device
KR100275337B1 (en) Manufacturing method for capacitor of fedram
KR100333668B1 (en) Method for etching platinum and rhodium alloy and method for forming capacitor using the same
KR100255660B1 (en) Method for etching ir electrode
KR100321695B1 (en) A method for fabricating ferroelectric capacitor in semiconductor device
KR20010004293A (en) Method for forming ferroelectric capacitor capable of preventing short between top and bottom electrode
KR100979231B1 (en) Method of manufacturing FeRAM device
KR19990055813A (en) Method for forming charge storage electrode of semiconductor device
KR100329784B1 (en) Method for preventing degradation of ferroelectric layer in metal wire formation process by using polymer
KR100334528B1 (en) Capacitor Manufacturing Method of Ferroelectric Ram
KR20020014229A (en) Method for forming capacitor having Pt electrode
KR20020014228A (en) Method for forming electrode of capacitor by using hard mask
KR20020002606A (en) Method for forming FeRAM by using plasma treatment for recovering degradation of ferroelectric capacitor
KR20040102403A (en) Method of manufacturing FeRAM device
KR20020011012A (en) Method for forming capacitor by using polysilicon hard mask
KR20040008420A (en) Manufacturing method for semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee