KR20020011012A - Method for forming capacitor by using polysilicon hard mask - Google Patents

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Abstract

PURPOSE: A method for forming a ferroelectric capacitor is provided to prevent a drop in characteristics of a ferroelectric layer due to the formation of a titanium nitride hard mask and also to prevent a damage of an upper electrode due to the removal of the titanium nitride hard mask. CONSTITUTION: The method is characterized by the use of a polysilicon hard mask(27A). After the first conductive layer(24) for a lower electrode, the ferroelectric layer(25), and the second conductive layer(26A) for the upper electrode are sequentially formed on an interlayer dielectric(23), a non-doped polysilicon layer(27A) is formed thereon as the hard mask. The second conductive layer(26A) is then etched to form the upper electrode. Next, after a photoresist pattern(PR2) is formed thereon, the ferroelectric layer(25) and the first conductive layer(24) are etched through the photoresist pattern(PR2) to form the ferroelectric pattern and the lower electrode. The photoresist pattern(PR2) is then removed.

Description

폴리실리콘 하드마스크를 이용한 캐패시터 형성 방법{Method for forming capacitor by using polysilicon hard mask}Method for forming capacitor by using polysilicon hard mask

본 발명은 강유전체 메모리 소자 제조 분야에 관한 것으로, 특히 상부전극 형성시 식각마스크로 이용된 하드마스크를 제거함에 따른 상부전극의 손상을 방지할 수 있는 캐패시터 형성 방법에 관한 것이다.The present invention relates to the field of manufacturing a ferroelectric memory device, and more particularly, to a method of forming a capacitor that can prevent damage to the upper electrode by removing the hard mask used as an etching mask when forming the upper electrode.

FeRAM(ferroelectric random access memory)은 DRAM(dynamic random access memory)의 정보저장 기능, SRAM(static random access memory)의 빠른 정보처리 속도, 플래쉬 메모리(flash memory)의 정보 보존 기능을 결합한 비휘발성 반도체 메모리 소자로서 종래의 플래쉬 메모리나 EEPROM(electrically erasable programmable read only memory) 보다 동작 전압이 낮고 정보 처리 속도가 1000배 이상 빠른 미래형 반도체 메모리 소자이다.Ferroelectric random access memory (FeRAM) is a nonvolatile semiconductor memory device that combines the information storage function of dynamic random access memory (DRAM), the fast information processing speed of static random access memory (SRAM), and the information retention function of flash memory. This is a future semiconductor memory device having a lower operating voltage and 1000 times faster information processing speed than conventional flash memory or electrically erasable programmable read only memory (EEPROM).

일반적으로 DRAM에서 SiO2또는 SiON을 유전막으로 채용하는 캐패시터는 전압을 인가한 후 끊어버리면 다시 원점으로 돌아오게 된다. 그러나 FeRAM을 이루는 강유전체 캐패시터는 양의 값의 전압을 인가한 후 전압을 끊어 버리면 원점으로 돌아가지 않고 데이터 "1"에 해당하는 +Pr 상태로 된다. 그리고, 음의 전압을 인가한 후 전압을 끊어버릴 경우에도 원점으로 돌아가지 않고 데이터 "0"에 해당하는 -Pr 상태가 된다. 이와 같이 강유전체 캐패시터는 강유전체 고유의 물질 특성으로 인하여 전압을 끊을 경우에도 데이터를 잃어버리지 않고 보유하게 된다.In general, a capacitor employing SiO 2 or SiON as a dielectric film in a DRAM returns to its original point when the voltage is applied and then disconnected. However, the ferroelectric capacitor constituting the FeRAM, after applying a positive voltage and cutting off the voltage, returns to the + Pr state corresponding to the data "1" without returning to the origin. When the voltage is cut off after the negative voltage is applied, the voltage does not return to the origin but becomes the -Pr state corresponding to the data "0". As such, the ferroelectric capacitor is retained without losing data even when the voltage is cut off due to the material characteristics of the ferroelectric.

FeRAM의 축전물질로는 SrxBi2+yTa2O9(이하 SBT), SrxBi2+y(TaiNb1-i)09(이하 SBTN), Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 소자에 이용하고 있다.Examples of storage materials for FeRAM include Sr x Bi 2 + y Ta 2 O 9 (hereinafter SBT), Sr x Bi 2 + y (Ta i Nb 1-i ) 0 9 (hereinafter SBTN), Pb (Zr, Ti) O 3 (Hereinafter PZT) thin film is mainly used. Ferroelectrics have dielectric constants ranging from hundreds to thousands at room temperature and have two stable residual polarization states, which are used in devices by thinning them.

이하 첨부된 도면 도 1a 내지 도 1e를 참조하여 종래 기술에 따른 FeRAM 소자 제조 방법을 설명한다.Hereinafter, a method of manufacturing a FeRAM device according to the prior art will be described with reference to FIGS. 1A to 1E.

도 1a는 소자분리막(11), 접합영역(12) 등과 같은 하부구조 형성이 완료된 반도체 기판(10) 상에 제1 층간절연막(13)을 형성하고, CMP(chemical mechanical polishing) 공정을 실시하여 제1 층간절연막(13)을 평탄화시키고, 하부전극을 이룰 제1 Pt막(14), SBT 또는 SBTN 강유전체 박막(15), 상부전극을 이룰 제2 Pt막(16)을 적층하고, 제2 Pt막(16) 상에 TiN막(17)을 형성하고, 제1 포토레지스트(PR1)를 도포한 상태를 보이고 있다.FIG. 1A illustrates the formation of a first interlayer insulating film 13 on a semiconductor substrate 10 on which underlying structures such as an isolation layer 11 and a junction region 12 are completed, and a chemical mechanical polishing (CMP) process. The first interlayer insulating film 13 is planarized, the first Pt film 14 to form the lower electrode, the SBT or SBTN ferroelectric thin film 15, and the second Pt film 16 to form the upper electrode are laminated. The TiN film 17 is formed on (16), and the state which apply | coated the 1st photoresist PR1 is shown.

도 1b는 제1 포토레지스트(PR1)를 노광 및 현상하여 상부전극 패턴을 정의하는 제1 포토레지스트(PR1) 패턴을 형성하고, 상기 제1 포토레지스트(PR1)를 식각마스크로 TiN막(17)을 식각하여 TiN 하드마스크(17A)를 형성한 상태를 보이고 있다.FIG. 1B illustrates a first photoresist PR1 pattern defining an upper electrode pattern by exposing and developing a first photoresist PR1, and using the first photoresist PR1 as an etch mask, a TiN layer 17. Is etched to form a TiN hard mask 17A.

도 1c는 제1 포토레지스트(PR1) 패턴을 식각마스크로 제2 Pt막(16)을 식각해서 Pt 상부전극(16A)을 형성한 다음, TiN 하드마스크(17A) 및 Pt 상부전극(16A)을 덮으며 강유전체막 패턴 및 하부전극 패턴을 정의하는 제2 포토레지스트(PR2) 패턴을 형성한 것을 도시하고 있다.In FIG. 1C, the Pt upper electrode 16A is formed by etching the second Pt layer 16 using the first photoresist PR1 pattern as an etch mask, and then the TiN hard mask 17A and the Pt upper electrode 16A are formed. The second photoresist (PR2) pattern is formed to cover and define the ferroelectric film pattern and the lower electrode pattern.

도 1d는 제2 포토레지스트(PR2) 패턴을 식각마스크로 강유전체막(15) 및 제1 Pt막(14)을 식각해서 강유전체막 패턴(15A) 및 하부전극(14A)을 형성하고, TiN 하드마스크(17A)를 제거한 다음, 전체 구조 상에 제2 층간절연막(18)을 형성하고, 상부전극(16A)을 노출시키는 제1 콘택홀과 접합영역(12)을 노출시키는 제2 콘택홀을 형성한 상태를 보이고 있다.In FIG. 1D, the ferroelectric layer 15 and the first Pt layer 14 are etched using the second photoresist PR2 pattern as an etch mask to form the ferroelectric layer pattern 15A and the lower electrode 14A, and a TiN hard mask. After the 17A is removed, the second interlayer insulating film 18 is formed on the entire structure, and the first contact hole exposing the upper electrode 16A and the second contact hole exposing the junction region 12 are formed. Showing the status.

도 1e는 제1 콘택홀과 제2 콘택홀을 통하여 접합영역(12)과 상부전극(16A)을연결하는 금속배선(19)을 형성한 것을 도시하고 있다.FIG. 1E illustrates a metal wiring 19 connecting the junction region 12 and the upper electrode 16A through the first contact hole and the second contact hole.

전술한 바와 같이 종래 강유전체 캐패시터는 상, 하부전극을 Pt로 형성한다. Pt는 귀금속의 일종으로서 식각이 잘되지 않는 특성이 있기 때문에 상기와 같이 TiN 하드마스크를 이용해서 상부전극을 이룰 Pt층을 식각한다.As described above, the conventional ferroelectric capacitor forms upper and lower electrodes of Pt. Since Pt is a kind of precious metal and difficult to etch, the Pt layer constituting the upper electrode is etched using the TiN hard mask as described above.

그러나, TiN 하드마스크는 강유전체 특성을 저하시키는 Ti를 함유하고 있어 증착하는 과정과 식각 공정 등에서 Ti가 Pt 상부전극 결정립계를 따라 강유전체막 내부로 확산되어 캐패시터를 열화시키고, Pt 전극 패터닝 후 실시되는 TiN 하드마스크층 제거 과정에서 Pt 상부전극이 손상되어 도 1d에 보이는 바와 같이 Pt 상부전극(16A)의 두께가 불균일하게 감소된다.However, since the TiN hard mask contains Ti, which degrades the ferroelectric properties, Ti is diffused into the ferroelectric film along the Pt upper electrode grain boundary during the deposition process and the etching process to deteriorate the capacitor, and is performed after the Pt electrode patterning. During the mask layer removal process, the Pt upper electrode is damaged and the thickness of the Pt upper electrode 16A is unevenly reduced as shown in FIG. 1D.

상기와 같은 문제점을 해결하기 위한 본 발명은 상부전극 형성시 식각마스크로 이용된 하드마스크를 제거함에 따른 상부전극의 손상을 방지할 수 있는 캐패시터 형성 방법을 제공하는데 그 목적이 있다.An object of the present invention for solving the above problems is to provide a method of forming a capacitor that can prevent damage to the upper electrode by removing the hard mask used as an etching mask when forming the upper electrode.

또한 본 발명은 상부전극 패터닝을 위한 TiN 하드마스크 형성에 따른 강유전체막의 특성 저하를 방지하고, TiN 하드마스크를 제거함에 따른 상부전극의 손상을 방지할 수 있는 강유전체 캐패시터 형성 방법을 제공하는데 그 다른 목적이 있다.Another object of the present invention is to provide a method of forming a ferroelectric capacitor capable of preventing the deterioration of characteristics of the ferroelectric film due to the formation of the TiN hard mask for patterning the upper electrode, and preventing the damage of the upper electrode by removing the TiN hard mask. have.

도 1a 내지 도 1e는 종래 기술에 따른 강유전체 캐패시터 형성 공정 단면도,1A to 1E are cross-sectional views of a ferroelectric capacitor forming process according to the prior art;

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 강유전체 캐패시터 형성 공정 단면도.2A to 2E are cross-sectional views of a ferroelectric capacitor forming process according to an embodiment of the present invention.

*도면의 주요부분에 대한 도면 부호의 설명** Description of reference numerals for the main parts of the drawings *

24: 제1 Pt막 25: 강유전체막24: first Pt film 25: ferroelectric film

26: 제2 Pt막 27: 폴리실리콘막26: second Pt film 27: polysilicon film

27A: 비도핑 폴리실리콘 하드마스크27A: Undoped Polysilicon Hardmask

상기와 같은 목적을 달성하기 위한 본 발명은 하부전극을 이룰 제1 전도막,유전막, 상부전극을 이룰 제2 전도막을 차례로 형성하는 제1 단계; 상기 제2 전도막 상에 폴리실리콘막으로 하드마스크를 형성하는 제2 단계; 상기 폴리실리콘막 하드마스크로 덮이지 않은 상기 제2 전도막을 식각하여 상부전극을 형성하는 제3 단계; 상기 폴리실리콘막 하드마스크 및 상기 유전막을 덮는 포토레지스트 패턴을 형성하는 제4 단계; 상기 포토레지스트로 덮이지 않은 상기 유전막 및 상기 제1 전도막을 식각하여, 유전막 패턴 및 하부전극을 형성하는 제5 단계; 및 상기 포토레지스트 패턴을 제거하는 제6 단계를 포함하는 캐패시터 형성 방법을 제공한다.The present invention for achieving the above object comprises a first step of sequentially forming a first conductive film to form a lower electrode, a dielectric film, a second conductive film to form an upper electrode; Forming a hard mask on the second conductive film using a polysilicon film; A third step of forming an upper electrode by etching the second conductive film not covered with the polysilicon film hard mask; Forming a photoresist pattern covering the polysilicon layer hard mask and the dielectric layer; Etching the dielectric film and the first conductive film not covered with the photoresist to form a dielectric film pattern and a lower electrode; And a sixth step of removing the photoresist pattern.

본 발명은 축전물질로써 SBT, SBTN 강유전체를 이용하는 강유전체 캐패시터 형성 방법에 있어서, 비도핑 폴리실리콘으로 이루어지는 하드마스크를 이용하여 Pt 등과 같은 상부전극막을 식각함으로써, 종래 TiN 하드마스크 형성에 따른 강유전체막 특성 저하와 TiN 하드마스크 제거 공정에 의한 Pt 상부전극의 손상 및 두께 감소를 억제하는데 그 특징이 있다.In the method of forming a ferroelectric capacitor using SBT and SBTN ferroelectric as a storage material, the upper electrode film such as Pt is etched by using a hard mask made of undoped polysilicon, thereby reducing the characteristics of the ferroelectric film according to conventional TiN hard mask formation. And TiN hard mask removal process to prevent the damage and thickness reduction of the Pt upper electrode.

이하 첨부된 도면 도 2a 내지 도 2e를 참조하여 종래 기술에 따른 FeRAM 소자 제조 방법을 설명한다.Hereinafter, a method of manufacturing a FeRAM device according to the related art will be described with reference to FIGS. 2A to 2E.

먼저 도 2a에 도시한 바와 같이, 소자분리막(21), 접합영역(22) 등과 같은 하부구조 형성이 완료된 반도체 기판(20) 상에 제1 층간절연막(23)을 형성하고, CMP 공정을 실시하여 제1 층간절연막(23)을 평탄화시키고, 하부전극 접착층인 Ti막을 형성하고 후속 강유전체 박막 열처리 공정에서 Ti가 확산되는 것을 방지하기 위하여 상기 Ti막을 산화시켜 TiOx층(도시하지 않음)을 형성한 다음, TiOx층 상에 하부전극을 이룰 제1 Pt막(24), SBT 또는 SBTN 강유전체 박막(25), 상부전극을 이룰 제2 Pt막(26)을 적층하고, 제2 Pt막(26) 상에 500 Å 내지 2000 Å 두께의 비도핑 폴리실리콘막(27)을 형성하고, 제1 포토레지스트(PR1)를 도포한다.First, as shown in FIG. 2A, a first interlayer insulating film 23 is formed on a semiconductor substrate 20 on which substructures such as an isolation layer 21 and a junction region 22 are completed, and then a CMP process is performed. In order to planarize the first interlayer insulating film 23, to form a Ti film as a lower electrode adhesive layer, and to prevent Ti from diffusing in a subsequent ferroelectric thin film heat treatment process, the Ti film is oxidized to form a TiO x layer (not shown). On the TiO x layer, a first Pt film 24 for forming a lower electrode, an SBT or SBTN ferroelectric thin film 25, and a second Pt film 26 for forming an upper electrode are stacked. An undoped polysilicon film 27 having a thickness of 500 kPa to 2000 kPa is formed on the film, and the first photoresist PR1 is applied.

상기 비도핑 폴리실리콘막(27)은 100 sccm 내지 1000 sccm의 실란계(silane base chemical) 가스를 이용하여, 510 ℃ 이하의 온도, 100 mTorr 내지 5 Torr 압력에서 조건에서 형성한다. 증착 장비로는 핫 월 퍼니스(hot wall furnace)를 구비하는 LPCVD(low pressure chemical vapor deposition), 쿨 월 싱글 챔버(cool wall single chamber)를 이용한 화학기상증착(chemical vapor deposition)으로 형성하거나 ALD(atomic layer deposition) 방법으로 형성한다. ALD 방법으로 비도핑 폴리실리콘막(27)을 형성할 경우, 챔버 내에 유입되어 기판 상부에 흡착된 실란 소스는 열적 에너지를 이용하여 분해하거나 또는 N2, NH3등이 유입된 챔버에 50 W 내지 500 W의 저전력을 인가하여 플라즈마를 생성해서 분해한다.The undoped polysilicon film 27 is formed under conditions at a temperature of 510 ° C. or less and a pressure of 100 mTorr to 5 Torr using a silane base chemical gas of 100 sccm to 1000 sccm. As deposition equipment, low pressure chemical vapor deposition (LPCVD) with a hot wall furnace, chemical vapor deposition using a cool wall single chamber, or ALD (atomic) layer deposition). When the undoped polysilicon film 27 is formed by the ALD method, the silane source introduced into the chamber and adsorbed on the substrate is decomposed using thermal energy or 50 W to the chamber into which N 2 , NH 3, etc. are introduced. A low power of 500 W is applied to generate and decompose the plasma.

한편, 상기 강유전체막(25)은 스핀-온(spin-on), PVD(physical vapor deposition), 스퍼터(sputter), MOCVD(metal organic chemical vapor deposition), PE-MOCVD(plasma enhanced metal organic chemical vapor deposition) 또는 LSMCD(liquid source mist chemical deposition) 등의 다양한 방식을 이용하여 형성한다. 상기 강유전체막(25)의 핵생성을 위해 80 ℃/초 내지 300℃/초의 승온속도로 O2, N2O 또는 O2와 N2의 혼합가스 분위기에서 급속열처리를 실시하고, 결정립 성장을 위해서는 O2, N2O 또는 O2와 N2의 혼합가스 분위기에서 700 ℃ 내지 850 ℃ 온도로 퍼니스 열처리(furnace anneal)를 실시한다. PVD 방식은 스퍼터를 이용하여 강유전체막을 증착할 경우에는 박막의 조성을 유지하기 위하여 상온에서 증착한 후 급속열처리와 후속 열처리 공정을 진행한다. PE-MOCVD 방법으로 강유전체막을 형성할 경우에 5 mTorr 내지 50 Torr 압력, 400 ℃ 내지 700 ℃가 되도록 한다.The ferroelectric layer 25 may include spin-on, physical vapor deposition (PVD), sputter, metal organic chemical vapor deposition (MOCVD), and plasma enhanced metal organic chemical vapor deposition (PE-MOCVD). Or LSMCD (liquid source mist chemical deposition). In order to nucleate the ferroelectric film 25, rapid heat treatment is performed in an atmosphere of O 2 , N 2 O or a mixed gas of O 2 and N 2 at a temperature rising rate of 80 ° C./sec. To 300 ° C./sec. Furnace anneal is performed at a temperature of 700 ° C. to 850 ° C. in an O 2 , N 2 O or mixed gas atmosphere of O 2 and N 2 . In the PVD method, when the ferroelectric film is deposited using a sputter, the PVD method is deposited at room temperature to maintain the composition of the thin film, followed by rapid heat treatment and subsequent heat treatment. When the ferroelectric film is formed by PE-MOCVD, the pressure is 5 mTorr to 50 Torr and 400 ° C to 700 ° C.

또한, SBTN으로 강유전체막(25)을 형성할 경우 Nb의 도핑 농도는 20 % 내지 30 %가 되도록 하고, SBT, SBTN에서 Bi의 조성은 2.05 내지 2.5가 되도록 한다. 그리고 Sr의 조성은 0.7 내지 1.0이 되도록 한다. 그리고, 액상 소스(liquid source)를 이용하여 Sr, Bt, Ta, Nb 등 출발 메탈 분말을 용해시킬 때 혼합용액으로 옥탄(octane)을 사용하고, 옥탄으로 형성된 액상 소스에 함유된 Sr, Bi, Ta, Nb 금속물질의 안정제로 n-부틸 아세테이트(n-butyl acetate)를 사용한다.In addition, when the ferroelectric film 25 is formed of SBTN, the doping concentration of Nb is 20% to 30%, and the composition of Bi in SBT and SBTN is 2.05 to 2.5. And the composition of Sr is to be 0.7 to 1.0. When dissolving starting metal powders such as Sr, Bt, Ta, and Nb by using a liquid source, octane is used as a mixed solution, and Sr, Bi, and Ta contained in a liquid source formed of octane. N-butyl acetate is used as a stabilizer for Nb metals.

다음으로 도 2b에 도시한 바와 같이, 제1 포토레지스트(PR1)를 노광 및 현상하여 상부전극 패턴을 정의하는 제1 포토레지스트(PR1) 패턴을 형성하고, 상기 제1 포토레지스트(PR1)를 식각마스크로 비도핑 폴리실리콘막(27)을 식각하여 비도핑 폴리실리콘막 하드마스크(27A)를 형성한다.Next, as shown in FIG. 2B, the first photoresist PR1 is exposed and developed to form a first photoresist PR1 pattern defining an upper electrode pattern, and the first photoresist PR1 is etched. The undoped polysilicon film 27 is etched with a mask to form the undoped polysilicon film hard mask 27A.

이어서 도 2c에 보이는 바와 같이, 제1 포토레지스트(PR1) 패턴을 식각마스크로 제2 Pt막(26)을 식각해서 Pt 상부전극(26A)을 형성한 다음, TiN 하드마스크(27A) 및 Pt 상부전극(26A)을 덮으며 강유전체막 패턴 및 하부전극 패턴을 정의하는 제2 포토레지스트(PR2) 패턴을 형성한다.Subsequently, as shown in FIG. 2C, the Pt upper electrode 26A is formed by etching the second Pt layer 26 using the first photoresist PR1 pattern as an etch mask, and then forming a TiN hard mask 27A and an upper portion of Pt. A second photoresist PR2 pattern is formed to cover the electrode 26A and define a ferroelectric layer pattern and a lower electrode pattern.

다음으로 도 2d에 도시한 바와 같이, 제2 포토레지스트(PR2) 패턴을 식각마스크로 강유전체막(25) 및 제1 Pt막(24)을 식각해서 강유전체막 패턴(25A) 및 하부전극(24A)을 형성하고, 비도핑 폴리실리콘 하드마스크(27A)를 제거하고, 전체 구조 상에 제2 층간절연막(28)을 형성하고, Pt 상부전극(26A)을 노출시키는 제1 콘택홀과 접합영역(22)을 노출시키는 제2 콘택홀을 형성한다. 상기와 같은 비도핑 폴리실리콘 하드마스크(27A) 제거를 위해서는 산화공정을 실시하여 SiOx를 형성한 후 통상의 산화막 제거 방법이 이용되기 때문에 그에 따른 Pt 상부전극의 손실(26A)은 발생하지 않는다.Next, as shown in FIG. 2D, the ferroelectric layer 25 and the first Pt layer 24 are etched using the second photoresist PR2 pattern as an etch mask to form the ferroelectric layer pattern 25A and the lower electrode 24A. A first contact hole and a junction region 22 to form a second layer, remove the undoped polysilicon hard mask 27A, form a second interlayer insulating film 28 on the entire structure, and expose the Pt upper electrode 26A. ) To form a second contact hole. In order to remove the undoped polysilicon hard mask 27A as described above, since the oxide oxide is formed to form SiO x and a conventional oxide film removal method is used, the loss of the Pt upper electrode 26A does not occur.

이어서 도 2e에 보이는 바와 같이, 제1 콘택홀과 제2 콘택홀을 통하여 접합영역(22)과 상부전극(26A)을 연결하는 금속배선(29)을 형성한다.Subsequently, as shown in FIG. 2E, the metal wiring 29 connecting the junction region 22 and the upper electrode 26A is formed through the first contact hole and the second contact hole.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 캐패시터 형성 공정에서 비도핑 폴리실리콘막을 하드마스크로 이용함에 따라 상부전극 형성시 식각마스크로 이용된 하드마스크를 제거함에 따른 상부전극의 손상을 방지할 수 있다.The present invention made as described above can prevent damage to the upper electrode by removing the hard mask used as an etch mask when forming the upper electrode by using the undoped polysilicon layer as a hard mask in the capacitor forming process.

또한 본 발명은 강유전체 캐패시터 형성 공정에서, 종래와 같이 TiN 하드마스크를 이용하지 않고 폴리실리콘으로 하드마스크를 형성함에 따라 Ti에 의한 강유전체막의 특성 저하를 방지하고, TiN 하드마스크를 제거함에 따른 상부전극의 손상을 방지할 수 있다.In addition, in the ferroelectric capacitor forming process, the hard mask is formed of polysilicon without using a TiN hard mask as in the prior art, thereby preventing deterioration of the characteristics of the ferroelectric layer due to Ti, and removing the TiN hard mask. Damage can be prevented.

Claims (4)

캐패시터 형성 방법에 있어서,In the capacitor forming method, 하부전극을 이룰 제1 전도막, 유전막, 상부전극을 이룰 제2 전도막을 차례로 형성하는 제1 단계;A first step of sequentially forming a first conductive film forming a lower electrode, a dielectric film, and a second conductive film forming an upper electrode; 상기 제2 전도막 상에 폴리실리콘막으로 하드마스크를 형성하는 제2 단계;Forming a hard mask on the second conductive film using a polysilicon film; 상기 폴리실리콘막 하드마스크로 덮이지 않은 상기 제2 전도막을 식각하여 상부전극을 형성하는 제3 단계;A third step of forming an upper electrode by etching the second conductive film not covered with the polysilicon film hard mask; 상기 폴리실리콘막 하드마스크 및 상기 유전막을 덮는 포토레지스트 패턴을 형성하는 제4 단계;Forming a photoresist pattern covering the polysilicon layer hard mask and the dielectric layer; 상기 포토레지스트로 덮이지 않은 상기 유전막 및 상기 제1 전도막을 식각하여, 유전막 패턴 및 하부전극을 형성하는 제5 단계; 및Etching the dielectric film and the first conductive film not covered with the photoresist to form a dielectric film pattern and a lower electrode; And 상기 포토레지스트 패턴을 제거하는 제6 단계A sixth step of removing the photoresist pattern 를 포함하는 캐패시터 형성 방법.Capacitor formation method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 폴리실리콘막은,The polysilicon film, 비도핑된 것을 특징으로 하는 캐패시터 형성 방법.A method of forming a capacitor, characterized in that it is undoped. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 전도막 및 상기 제2 전도막 각각을 Pt로 형성하는 것을 특징으로 하는 캐패시터 형성 방법.And each of the first conductive film and the second conductive film is formed of Pt. 제 3 항에 있어서,The method of claim 3, wherein 상기 유전막을 강유전체막으로 형성하는 것을 특징으로 하는 캐패시터 형성 방법.And forming the dielectric film as a ferroelectric film.
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