KR20050041089A - Capacitor for feram and method for fabrication of the same - Google Patents
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Abstract
본 발명은 상부전극을 식각할 때 발생하는 강유전체막의 플라즈마손상을 최소화시키는데 적합한 강유전체메모리소자의 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체메모리소자의 캐패시터의 제조 방법은 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 하부전극을 형성하는 단계, 상기 하부전극을 포함한 전면에 분리절연막을 형성하는 단계, 상기 하부전극의 표면이 드러날때까지 상기 분리절연막을 평탄화시키는 단계, 상기 하부전극 및 평탄화된 분리절연막 상에 강유전체막과 버퍼막을 적층 형성하는 단계, 상기 버퍼막을 선택적으로 식각하여 상부전극이 형성될 홈을 형성하는 단계, 상기 홈을 포함한 전면에 상부전극을 형성하기 위한 금속막을 형성하는 단계, 및 상기 금속막을 패터닝하여 상부전극을 형성하는 단계를 포함하고, 이로써 본 발명은 상부전극 아래에 버퍼막을 도입하여 강유전체메모리소자의 캐패시터 제조를 위한 식각공정중에 발생하는 강유전체막의 플라즈마손상을 방지할 수 있는 효과가 있다. SUMMARY OF THE INVENTION The present invention provides a capacitor of a ferroelectric memory device suitable for minimizing plasma damage of a ferroelectric film generated when etching an upper electrode, and a method of manufacturing the capacitor of the ferroelectric memory device of the present invention. Forming an interlayer insulating film, forming a lower electrode on the interlayer insulating film, forming a separation insulating film on the entire surface including the lower electrode, and planarizing the separation insulating film until the surface of the lower electrode is exposed; Forming a ferroelectric layer and a buffer layer on the lower electrode and the planarized isolation insulating layer, selectively etching the buffer layer to form a groove in which an upper electrode is to be formed, and forming an upper electrode on the entire surface including the groove Forming a metal film, and patterning the metal film to form The present invention includes the step, thereby forming an electrode has an effect that can be introduced into the buffer film below the upper electrode to prevent plasma damage to the ferroelectric film, which occurs during the etching process for producing the capacitor of the ferroelectric memory device.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 메모리 소자의 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly to a method of manufacturing capacitors in ferroelectric memory devices.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.In general, by using a ferroelectric thin film in a ferroelectric capacitor in a semiconductor memory device, the development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a DRAM (Dynamic Random Access Memory) device is in progress. come. A ferroelectric random access memory device (hereinafter referred to as 'FeRAM') device using the ferroelectric thin film is a nonvolatile memory device, which has an advantage of storing stored information even when power is cut off. In addition, the operating speed is comparable to DRAM, and is becoming the next generation memory device.
강유전체메모리소자 중에서 MFM(Metal-Ferroelectric-Metal) 캐패시터는 하부전극과 상부전극으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO2), 루테늄산화막(RuO2), 백금합금(Pt-alloy) 등의 귀금속(Noble metal)을 이용한다.Among the ferroelectric memory devices, MFM (Metal-Ferroelectric-Metal) capacitors include platinum (Pt), iridium (Ir), ruthenium (Ru), iridium oxide (IrO 2 ), ruthenium oxide (RuO 2 ), and platinum as lower and upper electrodes. Noble metal such as alloy (Pt-alloy) is used.
도 1a 내지 도 1c는 종래 기술에 따른 MFM 캐패시터를 구비한 강유전체메모리소자의 제조 방법을 도시한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device having an MFM capacitor according to the prior art.
도 1a에 도시된 바와 같이, 반도체기판(11)에 활성영역을 정의하는 소자분리막(12)을 형성하고, 반도체기판(11) 상부에 게이트산화막(13)과 워드라인(14)을 형성한다. 다음으로, 워드라인(14) 양측의 반도체 기판(11)에 이온주입을 진행하여 트랜지스터의 소스/드레인영역(15)을 형성한다.As shown in FIG. 1A, an isolation layer 12 defining an active region is formed on the semiconductor substrate 11, and a gate oxide layer 13 and a word line 14 are formed on the semiconductor substrate 11. Next, ion implantation is performed on the semiconductor substrate 11 on both sides of the word line 14 to form the source / drain region 15 of the transistor.
다음으로, 워드라인(14)을 포함한 반도체 기판(11) 상부에 제1층간절연막(16)을 형성한 후, 제1층간절연막(16)을 관통하여 소스/드레인영역(15)의 일부에 연결되는 비트라인콘택(17)과 비트라인콘택(17)에 연결되는 비트라인(18)을 형성한다.Next, after the first interlayer insulating film 16 is formed on the semiconductor substrate 11 including the word line 14, the first interlayer insulating film 16 is connected to a portion of the source / drain region 15 through the first interlayer insulating film 16. The bit line contact 17 and the bit line 18 connected to the bit line contact 17 are formed.
이어서, 비트라인(18)을 포함한 전면에 제2층간절연막(19)을 형성한 후, 제2층간절연막(19)과 제1층간절연막(16)을 동시에 관통하여 반도체 기판(11)의 나머지 소스/드레인영역(15)에 연결되는 스토리지노드콘택(20)을 형성한다.Subsequently, after the second interlayer insulating film 19 is formed on the entire surface including the bit line 18, the second interlayer insulating film 19 and the first interlayer insulating film 16 are simultaneously penetrated, thereby remaining the source of the semiconductor substrate 11. A storage node contact 20 connected to the / drain region 15 is formed.
그리고 나서, 스토리지노드콘택(20) 상에 접착층(21)을 형성한 후, 스토리지노드콘택(20) 오픈을 위한 접착층(21) 식각 공정을 진행한다.Then, after the adhesive layer 21 is formed on the storage node contact 20, the adhesive layer 21 etching process for opening the storage node contact 20 is performed.
다음으로, 오픈된 스토리지노드콘택(20)을 포함한 전면에 하부전극을 이룰 금속막을 증착한 후 식각을 통해 하부전극(22)을 형성한 후, 하부전극(22)을 포함한 전면에 하부전극간 분리(Isolation)를 위한 제3층간절연막(23)을 형성한다.Next, after depositing a metal film to form a lower electrode on the front surface including the open storage node contact 20, and forming the lower electrode 22 through etching, separation between the lower electrode on the front surface including the lower electrode 22 A third interlayer insulating film 23 for isolation is formed.
다음으로, 하부전극(22)의 표면이 드러날때까지 화학적기계적연마 또는 에치백을 이용하여 제3층간절연막(23)을 평탄화시킨다.Next, the third interlayer insulating film 23 is planarized by chemical mechanical polishing or etch back until the surface of the lower electrode 22 is exposed.
도 1b에 도시된 바와 같이, 평탄화된 제3층간절연막(23) 및 하부전극(22) 상에 강유전체막(24)을 형성한 후, 강유전체막(24) 상에 상부전극을 이룰 금속막(25)을 형성한다. As shown in FIG. 1B, after the ferroelectric film 24 is formed on the planarized third interlayer insulating film 23 and the lower electrode 22, the metal film 25 forming the upper electrode on the ferroelectric film 24 is formed. ).
도 1c에 도시된 바와 같이, 상부전극(25a)을 형성하기 위해 마스크공정과 플라즈마식각 공정을 진행하여 상부전극(25a)을 형성하고, 이때 발생한 플라즈마손상을 제거하기 위하여 추가적으로 산소(O2) 열처리를 실시한다.As shown in FIG. 1C, the mask electrode and the plasma etching process are performed to form the upper electrode 25a to form the upper electrode 25a, and additionally, an oxygen (O 2 ) heat treatment is performed to remove the plasma damage. Is carried out.
종래기술은 캐패시터를 형성하는 공정, 특히 상부전극을 형성하기 위한 플라즈마식각동안 강유전체막(24)의 손상이 발생하게 된다. 따라서 후속 공정중에 열처리를 실시하여 강유전체막(24)에 대한 회복공정을 실시하고 있지만, 완전한 회복 공정이 어렵게 된다. 특히, 캐패시터의 에지패턴부분(X)에서 열화가 심각하다. In the prior art, damage to the ferroelectric film 24 occurs during a process of forming a capacitor, particularly during plasma etching for forming an upper electrode. Therefore, although the recovery process for the ferroelectric film 24 is performed by performing heat treatment in a subsequent process, the complete recovery process becomes difficult. In particular, the deterioration is serious in the edge pattern portion X of the capacitor.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 상부전극을 식각할 때 발생하는 강유전체막의 플라즈마손상을 최소화시키는데 적합한 강유전체메모리소자의 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다. Disclosure of Invention The present invention has been made to solve the above-mentioned problems of the prior art, and an object thereof is to provide a capacitor of a ferroelectric memory device suitable for minimizing plasma damage of a ferroelectric film generated when etching an upper electrode, and a method of manufacturing the same.
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자는 반도체 기판, 상기 반도체 기판 상부의 다층 층간절연막, 상기 다층 층간절연막을 관통하여 상기 반도체 기판에 연결되는 스토리지노드콘택, 상기 스토리지노드콘택에 연결되는 상기 다층 층간절연막 상의 하부전극, 상기 하부전극 표면을 노출시키면서 상기 하부전극을 에워싸는 상기 다층 층간절연막 상의 분리절연막, 상기 하부전극과 상기 분리절연막 상의 강유전체막, 상기 강유전체막의 일부 표면을 노출시킨 홈을 갖는 상기 강유전체막 상의 버퍼막, 및 상기 버퍼막의 홈을 포함한 상기 버퍼막 상에 소정 패턴으로 형성된 상부전극을 포함하는 것을 특징으로 한다.The ferroelectric memory device of the present invention for achieving the above object is a storage node contact connected to the semiconductor substrate through the semiconductor substrate, a multi-layer interlayer insulating film on the semiconductor substrate, the multi-layer interlayer insulating film, the storage node contact is connected to the A lower electrode on the multilayer interlayer insulating film, a separation insulating film on the multilayer interlayer insulating film surrounding the lower electrode while exposing the lower electrode surface, a ferroelectric film on the lower electrode and the separation insulating film, and a groove exposing a part surface of the ferroelectric film. A buffer film on the ferroelectric film, and an upper electrode formed in a predetermined pattern on the buffer film including the groove of the buffer film.
그리고, 본 발명의 강유전체메모리소자의 캐패시터의 제조 방법은 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 하부전극을 형성하는 단계, 상기 하부전극을 포함한 전면에 분리절연막을 형성하는 단계, 상기 하부전극의 표면이 드러날때까지 상기 분리절연막을 평탄화시키는 단계, 상기 하부전극 및 평탄화된 분리절연막 상에 강유전체막과 버퍼막을 적층 형성하는 단계, 상기 버퍼막을 선택적으로 식각하여 상부전극이 형성될 홈을 형성하는 단계, 상기 홈을 포함한 전면에 상부전극을 형성하기 위한 금속막을 형성하는 단계, 및 상기 금속막을 패터닝하여 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 버퍼막은 상기 버퍼막을 습식식각하는 것을 특징으로 하고, 상기 홈을 형성하기 위해 상기 버퍼막은 불산과 증류수의 혼합액, BOE와 증류수의 혼합액 또는 황산과 과수의 혼합액을 이용하여 습식식각하는 것을 특징으로 하며, 상기 버퍼막은 Ti, TiO, TiN, SiO2, Al2O3, HfO2 또는 질화막으로 형성하는 것을 특징으로 한다.The method of manufacturing a capacitor of a ferroelectric memory device according to the present invention includes forming an interlayer insulating film on an upper portion of a semiconductor substrate, forming a lower electrode on the interlayer insulating film, and forming a separation insulating film on the entire surface including the lower electrode. Planarizing the isolation insulating layer until the surface of the lower electrode is exposed; forming a ferroelectric layer and a buffer layer on the lower electrode and the planarized isolation insulating layer; selectively etching the buffer layer to form an upper electrode Forming a groove, forming a metal film for forming an upper electrode on the entire surface including the groove, and patterning the metal film to form an upper electrode, wherein the buffer film comprises the buffer film. Wet etching, the buffer film to form the grooves A mixture of acid and deionized water, wherein the wet etching process using a BOE as distilled water, a mixed solution or a mixed solution of sulfuric acid and hydrogen peroxide of, and formed in the buffer film is Ti, TiO, TiN, SiO 2, Al 2 O 3, HfO 2 or a nitride Characterized in that.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2는 본 발명의 실시예에 따른 강유전체메모리소자의 구조를 도시한 도면이다.2 is a diagram showing the structure of a ferroelectric memory device according to an embodiment of the present invention.
도 2에 도시된 바와 같이, 필드산화막(32)과 트랜지스터의 소스/드레인영역(35)이 형성된 반도체 기판(31) 상부에 제1층간절연막(36)이 형성되고, 제1층간절연막(36)을 관통하여 일부 소스/드레인영역(35)에 연결되는 비트라인콘택(37)과 비트라인(38)이 형성된다.As shown in FIG. 2, a first interlayer insulating film 36 is formed on the semiconductor substrate 31 on which the field oxide film 32 and the source / drain region 35 of the transistor are formed, and the first interlayer insulating film 36 is formed. The bit line contact 37 and the bit line 38 are formed to penetrate through the plurality of source / drain regions 35.
그리고, 비트라인(38)을 포함한 전면에 제2층간절연막(39)이 형성되고, 제2층간절연막(39)과 제1층간절연막(36)을 동시에 관통하여 나머지 소스/드레인영역(35)에 연결되는 스토리지노드콘택(40)이 형성된다.A second interlayer insulating film 39 is formed on the entire surface including the bit line 38, and simultaneously passes through the second interlayer insulating film 39 and the first interlayer insulating film 36 to the remaining source / drain regions 35. A storage node contact 40 to be connected is formed.
그리고, 스토리지노드콘택(40)에 연결되는 하부전극(42)이 제2층간절연막(39) 상부에 형성되는데, 여기서, 하부전극(42)과 제2층간절연막(39)간 접착성 향상을 위해 하부전극(42) 아래에 접착층(41)이 삽입된다.In addition, a lower electrode 42 connected to the storage node contact 40 is formed on the second interlayer insulating layer 39, in order to improve adhesion between the lower electrode 42 and the second interlayer insulating layer 39. The adhesive layer 41 is inserted under the lower electrode 42.
그리고, 하부전극(42) 표면을 노출시키면서 하부전극(42)을 에워싸는 분리절연막(43)이 형성되고, 하부전극(42)과 분리절연막(43) 상부에 셀영역을 덮는 강유전체막(44)이 형성된다.The isolation insulating layer 43 surrounding the lower electrode 42 is formed while exposing the surface of the lower electrode 42, and the ferroelectric layer 44 covering the cell region is formed on the lower electrode 42 and the separation insulating layer 43. Is formed.
그리고, 강유전체막(44) 상에 강유전체막(44)의 일부 표면을 노출시킨 홈-상부전극이 형성될 영역-을 갖는 버퍼막(45)이 형성되고, 버퍼막(45)의 홈을 통해 강유전체막(44) 상에 소정 패턴으로 패터닝된 상부전극(48a)이 형성된다.On the ferroelectric film 44, a buffer film 45 having a groove-a region in which an upper electrode is to be formed-exposing a part of the surface of the ferroelectric film 44 is formed, and a ferroelectric material is formed through the groove of the buffer film 45. An upper electrode 48a patterned in a predetermined pattern is formed on the film 44.
도 2에서, 제조방법에서 자세히 설명하겠지만, 버퍼막(45)은 상부전극(48a) 패터닝시에 강유전체막(44)이 플라즈마손상받는 것을 방지하기 위해 도입한 것으로, SiO2, Al2O3, HfO2 또는 질화막으로 형성하고, 그 두께는 10Å∼1000Å이 적당하다.In FIG. 2, as will be described in detail in the manufacturing method, the buffer layer 45 is introduced to prevent the ferroelectric layer 44 from being damaged by plasma during patterning of the upper electrode 48a, and includes SiO 2 , Al 2 O 3 , and the like. It is formed of HfO 2 or a nitride film, and the thickness thereof is appropriately 10 Pa to 1000 Pa.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 강유전체메모리소자의 캐패시터 제조 방법을 도시한 공정 단면도이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a capacitor of a ferroelectric memory device according to an embodiment of the present invention.
도 3a에 도시된 바와 같이, 반도체기판(31)에 활성영역을 정의하는 소자분리막(32)을 형성하고, 반도체기판(31) 상부에 게이트산화막(33)과 워드라인(34)을 형성한다. 다음으로, 워드라인(34) 양측의 반도체 기판(31)에 이온주입을 진행하여 트랜지스터의 소스/드레인영역(35)을 형성한다.As shown in FIG. 3A, an isolation layer 32 defining an active region is formed on the semiconductor substrate 31, and a gate oxide layer 33 and a word line 34 are formed on the semiconductor substrate 31. Next, ion implantation is performed on the semiconductor substrate 31 on both sides of the word line 34 to form the source / drain region 35 of the transistor.
다음으로, 워드라인(34)을 포함한 반도체 기판(31) 상부에 제1층간절연막(36)을 형성한 후, 제1층간절연막(36)을 관통하여 소스/드레인영역(35)의 일부에 연결되는 비트라인콘택(37)과 비트라인콘택(37)에 연결되는 비트라인(38)을 형성한다.Next, after the first interlayer insulating layer 36 is formed on the semiconductor substrate 31 including the word line 34, the first interlayer insulating layer 36 passes through the first interlayer insulating layer 36 to be connected to a portion of the source / drain region 35. The bit line contact 37 and the bit line 38 connected to the bit line contact 37 are formed.
이어서, 비트라인(38)을 포함한 전면에 제2층간절연막(39)을 형성한 후, 제2층간절연막(39)과 제1층간절연막(36)을 동시에 관통하여 반도체 기판(31)의 나머지 소스/드레인영역(35)에 연결되는 스토리지노드콘택(40)을 형성한다. 여기서, 스토리지노드콘택(40)은 잘 알려진 바와 같이, 폴리실리콘플러그와 배리어메탈의 적층 구조일 수 있고, 또한 텅스텐플러그와 배리어메탈의 적층구조일 수 있으며, 이때 배리어메탈은 TiN/Ti 적층막을 이용할 수 있다.Subsequently, after the second interlayer insulating film 39 is formed on the entire surface including the bit line 38, the remaining source of the semiconductor substrate 31 is simultaneously passed through the second interlayer insulating film 39 and the first interlayer insulating film 36. The storage node contact 40 connected to the / drain region 35 is formed. Here, the storage node contact 40 may be a laminate structure of a polysilicon plug and a barrier metal as well known, and may also be a laminate structure of a tungsten plug and a barrier metal, wherein the barrier metal may use a TiN / Ti laminate. Can be.
그리고 나서, 스토리지노드콘택(40) 상에 접착층(41)을 50Å∼100Å 두께로 형성한 후, 스토리지노드콘택(40) 오픈을 위한 접착층(41) 식각 공정을 진행한다. 여기서, 접착층(41)은 Al2O3 또는 TiO2를 이용한다.Then, after forming the adhesive layer 41 on the storage node contact 40 to a thickness of 50 ~ 100Å, the etching process of the adhesive layer 41 for opening the storage node contact 40 is performed. Here, the adhesive layer 41 uses Al 2 O 3 or TiO 2 .
다음으로, 오픈된 스토리지노드콘택(40)을 포함한 전면에 하부전극을 이룰 금속막을 증착한 후 식각을 통해 하부전극(42)을 형성한다. 여기서, 하부전극(42)은 백금(Pt), 이리듐(Ir), 루테늄(Ru)과 같은 귀금속막을 이용하거나, 이들 귀금속막의 산화막, 예를 들면 이리듐산화막(IrO2), 루테늄산화막(RuO2)을 이용하며, 귀금속막과 귀금속산화막의 적층막을 이용할 수도 있다.Next, after depositing a metal film forming a lower electrode on the front surface including the open storage node contact 40, the lower electrode 42 is formed by etching. Here, the lower electrode 42 uses a noble metal film such as platinum (Pt), iridium (Ir) or ruthenium (Ru), or an oxide film of these noble metal films, for example, an iridium oxide film (IrO 2 ) and a ruthenium oxide film (RuO 2 ). It is also possible to use a laminated film of a noble metal film and a noble metal oxide film.
다음으로, 하부전극(42)을 포함한 전면에 하부전극간 분리(Isolation)를 위한 분리절연막(43)을 형성한 후, 하부전극(42)의 표면이 드러날때까지 화학적기계적연마 또는 에치백을 이용하여 분리절연막(43)을 평탄화시킨다. 여기서, 분리절연막(43)은 HDP(High Density Plasma) 산화막, BPSG, SOG 또는 PSG로 형성하며, 1000Å∼10000Å의 두께로 형성한다. Next, after forming the isolation insulating film 43 for isolation between the lower electrodes on the front surface including the lower electrode 42, chemical mechanical polishing or etch back is used until the surface of the lower electrode 42 is exposed. The planarization of the isolation insulating film 43 is made. Here, the isolation insulating film 43 is formed of a high density plasma (HDP) oxide film, BPSG, SOG, or PSG, and has a thickness of 1000 kPa to 10,000 kPa.
한편, 분리절연막(43)의 평탄화공정시 하부전극(42) 표면이 손상되는 것을 방지하기 위해 하부전극(42) 패터닝시에 TiN과 같은 하드마스크(Hardmask)를 적용할 수 있으며, 이 하드마스크가 평탄화공정시 하부전극(42) 표면을 보호하는 역할을 하고, 후속 공정을 통해 하드마스크를 제거할 수 있다.Meanwhile, in order to prevent the surface of the lower electrode 42 from being damaged during the planarization of the isolation insulating layer 43, a hard mask such as TiN may be applied during patterning of the lower electrode 42. It serves to protect the surface of the lower electrode 42 during the planarization process, and may remove the hard mask through a subsequent process.
도 3b에 도시된 바와 같이, 평탄화된 분리절연막(43) 및 하부전극(42) 상에 강유전체막(44)을 형성한다. 여기서, 강유전체막(44)으로는 SBT[SrBi2Ta2O9 ], SBTN[SrBi2(Ta1-x, Nbx)2O9], BTO(Bi4 Ti3O12), BLT[Bi1-x, Lax)Ti3O12 ] 또는 PZT[(Pb, Zr)TiO3]중에서 선택된 하나이거나 이들의 조합막이며, 강유전체막(44)은 스핀코팅(Spin coating)법 또는 LSMCD(Liquid Source Mixed Chemical Deposition)법을 이용하여 50Å∼3000Å의 두께로 형성된다.As shown in FIG. 3B, a ferroelectric film 44 is formed on the planarized isolation insulating film 43 and the lower electrode 42. Here, as the ferroelectric film 44, SBT [SrBi 2 Ta 2 O 9 ], SBTN [SrBi 2 (Ta 1-x , Nb x ) 2 O 9 ], BTO (Bi 4 Ti 3 O 12 ), BLT [Bi 1-x , La x ) Ti 3 O 12 ] or PZT [(Pb, Zr) TiO 3 ] or a combination thereof, and the ferroelectric film 44 is spin coated or LSMCD (Liquid). It is formed to a thickness of 50 ~ 3000 ~ by using a Source Mixed Chemical Deposition) method.
상기한 강유전체막(44) 증착후에는 결정화를 위해 퍼니스(Furnace) 또는 RTP(Rapid Thermal Process) 방법을 이용하여 400℃∼1000℃ 온도의 산소(O2) 분위기에서 어닐링할 수 있다.After the ferroelectric film 44 is deposited, it may be annealed in an oxygen (O 2 ) atmosphere at a temperature of 400 ° C. to 1000 ° C. using a furnace or a rapid thermal process (RTP) method for crystallization.
다음으로, 강유전체막(44) 상에 플라즈마손상을 방지하기위한 버퍼막(45)을 증착한다. 여기서, 버퍼막(45)은 후속 상부전극 패터닝시에 강유전체막(44)이 손상되는 것을 방지하기 위해 도입한 것으로, 주로 귀금속막으로 형성한 상부전극과의 접합성이 좋아야 하며, 플라즈마식각 또는 습식식각을 통해 제거하기가 용이해야 한다. 따라서, 버퍼막(45)은 SiO2, Al2O3, HfO2 또는 질화막으로 형성하고, 그 두께는 10Å∼1000Å이 적당하다.Next, a buffer film 45 for preventing plasma damage is deposited on the ferroelectric film 44. Here, the buffer layer 45 is introduced to prevent the ferroelectric layer 44 from being damaged during the subsequent upper electrode patterning. The buffer layer 45 has a good bonding property with the upper electrode formed mainly of a noble metal layer, and is preferably plasma or wet etching. It should be easy to remove through. Therefore, the buffer film 45 is formed of SiO 2 , Al 2 O 3 , HfO 2, or a nitride film, and the thickness thereof is appropriately 10 kPa to 1000 kPa.
다음으로, 버퍼막(45) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 상부전극이 형성될 부분을 노출시키는 감광막패턴(46)을 형성한다.Next, a photoresist film is coated on the buffer film 45 and patterned by exposure and development to form a photoresist pattern 46 that exposes a portion where the upper electrode is to be formed.
이어서, 감광막패턴(46)을 식각마스크로 하여 버퍼막(45)을 식각하여 강유전체막(44) 표면을 노출시키는 홈(47)을 형성한다. 이때, 버퍼막(45)의 식각 공정은 강유전체막(44)에 미치는 플라즈마손상을 방지하기 위해 습식식각을 이용한다.Subsequently, the buffer layer 45 is etched using the photoresist pattern 46 as an etch mask to form grooves 47 exposing the surface of the ferroelectric layer 44. In this case, the etching process of the buffer layer 45 uses wet etching to prevent plasma damage to the ferroelectric layer 44.
상기한 버퍼막(45)의 습식식각을 위한 소스로는 버퍼막(45)의 종류에 따라 다르지만 바람직하게는 불산과 증류수의 혼합액(HF:DI), BOE(Buffered Oxide Etchant)와 증류수의 혼합액(NH4OH:H2O2:DI) 또는 황산과 과수의 혼합액(H 2SO4:H2O2)과 같은 케미컬을 사용한다.The source for the wet etching of the buffer film 45 depends on the type of the buffer film 45, but preferably a mixed solution of hydrofluoric acid and distilled water (HF: DI), a mixed solution of BOE (Buffered Oxide Etchant) and distilled water ( Use chemicals such as NH 4 OH: H 2 O 2 : DI) or a mixture of sulfuric acid and fruit water (H 2 SO 4 : H 2 O 2 ).
도 3c에 도시된 바와 같이, 감광막패턴(46)을 제거한 후, 전면에 상부전극으로 이용되는 금속막(48)을 증착한 후, 금속막(48) 상에 상부전극을 패터닝하기 위한 마스크층(49)을 형성한다.As shown in FIG. 3C, after removing the photoresist layer pattern 46, a metal layer 48 used as an upper electrode is deposited on the entire surface, and then a mask layer for patterning the upper electrode on the metal layer 48 ( 49).
여기서, 금속막(48)은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(Atomic Layer Deposition; ALD) 및 플라즈마원자층증착법(Plasma Enhanced ALD; PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐(W), 이리듐산화막, 루테늄산화막, 텅스텐나이트라이드막 또는 티타늄나이트라이드막 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다.Herein, the metal film 48 may be formed by depositing one selected from chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), and plasma enhanced layer deposition (PEALD). It is deposited by using one of platinum (Pt), iridium (Ir), ruthenium (Ru), tungsten (W), iridium oxide film, ruthenium oxide film, tungsten nitride film or titanium nitride film or a composite structure thereof. .
도 3d에 도시된 바와 같이, 마스크층(49)을 식각마스크로 하여 금속막(48)을 식각하여 상부전극(48a)을 형성한다. 이때, 상부전극(48a)을 형성하기 위한 식각 공정은 플라즈마건식식각 공정을 이용한다. 바람직하게는 스퍼터식각(sputter etch), 이온밀링(ion milling) 및 자기정렬콘택식각(Self Aligned Contact; SAC) 방식을 적용한다.As shown in FIG. 3D, the metal layer 48 is etched using the mask layer 49 as an etch mask to form the upper electrode 48a. In this case, the etching process for forming the upper electrode 48a uses a plasma dry etching process. Preferably, sputter etching, ion milling, and self aligned contact etching (SAC) methods are used.
위와 같은 상부전극(48a)을 형성하기 위한 식각공정시 하부의 버퍼막(45)이 식각도중에 발생할 수 있는 강유전체막(44)의 플라즈마손상을 방지한다.In the etching process for forming the upper electrode 48a as described above, the lower buffer layer 45 prevents plasma damage of the ferroelectric layer 44 that may occur during etching.
또한, 버퍼막(45)으로 이용된 SiO2, Al2O3 또는 HfO2와 같은 절연성 산화물들은 산소분위기의 회복열처리시 분위기중의 산소가 확산하여 스토리지노드콘택(40)을 산화시키는 것을 방지할 수 있다.Insulating oxides such as SiO 2 , Al 2 O 3, or HfO 2 used as the buffer layer 45 may prevent oxygen in the atmosphere from oxidizing the storage node contacts 40 during the recovery heat treatment of the oxygen atmosphere. Can be.
한편, 상부전극(48a) 형성후에 버퍼막(45)은 플라즈마손상방지는 물론 산소확산방지라는 부가적인 효과를 갖고 있으나, 필요에 따라서 습식식각을 통해 제거할 수 있다.On the other hand, after the upper electrode 48a is formed, the buffer layer 45 has an additional effect of preventing plasma damage as well as oxygen diffusion, but may be removed by wet etching as necessary.
도시되지 않았지만, 후속 공정인 금속배선 공정을 위해 상부전극(48a)을 포함한 전면에 접착층 및 층간절연막을 차례로 형성한 후, 비아(via) 및 금속배선 공정을 진행한다. 여기서, 접착층은 층간절연막과 상부전극간 접착성을 좋게 하기 위해 도입한 것이다.Although not shown, an adhesive layer and an interlayer insulating film are sequentially formed on the entire surface including the upper electrode 48a for the subsequent metal wiring process, and then via and metal wiring processes are performed. Here, the adhesive layer is introduced to improve the adhesion between the interlayer insulating film and the upper electrode.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 상부전극 아래에 버퍼막을 도입하므로써 강유전체메모리소자의 캐패시터 제조를 위한 식각공정중에 발생하는 강유전체막의 플라즈마손상을 방지할 수 있으며, 더불어 캐패시터의 에지패턴 부근에서 발생되는 플라즈마손상을 최소화할 수 있는 효과가 있다.The present invention described above can prevent the plasma damage of the ferroelectric film generated during the etching process for manufacturing a capacitor of the ferroelectric memory device by introducing a buffer film under the upper electrode, and minimize the plasma damage generated near the edge pattern of the capacitor. It can be effective.
또한, 본 발명은 강유전체막의 플라즈마손상을 방지하므로서 MFM 캐패시터의 캐패시턴스와 분극효과를 극대화할 수 있는 효과가 있다.In addition, the present invention has the effect of maximizing the capacitance and polarization effect of the MFM capacitor by preventing plasma damage of the ferroelectric film.
또한, 본 발명은 버퍼막을 도입하므로써 회복어닐링의 분위기중의 산소가스가 스토리지노드콘택으로 확산하는 것을 방지하여 캐패시터의 전기적특성을 향상시킬 수 있는 효과가 있다.In addition, the present invention has the effect of preventing the diffusion of oxygen gas in the atmosphere of the recovery annealing to the storage node contact by introducing a buffer film to improve the electrical characteristics of the capacitor.
도 1a 내지 도 1c는 종래 기술에 따른 MFM 캐패시터를 구비한 강유전체메모리소자의 제조 방법을 도시한 공정 단면도,1A to 1C are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device having an MFM capacitor according to the prior art;
도 2는 본 발명의 실시예에 따른 강유전체메모리소자의 구조를 도시한 도면,2 is a diagram showing the structure of a ferroelectric memory device according to an embodiment of the present invention;
도 3a 내지 도 3d는 본 발명의 실시예에 따른 MFM 캐패시터를 구비한 강유전체메모리소자의 제조 방법을 도시한 공정 단면도.3A to 3D are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device having an MFM capacitor according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 필드산화막31 semiconductor substrate 32 field oxide film
33 : 게이트산화막 34 : 워드라인33: gate oxide film 34: word line
35 : 소스/드레인영역 36 : 제1층간절연막35 source / drain region 36 first interlayer insulating film
37 : 비트라인콘택 38 : 비트라인37: bit line contact 38: bit line
39 : 제2층간절연막 40 : 스토리지노드콘택39: second interlayer insulating film 40: storage node contact
41 : 접착층 42 : 하부전극41: adhesive layer 42: lower electrode
43 : 제3층간절연막 44 : 강유전체막43: third interlayer insulating film 44: ferroelectric film
45 : 버퍼막 48a : 상부전극45: buffer film 48a: upper electrode
Claims (8)
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|---|---|---|---|
| KR1020030076003A KR20050041089A (en) | 2003-10-29 | 2003-10-29 | Capacitor for feram and method for fabrication of the same |
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| KR1020030076003A KR20050041089A (en) | 2003-10-29 | 2003-10-29 | Capacitor for feram and method for fabrication of the same |
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| KR1020030076003A KR20050041089A (en) | 2003-10-29 | 2003-10-29 | Capacitor for feram and method for fabrication of the same |
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2003
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