KR100362182B1 - Method for fabricating ferroelectric random access memory - Google Patents
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Abstract
본 발명은 티타늄의 캐패시터로의 확산을 방지하기 위한 강유전체 메모리 소자의 제조 방법에 관한 것으로, 트랜지스터와 캐패시터를 구비하는 강유전체 메모리 소자의 제조 방법에 있어서, 소정 공정이 완료된 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 패터닝하여 상기 트랜지스터와 상기 캐패시터의 소정 부분을 동시에 오픈시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 전면에 티타늄막을 형성하는 단계, 상기 티타늄막을 선택적으로 패터닝하여 상기 트랜지스터 상부에만 상기 티타늄막을 잔류시키는 단계, 상기 잔류하는 티타늄막을 포함한 층간절연막상에 티타늄나이트라이드, 알루미늄을 순차적으로 형성하는 단계, 및 상기 알루미늄과 상기 티타늄나이트라이드를 선택적으로 패터닝하여 상기 트랜지스터와 상기 캐패시터를 접속시키는 금속배선을 형성하는 단계를 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a ferroelectric memory device for preventing diffusion of titanium into a capacitor. In the method of manufacturing a ferroelectric memory device including a transistor and a capacitor, an interlayer insulating film is formed on a semiconductor substrate on which a predetermined process is completed. Selectively patterning the interlayer insulating film to form a contact hole for simultaneously opening a predetermined portion of the transistor and the capacitor; forming a titanium film on the entire surface including the contact hole; selectively patterning the titanium film Leaving the titanium film only above the transistor; sequentially forming titanium nitride and aluminum on the interlayer insulating film including the remaining titanium film; and selectively patterning the aluminum and the titanium nitride to form the It comprises the step of forming a metal wiring for connecting the registers and the capacitor.
Description
본 발명은 메모리 소자의 제조 방법에 관한 것으로, 특히 셀영역과 주변회로영역의 단차를 개선시키도록 한 강유전체 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a memory device, and more particularly, to a method of manufacturing a ferroelectric memory device for improving the step difference between a cell region and a peripheral circuit region.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.In general, by using a ferroelectric thin film in a ferroelectric capacitor in a semiconductor memory device, the development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a conventional dynamic random access memory (DRAM) device is in progress. Has been. A ferroelectric random access memory device (hereinafter referred to as 'FeRAM') device using the ferroelectric thin film is a nonvolatile memory device, which has an advantage of storing stored information even when power is cut off. In addition, the operation speed is also in the spotlight as the next generation memory device comparable to the conventional DRAM.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해디지털 신호 '1'과 '0'을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.Ferroelectric thin films such as SrBi 2 Ta 2 O 9 (hereinafter abbreviated as 'SBT') and Pb (Zr, Ti) O 3 (hereinafter abbreviated as 'PZT') are mainly used as storage materials for such FeRAM devices. Ferroelectric thin films have dielectric constants ranging from hundreds to thousands at room temperature, and have two stable Remnant polarization (Pr) states. Non-volatile memory devices using ferroelectric thin films store the digital signals '1' and '0' by controlling the direction of polarization in the direction of the applied electric field and inputting the signal, and the residual polarization remaining when the electric field is removed. The hysteresis characteristic is used.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.When using a ferroelectric thin film such as Sr x Bi y (Ta i Nb j ) 2 O 9 (hereinafter referred to as SBTN) having a perovskite structure in addition to the above-described PZT and SBT as a ferroelectric thin film of a ferroelectric capacitor in a FeRAM device In general, upper and lower electrodes are formed by using metals such as platinum (Pt), iridium (Ir), ruthenium (Ru), iridium oxide (IrO), ruthenium oxide (RuO), and platinum alloy (Pt-alloy). .
그리고, 강유전체 메모리 소자 또는 BST와 같은 고유전율 박막을 이용하는 고밀도 DRAM 제조시, 캐패시터의 배선 공정을 위해서 주로 알루미늄(Al) 박막이 이용되고 있으며, 이들 알루미늄의 접촉저항의 개선을 위해 티타늄, 알루미늄의 확산을 방지하기 위한 목적으로 TiN 박막을 이용하고 있다. Ti/TiN/Al 구조의 금속배선막을 이용하여 캐패시터와 직접 연결할 경우, 후속 열공정에 의해 캐패시터 콘택홀 영역에서 티타늄이 캐패시터의 상부전극을 통해 SBT 또는 PZT 등의 강유전체 박막 또는 BST와 같은 고유전율 박막 내로 확산침투하여 캐패시터의 전기적인 특성을 열화시키는 문제점이 있다.In the manufacture of high density DRAMs using ferroelectric memory devices or high dielectric constant thin films, such as BST, aluminum (Al) thin films are mainly used for the wiring process of capacitors, and diffusion of titanium and aluminum is required to improve the contact resistance of these aluminum. For the purpose of preventing the TiN thin film is used. When directly connecting to a capacitor using a metal wiring film of Ti / TiN / Al structure, a ferroelectric thin film such as SBT or PZT or a high-k dielectric thin film such as BST or titanium in the capacitor contact hole region by a subsequent thermal process There is a problem of deteriorating the electrical characteristics of the capacitor by diffusion penetrating into.
이를 해결하기 위한 종래기술은, 도 1에 도시된 바와 같이, 반도체기판(11)에 소자간 격리를 위한 필드산화막(12)을 형성한 후, 상기 반도체기판(11)의 활성영역상에 게이트산화막(13)과 워드라인(14)을 형성한다. 계속해서, 워드라인(14) 양측의 반도체기판(11)에 소스/드레인(15)을 형성하여 트랜지스터를 제조한다.The prior art for solving this problem, as shown in Figure 1, after forming a field oxide film 12 for isolation between devices on the semiconductor substrate 11, the gate oxide film on the active region of the semiconductor substrate 11 13 and word line 14 are formed. Subsequently, a source / drain 15 is formed on the semiconductor substrate 11 on both sides of the word line 14 to manufacture a transistor.
트랜지스터를 포함한 전면에 제 1 층간절연막(16)을 형성한 후 평탄화하고, 평탄화된 제 1 층간절연막(16)상에 하부전극(17), 강유전체 박막(18), 상부전극(19)의 적층 구조로 이루어지는 강유전체 캐패시터를 형성한다.The first interlayer insulating film 16 is formed on the entire surface including the transistor and then flattened, and the lower electrode 17, the ferroelectric thin film 18, and the upper electrode 19 are stacked on the flattened first interlayer insulating film 16. A ferroelectric capacitor is formed.
강유전체 캐패시터를 포함한 전면에 제 2 층간절연막(20)을 형성한 후, 평탄화하고, 평탄화된 제 2 층간절연막(20)을 선택적으로 패터닝하여 강유전체 캐패시터의 상부전극(19)과 트랜지스터의 소스/드레인(15)을 노출시키는 국부배선용 콘택홀을 형성한다. 계속해서, 국부배선용 콘택홀에 Ti/TiN/Al의 금속배선막(22)을 형성한다.After the second interlayer insulating film 20 is formed on the entire surface including the ferroelectric capacitor, the planarized second planarized interlayer insulating film 20 is selectively patterned to form the upper electrode 19 of the ferroelectric capacitor and the source / drain of the transistor ( A contact hole for local wiring is formed to expose 15). Subsequently, a metal wiring film 22 of Ti / TiN / Al is formed in the contact hole for local wiring.
이 때, 금속배선막(22) 형성전에 캐패시터의 상부전극(19)상에만 확산방지막으로서 TiN(21)을 형성한다.At this time, TiN 21 is formed as a diffusion barrier film only on the upper electrode 19 of the capacitor before the metal wiring film 22 is formed.
그러나, 종래기술은 티타늄이 캐패시터로 확산하는 것을 방지하기 위한 별도의 TiN 의 증착 공정이 추가될 뿐만 아니라, Ti/TiN 배리어막의 열처리가 다중 금속 공정인 경우 층간금속절연막(Inter Metal Dielectric; IMD) 공정, 보호막 공정 등의 후속 열공정에 의해 티타늄이 일부 캐패시터의 콘택의 배리어막인 TiN을 통과하여 캐패시터에 확산되므로써 캐패시터의 전기적 특성 저하를 초래한다.However, the prior art not only adds a separate TiN deposition process to prevent the diffusion of titanium into the capacitor, but also an Inter Metal Dielectric (IMD) process when the heat treatment of the Ti / TiN barrier film is a multi-metal process. In the subsequent thermal process, such as a protective film process, titanium passes through TiN, which is a barrier film of some capacitors, and diffuses into the capacitors, resulting in deterioration of the electrical characteristics of the capacitors.
실제로 이러한 전기적 열화 현상은 캐패시터의 크기가 감소함에 따라 캐패시터 전체 면적에서 캐패시터콘택홀이 차지하는 면적의 비가 증가함에 따라 심화되고 있는 추세이다.In fact, such electrical deterioration tends to increase as the size of the capacitor decreases and the ratio of the area occupied by the capacitor contact hole to the total area of the capacitor increases.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 후속 열공정에 따라 티타늄이 캐패시터로 확산 침투하는 것을 방지하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art, and an object thereof is to provide a method of manufacturing a ferroelectric memory device suitable for preventing diffusion of titanium into a capacitor in a subsequent thermal process.
도 1은 종래기술에 따라 형성된 강유전체 메모리 소자의 구조 단면도,1 is a structural cross-sectional view of a ferroelectric memory device formed in accordance with the prior art;
도 2a 내지 도 2c는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 공정 단면도.2A through 2C are cross-sectional views of a ferroelectric memory device in accordance with an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 필드산화막31 semiconductor substrate 32 field oxide film
33 : 게이트산화막 34 : 워드라인33: gate oxide film 34: word line
35 : 소스/드레인 36 : 제 1 층간절연막35 source / drain 36 first interlayer insulating film
37 : 하부전극 38 : 강유전체 박막37: lower electrode 38: ferroelectric thin film
39 : 상부전극 40 : 제 2 층간절연막39: upper electrode 40: second interlayer insulating film
41 : 티타늄막 42a : 티타늄나이트라이드41: titanium film 42a: titanium nitride
42b : 알루미늄 42 : 제 1 금속배선42b: Aluminum 42: First metal wiring
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자의 제조 방법은 트랜지스터와 캐패시터를 구비하는 강유전체 메모리 소자의 제조 방법에 있어서, 소정 공정이 완료된 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 패터닝하여 상기 트랜지스터와 상기 캐패시터의 소정 부분을 동시에 오픈시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 전면에 티타늄막을 형성하는 단계, 상기 티타늄막을 선택적으로 패터닝하여 상기 트랜지스터 상부에만 상기 티타늄막을 잔류시키는 단계, 상기 잔류하는 티타늄막을 포함한 층간절연막상에 티타늄나이트라이드, 알루미늄을 순차적으로 형성하는 단계, 및 상기 알루미늄과 상기 티타늄나이트라이드를 선택적으로 패터닝하여 상기 트랜지스터와 상기 캐패시터를 접속시키는 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.In the method of manufacturing a ferroelectric memory device of the present invention for achieving the above object, in the method of manufacturing a ferroelectric memory device having a transistor and a capacitor, forming an interlayer insulating film on a semiconductor substrate having a predetermined process, the interlayer insulating film Selectively patterning to form a contact hole for simultaneously opening a predetermined portion of the transistor and the capacitor; forming a titanium film on the entire surface including the contact hole; selectively patterning the titanium film to form the titanium film only on the transistor Forming the titanium nitride and aluminum sequentially on the interlayer insulating film including the remaining titanium film; and selectively patterning the aluminum and the titanium nitride to connect the transistor and the capacitor. Characterized in that it comprises a step of forming a metal wiring.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a 내지 도 2c는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 도면이다.2A to 2C illustrate a method of manufacturing a ferroelectric memory device according to an embodiment of the present invention.
도 2a에 도시된 바와 같이, 통상의 제조 공정으로 트랜지스터와 캐패시터를제조하는데, 이에 대해 간략히 설명하면, 반도체기판(31)에 소자간 격리를 위한 필드산화막(32)을 형성한 후, 상기 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 형성한다. 계속해서, 워드라인(34) 양측의 반도체기판(31)에 소스/드레인(35)을 형성하여 트랜지스터를 제조한다.As shown in FIG. 2A, a transistor and a capacitor are manufactured in a conventional manufacturing process. Briefly, the semiconductor substrate 31 is formed with a field oxide film 32 for isolation between devices. A gate oxide film 33 and a word line 34 are formed on the active region 31. Subsequently, a source / drain 35 is formed on the semiconductor substrate 31 on both sides of the word line 34 to manufacture a transistor.
트랜지스터를 포함한 전면에 제 1 층간절연막(36)을 형성한 후 평탄화하고, 평탄화된 제 1 층간절연막(36)상에 하부전극(37), 강유전체 박막(38), 상부전극 (39)의 적층 구조로 이루어지는 강유전체 캐패시터를 형성한다.The first interlayer insulating film 36 is formed on the entire surface including the transistor, and then planarized, and the lower electrode 37, the ferroelectric thin film 38, and the upper electrode 39 are stacked on the planarized first interlayer insulating film 36. A ferroelectric capacitor is formed.
강유전체 캐패시터를 포함한 전면에 제 2 층간절연막(40)을 형성한 후, 평탄화하고, 평탄화된 제 2 층간절연막(40)을 선택적으로 패터닝하여 강유전체 캐패시터의 상부전극(39)과 트랜지스터의 소스/드레인(35)을 노출시키는 국부배선용 콘택홀을 형성한다. 이 때, 캐패시터의 상부전극이 노출되는 콘택홀을 먼저 형성한 다음, 캐패시터의 특성을 회복시키기 위한 열공정을 실시하고 트랜지스터의 소스/드레인(35)이 노출되는 콘택홀을 형성할 수 있으며, 동시에 두 콘택홀을 형성할 수 도 있다.After the second interlayer insulating film 40 is formed on the entire surface including the ferroelectric capacitor, the planarized second planarized interlayer insulating film 40 is selectively patterned to form the upper electrode 39 of the ferroelectric capacitor and the source / drain of the transistor ( A contact hole for local wiring is formed to expose 35). In this case, a contact hole through which the upper electrode of the capacitor is exposed may be formed first, followed by a thermal process for restoring the characteristics of the capacitor, and a contact hole through which the source / drain 35 of the transistor is exposed may be formed. Two contact holes may be formed.
계속해서, 두 개의 콘택홀을 포함한 전면에 티타늄막(41)을 증착한다.Subsequently, a titanium film 41 is deposited on the entire surface including the two contact holes.
도 2b에 도시된 바와 같이, 캐패시터 영역의 티타늄막(41)을 선택적으로 식각하여 상부전극(39)을 노출시키고, 트랜지스터 영역에는 티타늄막(41a)을 잔류시킨다.As shown in FIG. 2B, the titanium film 41 in the capacitor region is selectively etched to expose the upper electrode 39, and the titanium film 41a is left in the transistor region.
이러한 티타늄 증착 및 식각 공정후, 열화되었을지도 모를 캐패시터의 전기적 특성을 회복시키기 위해서 질소(N2) 또는 아르곤(Ar) 중 어느 하나의 비활성 가스 또는 진공 중 어느 하나의 분위기와 400℃∼700℃의 온도에서 1분∼1시간 동안 노(Furnace) 열처리한다. 다른 방법으로, 질소(N2) 또는 아르곤(Ar) 중 어느 하나의 비활성 가스 또는 진공 중 어느 하나의 분위기와 400℃∼800℃의 온도에서 1초∼10 동안 급속열처리(Rapid Thermal Process; RTP)한다.After the titanium deposition and etching process, to recover the electrical characteristics of the capacitor, which may have been degraded, the inert gas of nitrogen (N 2 ) or argon (Ar) or the atmosphere of either vacuum or 400 ° C. to 700 ° C. Furnace heat treatment for 1 minute to 1 hour at temperature. Alternatively, Rapid Thermal Process (RTP) for 1 second to 10 minutes in an atmosphere of inert gas of either nitrogen (N 2 ) or argon (Ar) or vacuum and at a temperature of 400 ° C. to 800 ° C. do.
이러한 급속열처리나 노 열처리는 후속 티타늄나이트라이드를 증착한 후에 실시할 수 도 있으며, 이럴 경우 티타늄나이트라이드의 전도성 상실 문제 때문에 열처리 최고 온도가 낮아질 가능성이 있다.Such rapid heat treatment or furnace heat treatment may be performed after the deposition of subsequent titanium nitride, in which case there is a possibility that the maximum temperature of the heat treatment may be lowered due to the loss of conductivity of titanium nitride.
도 2c에 도시된 바와 같이, 잔류하는 티타늄막(41a)을 포함한 전면에 티타늄나이트라이드(TiN)(42a), 알루미늄(Al)(42b)을 순차적으로 증착한 후 패터닝하여 TiN/Al 구조(42a/42b)의 제 1 금속배선(42)을 형성한다.As shown in FIG. 2C, titanium nitride (TiN) 42a and aluminum (Al) 42b are sequentially deposited on the entire surface including the remaining titanium film 41a, and then patterned to form a TiN / Al structure 42a. / 42b) to form the first metal wire 42.
후속 공정으로 제 1 금속배선(42)을 포함한 전면에 층간금속절연막(43)을 형성한 후, 층간금속절연막(43)상의 소정 부분에 제 1 금속배선(42)과 동일한 구조 또는 다른 구조로 제 2 금속배선(44)을 형성한다.After the interlayer metal insulating film 43 is formed on the entire surface including the first metal wiring 42 by a subsequent process, the predetermined structure on the interlayer metal insulating film 43 may be formed in the same structure as or different from that of the first metal wiring 42. 2 metal wiring 44 is formed.
상술한 본 발명의 실시예는 강유전체 메모리 소자에 대해 설명하였지만, 폴리실리콘플러그(Polysilicon Plug) 구조를 갖는 캐패시터나, BST, Ta2O5와 같은 고유전율 박막을 이용하는 DRAM에도 적용할 수 있다.Although the above-described embodiment of the present invention has been described with respect to the ferroelectric memory device, it can be applied to a capacitor having a polysilicon plug structure or a DRAM using a high dielectric constant thin film such as BST and Ta 2 O 5 .
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명의 강유전체 메모리 소자의 제조 방법은 추가로 증착되는 확산방지막의 증착 공정이 불필요하여 공정을 단순화시킬 수 있으며, 후속 열공정의 온도가 증가하더라도 티타늄의 캐패시터로의 확산을 방지하므로써 후속 열공정에 대한 마진을 넓혀 소자의 집적도를 용이하게 확보할 수 있는 효과가 있다.As described above, the method of manufacturing the ferroelectric memory device of the present invention can simplify the process by eliminating the deposition process of the diffusion barrier film to be further deposited, and prevents the diffusion of titanium into the capacitor even if the temperature of the subsequent thermal process is increased. By increasing the margin for the thermal process it is possible to easily ensure the integration of the device.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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