KR100448237B1 - Ferroelectric RAM and method for fabricating the same - Google Patents
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Abstract
본 발명은 캐패시터의 전극 모서리 부분에 전기장이 집중되는 것을 방지하고, 캐패시터의 면적 손실을 억제하는데 적합한 강유전체 메모리 소자 및 그 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 강유전체 메모리 소자는 반도체기판, 상기 반도체기판 상부의 평탄한 표면을 갖는 제1절연물, 상기 제1절연물의 표면을 노출시키는 상단이 넓고 하단이 좁아지는 틀과 평탄한 표면을 갖는 상기 제1절연물상의 제2절연물, 상기 제2절연물의 틀에 매립되며 상기 제2절연물의 표면과 실질적으로 평탄한 표면을 갖는 하부전극, 상기 제2절연물과 상기 하부전극을 접착시키기 위한 상기 틀 내부의 접착층, 상기 제1절연물을 관통하여 상기 하부전극과 상기 반도체기판을 접속시키는 스토리지노드콘택, 상기 하부전극을 포함한 상기 제2절연물의 전영역을 덮는 강유전체막, 및 상기 강유전체막상에 상단이 좁고 하단이 넓어지는 형태로 상기 하부전극에 대향하여 형성된 상부전극을 포함한다.SUMMARY OF THE INVENTION The present invention provides a ferroelectric memory device and a method for manufacturing the same, which are suitable for preventing the electric field from being concentrated on the electrode edge of the capacitor and suppressing the area loss of the capacitor. The ferroelectric memory device of the present invention provides a semiconductor substrate, A first insulator having a flat surface on the upper surface of the semiconductor substrate, a frame having a wide top and a narrow bottom thereof exposing the surface of the first insulator, a second insulator on the first insulator having a flat surface, and a frame of the second insulator A lower electrode embedded in and having a surface substantially flat with the surface of the second insulator, an adhesive layer inside the frame for bonding the second insulator to the lower electrode, the lower electrode and the semiconductor penetrating through the first insulator A storage node contact connecting the substrate and the entire area of the second insulator including the lower electrode; Covering the ferroelectric film, and an upper electrode formed opposite to the lower electrode in the form that widens the narrow bottom to the top of the ferroelectric film.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리소자 및 그의 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a ferroelectric memory device and a method for manufacturing the same.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.In general, by using a ferroelectric thin film in a ferroelectric capacitor in a semiconductor memory device, the development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a DRAM (Dynamic Random Access Memory) device is in progress. come. A ferroelectric random access memory device (hereinafter referred to as 'FeRAM') device using the ferroelectric thin film is a nonvolatile memory device, which has an advantage of storing stored information even when power is cut off. In addition, the operating speed is comparable to DRAM, and is becoming the next generation memory device.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.Ferroelectric thin films such as SrBi 2 Ta 2 O 9 (hereinafter abbreviated as 'SBT') and Pb (Zr, Ti) O 3 (hereinafter abbreviated as 'PZT') are mainly used as storage materials for such FeRAM devices. Ferroelectric thin films have dielectric constants ranging from hundreds to thousands at room temperature, and have two stable Remnant polarization (Pr) states, making them thinner and thus being applied to nonvolatile memory devices.
강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.Non-volatile memory devices using ferroelectric thin films store the digital signals '1' and '0' by controlling the direction of polarization in the direction of the applied electric field and inputting the signal, and the residual polarization remaining when the electric field is removed. The hysteresis characteristic is used.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.When using a ferroelectric thin film such as Sr x Bi y (Ta i Nb j ) 2 O 9 (hereinafter referred to as SBTN) having a perovskite structure in addition to the above-described PZT and SBT as a ferroelectric thin film of a ferroelectric capacitor in a FeRAM device In general, upper and lower electrodes are formed by using metals such as platinum (Pt), iridium (Ir), ruthenium (Ru), iridium oxide (IrO), ruthenium oxide (RuO), and platinum alloy (Pt-alloy). .
도 1a 내지 도 1b는 종래기술에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.1A to 1B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to the prior art.
도 1a에 도시된 바와 같이, 반도체기판(11)의 소정 부분에 필드산화막(12)을 형성하여 활성영역을 정의하고, 반도체기판(11)의 활성영역상에 게이트산화막(13)과 워드라인(14)을 형성한 후, 워드라인(14) 양측의 반도체기판(11)에 불순물을 이온주입하여 소스/드레인(15a, 15b)을 형성한다.As shown in FIG. 1A, the field oxide film 12 is formed in a predetermined portion of the semiconductor substrate 11 to define an active region, and the gate oxide film 13 and the word line () are formed on the active region of the semiconductor substrate 11. 14), impurities are implanted into the semiconductor substrate 11 on both sides of the word line 14 to form the sources / drains 15a and 15b.
여기서, 소스/드레인(15a,15b)은 비트라인이 콘택될 일측 소스/드레인(15b)과 스토리지노드콘택이 콘택될 타측 소스/드레인(15a)이며, 타측 소스/드레인(15a)에는 이웃한 캐패시터가 형성되기 위해 각각 스토리지노드콘택이 콘택된다.Here, the sources / drains 15a and 15b are the one source / drain 15b to which the bit line is to be contacted and the other source / drain 15a to which the storage node contact is to be contacted, and the capacitors adjacent to the other source / drain 15a are to be contacted. Each storage node contact is contacted to form a.
다음으로, 워드라인(14)을 포함한 반도체기판(11)상에 제1층간절연막(16)을 형성한 후, 콘택마스크(도시 생략)를 식각마스크로 제1층간절연막(16)을 식각하여 소스/드레인(15a, 15b) 중 일측 소스/드레인(15b)을 노출시키는 비트라인콘택홀(도시 생략)을 형성한다. 연속해서, 비트라인콘택홀을 통해 일측 소스/드레인(15b)에 접속되는 비트라인콘택(17)을 형성한 후, 비트라인콘택(17)상에 비트라인(18)을 형성한다.Next, after the first interlayer insulating film 16 is formed on the semiconductor substrate 11 including the word line 14, the first interlayer insulating film 16 is etched using a contact mask (not shown) as an etch mask. Bit line contact holes (not shown) are formed to expose one source / drain 15b among the / drains 15a and 15b. Subsequently, after forming the bit line contact 17 connected to one source / drain 15b through the bit line contact hole, the bit line 18 is formed on the bit line contact 17.
이때, 비트라인(18)은 평면적으로 보면, 워드라인(14)과 교차하는 방향으로 형성된다.At this time, the bit line 18 is formed in a direction crossing the word line 14 when viewed in plan.
다음으로, 비트라인(18)을 포함한 제1층간절연막(16)상에 제2층간절연막(19)을 형성한 후, 제2층간절연막(19)상에 스토리지노드콘택마스크(도시 생략)를 형성한다. 그리고, 스토리지노드콘택마스크에 의해 노출된 제2층간절연막(19)과 제1층간절연막(16)을 동시에 식각하여 타측 소스/드레인(15a)을 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한다.Next, after the second interlayer insulating film 19 is formed on the first interlayer insulating film 16 including the bit lines 18, a storage node contact mask (not shown) is formed on the second interlayer insulating film 19. do. Then, the second interlayer insulating film 19 and the first interlayer insulating film 16 exposed by the storage node contact mask are simultaneously etched to form a storage node contact hole (not shown) that exposes the other source / drain 15a. .
다음으로, 스토리지노드콘택홀에 스토리지노드콘택(20)을 매립시킨다.Next, the storage node contact 20 is buried in the storage node contact hole.
이때, 스토리지노드콘택(20)은 통상적으로 폴리실리콘플러그(polysilicon-plug), 티타늄실리사이드(Ti-silicide) 및 티타늄나이트라이드(TiN)의 순서로 적층된 구조물로서, 이들의 형성 방법은 생략하기로 한다. 여기서, 티타늄실리사이드는폴리실리콘플러그와 하부전극간 오믹콘택을 형성해주며, 티타늄나이트라이드는 폴리실리콘플러그와 하부전극간 상호확산을 방지하는 배리어막이다.In this case, the storage node contacts 20 are typically stacked in the order of polysilicon plugs, titanium silicides, and titanium nitrides, and their formation methods will be omitted. do. Here, titanium silicide forms an ohmic contact between the polysilicon plug and the lower electrode, and titanium nitride is a barrier film that prevents mutual diffusion between the polysilicon plug and the lower electrode.
계속해서, 스토리지노드콘택(20)이 매립된 제2층간절연막(19)상에 접착층(21)을 형성한 후, 접착층(21)을 선택적으로 식각하여 스토리지노드콘택(20)을 오픈시키는 콘택홀(도시 생략)을 형성한다. 이때, 접착층(21) 식각후 형성되는 콘택홀은 스토리지노드콘택(20)을 오픈시킬뿐만 아니라 스토리지노드콘택(20) 주위의 제2층간절연막(19)의 일부를 노출시킨다.Subsequently, after forming the adhesive layer 21 on the second interlayer insulating film 19 having the storage node contact 20 embedded therein, the contact hole for selectively opening the storage node contact 20 by selectively etching the adhesive layer 21. (Not shown) is formed. In this case, the contact hole formed after etching the adhesive layer 21 not only opens the storage node contact 20 but also exposes a part of the second interlayer insulating layer 19 around the storage node contact 20.
이러한 접착층(21)은 후속 하부전극으로 금속이 사용될 경우, 하부전극과 제2층간절연막(19)간의 접착력을 증대시키기 위해 이용된다. 한편, 접착층(21)으로는 Ti, Ta, TiN, TaO2, TiO2및 Al2O3중에서 선택된다.The adhesive layer 21 is used to increase the adhesion between the lower electrode and the second interlayer insulating film 19 when metal is used as the subsequent lower electrode. On the other hand, the adhesive layer 21 is selected from Ti, Ta, TiN, TaO 2 , TiO 2 and Al 2 O 3 .
이와 같이 접착층(21)을 하부전극과 제2층간절연막(19) 사이에 삽입하므로써 하부전극의 들뜸 현상을 방지한다.In this way, the adhesive layer 21 is inserted between the lower electrode and the second interlayer insulating film 19 to prevent the lifting of the lower electrode.
다음으로, 접착층(21)상에 하부전극(22)을 증착한 후, 하부전극(22)과 접착층을 동시에 패터닝하여 접착층(21)을 통해 제2층간절연막(19)에 접착되며 스토리지노드콘택(20)을 통해 트랜지스터의 소스/드레인(15a)에 접속되는 캐패시터의 하부전극(22)을 형성한다.Next, after the lower electrode 22 is deposited on the adhesive layer 21, the lower electrode 22 and the adhesive layer are patterned at the same time and adhered to the second interlayer insulating layer 19 through the adhesive layer 21 and the storage node contact ( The lower electrode 22 of the capacitor connected to the source / drain 15a of the transistor through 20 is formed.
이때, 하부전극(22) 패터닝시 건식식각법을 이용하므로 상단이 좁고 하단이 넓어지는 양의 기울기를 갖는 형태를 이룬다.At this time, when the lower electrode 22 is patterned, a dry etching method is used, thereby forming a form having a positive slope in which the upper end is narrow and the lower end is widened.
다음으로, 하부전극(22)을 포함한 전면에 제3층간절연막(23)을 증착한 후, 하부전극(22)의 표면이 드러날때까지 화학적기계적연마하여 제3층간절연막(23)을평탄화시킨다.Next, after the third interlayer insulating film 23 is deposited on the entire surface including the lower electrode 22, the third interlayer insulating film 23 is flattened by chemical mechanical polishing until the surface of the lower electrode 22 is exposed.
그 결과, 하부전극(22)은 제3층간절연막(23)에 매립된 형태를 갖는다.As a result, the lower electrode 22 has a form embedded in the third interlayer insulating film 23.
도 1b에 도시된 바와 같이, 하부전극(22)을 포함한 제3층간절연막(23)상에 공통의 강유전체막(24)을 형성한 후, 강유전체막(24)상에 하부전극(22)과 선폭이 동일한 상부전극(25)을 형성한다.As shown in FIG. 1B, after the common ferroelectric film 24 is formed on the third interlayer insulating film 23 including the lower electrode 22, the lower electrode 22 and the line width on the ferroelectric film 24 are formed. This same upper electrode 25 is formed.
즉, 상부전극(25) 패터닝시 건식식각법을 이용하므로 상단이 좁고 하단이 넓어지는 양의 기울기를 갖는 형태를 이룬다.That is, since the dry etching method is used when the upper electrode 25 is patterned, the upper electrode 25 is formed to have a positive slope in which the upper end is narrow and the lower end is widened.
다음으로, 상부전극(25) 패터닝시 손상받은 강유전체막(24)을 열처리하여 그 특성을 회복시켜준 후, 상부전극(25)상에 제4층간절연막(26)을 증착한다.Next, the ferroelectric film 24 damaged during the patterning of the upper electrode 25 is heat treated to recover its properties, and then a fourth interlayer insulating layer 26 is deposited on the upper electrode 25.
계속해서, 제4층간절연막(26)을 식각하여 상부전극(25)의 표면 일부를 노출시키는 콘택홀을 형성하고, 상부전극(25)상에만 확산방지막(27)을 잔류시킨 후 콘택홀을 통해 상부전극(25)에 연결되는 금속배선(28)을 형성한다.Subsequently, the fourth interlayer insulating layer 26 is etched to form a contact hole exposing a part of the surface of the upper electrode 25, and the diffusion barrier layer 27 is left only on the upper electrode 25 and then through the contact hole. A metal wiring 28 connected to the upper electrode 25 is formed.
이때, 금속배선(28)은 이웃한 캐패시터의 상부전극(25)을 서로 연결시키며, 통상적으로 플레이트라인(plate line)이라 일컫는다.In this case, the metal wires 28 connect the upper electrodes 25 of the adjacent capacitors to each other, and are commonly referred to as plate lines.
도 2a는 도 1b의 강유전체 캐패시터만을 도시한 상세도이다.FIG. 2A is a detailed view illustrating only the ferroelectric capacitor of FIG. 1B.
도 2a를 참조하면, 상술한 종래기술은 패터닝된 하부전극(22) 및 상부전극(26)이 상단이 좁고 하단이 넓은 양의 기울기를 갖기 때문에 캐패시터의 모서리 부분('X')에서는 강유전체막(24)뿐만 아니라 제3층간절연막(23)이 일부 포함되는 캐패시터 구조가 된다.Referring to FIG. 2A, since the patterned lower electrode 22 and the upper electrode 26 have a narrow slope at the top and a wide slope at the bottom, the ferroelectric layer (X) may be formed at the corner portion 'X' of the capacitor. 24 as well as a capacitor structure including a part of the third interlayer insulating film 23 is formed.
따라서, 도 2b에 도시된 바와 같이, 강유전체막의 고유 특성이 아닌 직진성의 기생 캐패시턴스가 발생되는 문제가 있다.Therefore, as illustrated in FIG. 2B, there is a problem in that the parasitic capacitance of the straight line is generated rather than the intrinsic characteristic of the ferroelectric film.
이로 인해 강유전체막의 강유전 특성을 열화시키게 되는데, 특히 각 전극의 모서리 부분에서 전기장이 집중되기 때문에 이러한 기생 캐패시턴스는 강유전체막에 미치는 영향이 더욱 크다.As a result, the ferroelectric properties of the ferroelectric film are degraded. In particular, since the electric field is concentrated at the corners of each electrode, the parasitic capacitance has a greater effect on the ferroelectric film.
또한, 상단이 좁고 하단이 넓은 하부전극(22)의 형태는 전체 캐패시터가 차지하는 면적(w)에서 실질적으로 캐패시터로 작용하는 부분은 하부전극(22)의 상단 부분이므로 하단이 넓고 상단이 좁은 하부전극(22)의 패터닝은 캐패시터의 면적 손실(w1)을 유발시키는 문제가 있다.In addition, the shape of the lower electrode 22 having a narrow upper end and a wider lower end is a lower electrode having a wider lower end and a narrower upper end because a portion of the lower portion of the entire capacitor that acts as a capacitor is the upper part of the lower electrode 22. The patterning of (22) has a problem of causing an area loss w 1 of the capacitor.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 캐패시터의 전극 모서리 부분에 전기장이 집중되는 것을 방지하고, 캐패시터의 면적 손실을 억제하는데 적합한 강유전체 캐패시터 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the prior art, to provide a ferroelectric capacitor suitable for preventing the concentration of the electric field on the electrode edge portion of the capacitor, and suppressing the area loss of the capacitor and its object is to provide have.
도 1a 내지 도 1b는 종래기술에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도,1A to 1B are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to the prior art;
도 2a는 종래 강유전체 캐패시터만을 도시한 상세도,Figure 2a is a detailed view showing only a conventional ferroelectric capacitor,
도 2b는 종래 기생 캐패시턴스로 인한 강유전 특성의 열화를 나타낸 도면,2b is a diagram showing deterioration of ferroelectric properties due to conventional parasitic capacitance;
도 3은 본 발명의 실시예에 따른 강유전체 메모리소자를 도시한 단면도,3 is a cross-sectional view showing a ferroelectric memory device according to an embodiment of the present invention;
도 4a 내지 도 4d는 도 3에 도시된 강유전체 메모리소자의 제조 방법을 도시한 공정 단면도,4A to 4D are cross-sectional views illustrating a method of manufacturing the ferroelectric memory device shown in FIG. 3;
도 5는 도 본 발명의 강유전체 캐패시터만을 도시한 상세도.5 is a detailed view showing only the ferroelectric capacitor of the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체기판 32 : 필드산화막31 semiconductor substrate 32 field oxide film
33 : 게이트산화막 34 : 워드라인33: gate oxide film 34: word line
35a, 35b : 소스/드레인 38 : 비트라인35a, 35b: Source / drain 38: Bitline
39 : 제2층간절연막 40 : 스토리지노드콘택39: second interlayer insulating film 40: storage node contact
41 : 제3층간절연막 42 : 마스크41: third interlayer insulating film 42: mask
43 : 하부전극틀 44 : 접착층43: lower electrode frame 44: adhesive layer
45 : 하부전극 46 : 강유전체막45: lower electrode 46: ferroelectric film
47 : 상부전극47: upper electrode
상기의 목적을 달성하기 위한 본 발명의 강유전체 캐패시터는 반도체기판, 상기 반도체기판 상부의 평탄한 표면을 갖는 제1절연물, 상기 제1절연물의 표면을 노출시키는 상단이 넓고 하단이 좁아지는 틀과 평탄한 표면을 갖는 상기 제1절연물상의 제2절연물, 상기 제2절연물의 틀에 매립되며 상기 제2절연물의 표면과 실질적으로 평탄한 표면을 갖는 하부전극, 상기 제2절연물과 상기 하부전극을 접착시키기 위한 상기 틀 내부의 접착층, 상기 제1절연물을 관통하여 상기 하부전극과 상기 반도체기판을 접속시키는 스토리지노드콘택, 상기 하부전극을 포함한 상기 제2절연물의 전영역을 덮는 강유전체막, 및 상기 강유전체막상에 상단이 좁고 하단이 넓어지는 형태로 상기 하부전극에 대향하여 형성된 상부전극을 포함하여 이루어짐을 특징으로 한다.The ferroelectric capacitor of the present invention for achieving the above object is a semiconductor substrate, a first insulator having a flat surface on the upper surface of the semiconductor substrate, a wide top and narrow frame that exposes the surface of the first insulator and a narrow surface and a flat surface A second insulator on the first insulator, a lower electrode embedded in the frame of the second insulator, the lower electrode having a surface substantially flat with the surface of the second insulator, and inside the frame for bonding the second insulator to the lower electrode An adhesive layer, a storage node contact connecting the lower electrode and the semiconductor substrate through the first insulator, a ferroelectric layer covering the entire area of the second insulator including the lower electrode, and a narrow upper end on the ferroelectric layer It characterized in that it comprises an upper electrode formed to face the lower electrode in a wider form.
그리고, 본 발명의 강유전체 캐패시터의 제조 방법은 반도체기판 상부에 평탄한 표면을 갖는 제1절연물을 형성하는 단계, 상기 제1절연물상에 제2절연물을 형성하는 단계, 상기 제2절연물을 선택적으로 식각하여 상기 제1절연물의 표면을 노출시키는 상단이 넓고 하단이 좁아지는 틀을 형성하는 단계, 상기 틀의 측벽에 접착층을 형성하는 단계, 상기 접착층을 포함한 전면에 하부전극을 형성하는 단계, 상기 틀에 상기 하부전극을 매립시키는 단계, 상기 매립된 하부전극을 포함한 상기 제2절연물 상에 강유전체막을 형성하는 단계, 및 상기 하부전극에 대항하는 상기 강유전체막 상에 상단이 좁고 하단이 넓어지는 상부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.In addition, the method of manufacturing the ferroelectric capacitor of the present invention includes the steps of forming a first insulator having a flat surface on the semiconductor substrate, forming a second insulator on the first insulator, and selectively etching the second insulator. Forming a frame having a wide top and a narrow bottom to expose the surface of the first insulator, forming an adhesive layer on the sidewall of the frame, forming a lower electrode on the front surface including the adhesive layer, Embedding a lower electrode, forming a ferroelectric film on the second insulator including the buried lower electrode, and forming an upper electrode having a narrow upper end and a wider lower end on the ferroelectric film opposed to the lower electrode. Characterized by comprising a step.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 3은 본 발명의 실시예에 따른 강유전체 메모리 소자를 도시한 소자 단면도이다.3 is a cross-sectional view illustrating a ferroelectric memory device according to an exemplary embodiment of the present invention.
도 3에 도시된 바와 같이, 반도체기판(31), 반도체기판(31) 상부의 평탄한표면을 갖는 제1층간절연막(36)과 제2층간절연막(39)의 제1절연물, 제1절연물의 표면을 노출시키는 상단이 넓고 하단이 좁아지는 틀과 평탄한 표면을 갖는 제1절연물상의 제3층간절연막(41)의 제2절연물, 제3층간절연막(41)의 틀에 매립되며 제2절연물의 표면과 실질적으로 평탄한 표면을 갖는 하부전극(45), 하부전극(45)을 포함한 제3층간절연막(41)의 전영역을 덮는 강유전체막(46), 및 강유전체막(46)상에 상단이 좁고 하단이 넓어지는 형태로 하부전극(45)에 대향하여 형성된 상부전극(47)을 포함한다.As shown in FIG. 3, a surface of the first insulator 36 and the first insulator 36 of the first interlayer insulating layer 36 and the second interlayer insulating layer 39 having a flat surface on the upper surface of the semiconductor substrate 31. The second insulator of the third interlayer insulating film 41 on the first insulator and the third interlayer insulating film 41 on the first insulator having a frame having a wide top and a narrow bottom and exposing the bottom surface. The upper and lower ends of the lower electrode 45 having a substantially flat surface, the ferroelectric film 46 covering the entire region of the third interlayer insulating film 41 including the lower electrode 45, and the ferroelectric film 46 are narrow. It includes an upper electrode 47 formed to face the lower electrode 45 in a widened form.
그리고, 제1층간절연막(36)과 제2층간절연막(39)을 동시에 관통하여 반도체기판(31)의 타측 소스/드레인(35a)에 접속되는 스토리지노드콘택(40)과, 제1층간절연막(36)을 관통하여 일측 소스/드레인(35b)에 비트라인콘택(37)을 통해 비트라인(38)이 접속된다.In addition, the storage node contact 40 and the first interlayer insulating film 36 which simultaneously pass through the first interlayer insulating film 36 and the second interlayer insulating film 39 and are connected to the other source / drain 35a of the semiconductor substrate 31. The bit line 38 is connected to the one source / drain 35b through the bit line contact 37 through the 36.
그리고, 제3층간절연막(41)의 틀에는 스토리지노드콘택(40)을 노출시키면서 제3층간절연막(41)과 하부전극(45)간 접착력을 증대시키기 위한 접착층(42)이 형성된다.An adhesive layer 42 is formed in the frame of the third interlayer insulating layer 41 to increase the adhesive force between the third interlayer insulating layer 41 and the lower electrode 45 while exposing the storage node contact 40.
도 3에 의하면, 캐패시터가 상단이 넓고 하단이 좁은 음의 기울기를 갖는 하부전극(45)과 상단이 좁고 하단이 넓은 양의 기울기를 갖는 상부전극(47)으로 이루어지므로 모서리 부분에서 강유전체막(46)만 포함되는 캐패시터를 이룬다.According to FIG. 3, since the capacitor is formed of a lower electrode 45 having a negative slope having a wide top and a narrow bottom, and an upper electrode 47 having a positive slope having a narrow top and a wide bottom, the ferroelectric film 46 at the corner portion. Form a capacitor that contains only).
도 4a 내지 도 4d는 도 3에 도시된 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.4A through 4D are cross-sectional views illustrating a method of manufacturing the ferroelectric memory device shown in FIG. 3.
도 4a에 도시된 바와 같이, 반도체기판(31)의 소정 부분에 필드산화막(32)을형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 형성한 후, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 소스/드레인(35a, 35b)을 형성한다.As shown in FIG. 4A, the field oxide film 32 is formed in a predetermined portion of the semiconductor substrate 31 to define an active region, and the gate oxide film 33 and the word line () are formed on the active region of the semiconductor substrate 31. After forming 34, impurities are implanted into the semiconductor substrate 31 on both sides of the word line 34 to form the sources / drains 35a and 35b.
여기서, 소스/드레인(35a,35b)은 비트라인이 콘택될 일측 소스/드레인(35b)과 스토리지노드콘택이 콘택될 타측 소스/드레인(35a)이며, 타측 소스/드레인(35a)에는 이웃한 캐패시터가 형성되기 위해 각각 스토리지노드콘택이 콘택된다.Here, the sources / drains 35a and 35b are one source / drain 35b to be contacted with the bit line and the other source / drain 35a to be contacted with the storage node contact, and a capacitor adjacent to the other source / drain 35a is provided. Each storage node contact is contacted to form a.
다음으로, 워드라인(34)을 포함한 반도체기판(31)상에 제1층간절연막(36)을 형성한 후, 콘택마스크(도시 생략)를 식각마스크로 제1층간절연막(36)을 식각하여 소스/드레인(35a, 35b) 중 일측 소스/드레인(35b)을 노출시키는 비트라인콘택홀(도시 생략)을 형성한다. 연속해서, 비트라인콘택홀을 통해 일측 소스/드레인(35b)에 접속되는 비트라인콘택(37)을 형성한 후, 비트라인콘택(37)상에 비트라인(38)을 형성한다.Next, after the first interlayer insulating film 36 is formed on the semiconductor substrate 31 including the word line 34, the first interlayer insulating film 36 is etched using a contact mask (not shown) as an etch mask. Bit line contact holes (not shown) are formed to expose one source / drain 35b among the / drains 35a and 35b. Subsequently, after forming the bit line contact 37 connected to one source / drain 35b through the bit line contact hole, the bit line 38 is formed on the bit line contact 37.
이때, 비트라인(38)은 평면적으로 보면, 워드라인(34)과 교차하는 방향으로 형성된다.At this time, the bit line 38 is formed in a direction crossing the word line 34 when viewed in plan view.
다음으로, 비트라인(38)을 포함한 제1층간절연막(36)상에 제2층간절연막(39)을 형성한 후, 제2층간절연막(39)상에 스토리지노드콘택마스크(도시 생략)를 형성한다. 그리고, 스토리지노드콘택마스크에 의해 노출된 제2층간절연막(39)과 제1층간절연막(36)을 동시에 식각하여 타측 소스/드레인(35a)을 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한다.Next, after forming the second interlayer insulating film 39 on the first interlayer insulating film 36 including the bit line 38, a storage node contact mask (not shown) is formed on the second interlayer insulating film 39. do. In addition, the second interlayer insulating layer 39 and the first interlayer insulating layer 36 exposed by the storage node contact mask are simultaneously etched to form a storage node contact hole (not shown) exposing the other source / drain 35a. .
다음으로, 스토리지노드콘택홀에 스토리지노드콘택(40)을 매립시킨다.Next, the storage node contact 40 is embedded in the storage node contact hole.
이때, 스토리지노드콘택(40)은 통상적으로 폴리실리콘플러그(polysilicon-plug), 티타늄실리사이드(Ti-silicide) 및 티타늄나이트라이드(TiN)의 순서로 적층된 구조물로서, 이들의 형성 방법은 생략하기로 한다. 여기서, 티타늄실리사이드는 폴리실리콘플러그와 하부전극간 오믹콘택을 형성해주며, 티타늄나이트라이드는 폴리실리콘플러그와 하부전극간 상호확산을 방지하는 배리어막이다.In this case, the storage node contacts 40 are typically stacked in the order of polysilicon plugs, titanium silicides, and titanium nitrides, and their formation methods will be omitted. do. Here, titanium silicide forms an ohmic contact between the polysilicon plug and the lower electrode, and titanium nitride is a barrier film that prevents mutual diffusion between the polysilicon plug and the lower electrode.
계속해서, 스토리지노드콘택(40)이 매립된 제2층간절연막(39)상에 제3층간절연막(41)을 증착한 후, 제3층간절연막(41)상에 하부전극이 형성될 영역을 오픈시키는 마스크(42)를 형성한다.Subsequently, after depositing the third interlayer insulating film 41 on the second interlayer insulating film 39 in which the storage node contact 40 is embedded, the region where the lower electrode is to be formed is opened on the third interlayer insulating film 41. A mask 42 is formed.
이때, 제3층간절연막(41)은 2000Å∼3000Å의 두께로 형성되며, 이 두께는 하부전극의 높이를 결정짓는다.At this time, the third interlayer insulating film 41 is formed to have a thickness of 2000 kPa to 3000 kPa, which determines the height of the lower electrode.
다음으로, 마스크(42)에 의해 노출된 제3층간절연막(41)을 식각하여 하부전극틀(43)을 형성한다.Next, the third interlayer insulating film 41 exposed by the mask 42 is etched to form the lower electrode frame 43.
이때 하부전극틀(43)은 상단이 넓고 하단이 좁은 형태를 갖고, 이러한 형태의 하부전극틀(42)은 제3층간절연막(41)을 건식식각 또는 습식식각하거나, 또는 건식식각과 습식식각을 혼합하여 제3층간절연막(41)을 식각하므로써 이루어진다.In this case, the lower electrode frame 43 has a wide top and a narrow bottom, and the lower electrode frame 42 of this type may dry or wet etch the third interlayer insulating layer 41, or dry and wet etch. This is achieved by etching the third interlayer insulating film 41 by mixing.
도 4b에 도시된 바와 같이, 마스크(42)를 제거한 후, 하부전극틀(43)이 형성된 제3층간절연막(41)상에 접착층(44)을 50Å∼100Å의 두께로 형성한 후, 접착층(44)을 선택적으로 식각하여 스토리지노드콘택(40)을 오픈시키는 콘택홀(도시 생략)을 형성한다. 이때, 접착층(44) 식각후 형성되는 콘택홀은 스토리지노드콘택(40)을 오픈시킬뿐만 아니라 스토리지노드콘택(40) 주위의 하부전극틀(43)내 노출된 제2층간절연막(39)의 일부를 노출시킨다.As shown in FIG. 4B, after the mask 42 is removed, the adhesive layer 44 is formed on the third interlayer insulating film 41 on which the lower electrode frame 43 is formed to have a thickness of 50 μs to 100 μs, and then the adhesive layer ( 44 is selectively etched to form a contact hole (not shown) for opening the storage node contact 40. In this case, the contact hole formed after etching the adhesive layer 44 not only opens the storage node contact 40 but also a part of the second interlayer insulating layer 39 exposed in the lower electrode frame 43 around the storage node contact 40. Expose
이러한 접착층(44)은 후속 하부전극으로 금속이 사용될 경우, 하부전극과 제2층간절연막(39)간의 접착력을 증대시키기 위해 이용된다. 한편, 접착층(44)으로는 Ti, Ta, TiN, TaO2, TiO2및 Al2O3중에서 선택되나, 바람직하게는 Al2O3를 선택한다.The adhesive layer 44 is used to increase the adhesion between the lower electrode and the second interlayer insulating film 39 when metal is used as the subsequent lower electrode. On the other hand, but the adhesive layer 44 is selected from Ti, Ta, TiN, TaO 2, TiO 2 and Al 2 O 3, and preferably selects the Al 2 O 3.
이와 같이 접착층(44)을 하부전극과 제2층간절연막(39) 사이에 삽입하므로써 하부전극의 들뜸 현상을 방지한다.In this way, the adhesive layer 44 is inserted between the lower electrode and the second interlayer insulating film 39 to prevent the lifting of the lower electrode.
다음으로, 하부전극틀(43)을 채울때까지 접착층(44)상에 하부전극(45)을 증착한다.Next, the lower electrode 45 is deposited on the adhesive layer 44 until the lower electrode frame 43 is filled.
이때, 하부전극(45)은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법(PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 하부전극(45)은 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물이다.In this case, the lower electrode 45 is deposited using one deposition method selected from chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), and plasma atomic layer deposition (PEALD). 45) is one selected from platinum (Pt), iridium (Ir), ruthenium (Ru), rhenium (Re) and rhodium (Rh) or a composite structure thereof.
또한 하부전극(45)으로는 이리듐/이리듐산화막/백금(Ir/IrO2/Pt)의 순서로 적층된 적층막을 이용하는데, 이때 백금(Pt)은 하부전극으로 이용되고 이리듐(Ir)은 산소확산방지막으로 이용되며, 이리듐산화막(IrO2)은 배리어막으로 이용된다.In addition, as the lower electrode 45, a laminated film laminated in the order of iridium / iridium oxide film / platinum (Ir / IrO 2 / Pt) is used, in which platinum Pt is used as the lower electrode and iridium (Ir) is oxygen diffused. It is used as a prevention film, and the iridium oxide film (IrO 2 ) is used as a barrier film.
도 4c에 도시된 바와 같이, 제3층간절연막(41)의 표면이 노출될때까지 하부전극(45)을 화학적기계적연마하여 하부전극틀(43)에 채워지는 캐패시터의 하부전극(45)을 형성한다.As shown in FIG. 4C, the lower electrode 45 is chemically mechanically polished until the surface of the third interlayer insulating film 41 is exposed to form the lower electrode 45 of the capacitor filled in the lower electrode frame 43. .
이때, 제3층간절연막(41)상의 접착층(44)도 제거되고, 이로써 하부전극틀(43)에 채워지는 하부전극(45)은 접착층(44)을 통해 제3층간절연막(41)과 접착되므로 들뜸 현상이 방지된다.At this time, the adhesive layer 44 on the third interlayer insulating film 41 is also removed, whereby the lower electrode 45 filled in the lower electrode frame 43 is adhered to the third interlayer insulating film 41 through the adhesive layer 44. Lifting is prevented.
상술한 공정에 의해, 하부전극틀(43)에 채워지는 하부전극(45)은 상단이 넓고 하단이 좁아지는 음의 기울기를 갖는데, 즉 제3층간절연막(41)을 식각하여 형성된 하부전극틀(43)의 형태와 동일하다.By the above-described process, the lower electrode 45 filled in the lower electrode frame 43 has a negative slope that is widened at the upper end and narrowed at the lower end, that is, the lower electrode frame formed by etching the third interlayer insulating film 41. 43).
그리고, 하부전극(45)을 식각하기 위한 노광 및 식각 공정을 생략할 수 있어 공정이 단순하다.In addition, since the exposure and etching processes for etching the lower electrode 45 may be omitted, the process is simple.
도 4d에 도시된 바와 같이, 하부전극(45)이 채워진 제3층간절연막(41)상에 공통의 강유전체막(46)을 형성한 후, 강유전체막(46)상에 상부전극(47)을 증착한다.As shown in FIG. 4D, after the common ferroelectric film 46 is formed on the third interlayer insulating film 41 filled with the lower electrode 45, the upper electrode 47 is deposited on the ferroelectric film 46. do.
이때, 강유전체막(46)은 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나이고, 상부전극(47)은 하부전극(45)과 동일한 물질을 이용한다.At this time, the ferroelectric film 46 is one selected from ordinary SBT, PZT, and BLT, or one selected from SBT, PZT, SBTN, and BLT in which impurities are added or compositionally changed, and the upper electrode 47 is the same as the lower electrode 45. Use a substance.
한편, 강유전체막(46)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 증착된다.On the other hand, the ferroelectric film 46 is deposited using one deposition method selected from chemical vapor deposition (CVD), atomic layer deposition (ALD), metal organic deposition (MOD) and spin coating (Spin coating).
다음으로, 상부전극(47)상에 하부전극틀(43)을 형성할 때 이용한 마스크를 다시 이용하여 상부전극(47)을 식각하여 캐패시터의 상부전극(47)을 형성한다.Next, the upper electrode 47 is etched using the mask used when the lower electrode frame 43 is formed on the upper electrode 47 to form the upper electrode 47 of the capacitor.
이때, 상부전극(47)은 상단이 좁고 하단이 넓어지는 양의 기울기를 갖는 형태를 이룬다.At this time, the upper electrode 47 has a form having a positive slope in which the upper end is narrower and the lower end is wider.
이와 같이, 상부전극 형성전에 평탄화를 이루므로써 후속 공정과 더불어 평탄한 구조를 용이하게 형성할 수 있다.In this way, the planarization can be easily performed in addition to the subsequent process by planarization before forming the upper electrode.
다음으로, 상부전극(47) 패터닝시 손상받은 강유전체막(46)을 열처리하여 그 특성을 회복시켜준 후, 상부전극(47)상에 제4층간절연막(48)을 증착한다.Next, the ferroelectric film 46 damaged during the patterning of the upper electrode 47 is heat treated to recover its properties, and then a fourth interlayer insulating film 48 is deposited on the upper electrode 47.
계속해서, 제4층간절연막(48)을 식각하여 상부전극(47)의 표면 일부를 노출시키는 콘택홀을 형성하고, 상부전극(47)상에만 확산방지막(49)을 잔류시킨 후 콘택홀을 통해 상부전극(47)에 연결되는 금속배선(50)을 형성한다.Subsequently, the fourth interlayer insulating layer 48 is etched to form a contact hole exposing a part of the surface of the upper electrode 47, and the diffusion barrier layer 49 is left only on the upper electrode 47 and then through the contact hole. A metal wiring 50 connected to the upper electrode 47 is formed.
이때, 금속배선(50)은 이웃한 캐패시터의 상부전극(47)을 서로 연결시키며, 통상적으로 플레이트라인이라 일컫는다.In this case, the metal wire 50 connects the upper electrodes 47 of neighboring capacitors to each other, and is generally referred to as a plate line.
도 5는 도 4d의 강유전체 캐패시터만을 도시한 상세도이다.FIG. 5 is a detailed view showing only the ferroelectric capacitor of FIG. 4D.
도 4를 참조하면, 캐패시터가 상단이 넓고 하단이 좁은 음의 기울기를 갖는 하부전극(45)과 상단이 좁고 하단이 넓은 양의 기울기를 갖는 상부전극(47)으로 이루어지므로 모서리 부분에서 강유전체막(46)만 포함되는 캐패시터를 이루어 강유전체 캐패시터의 고유 강유전 특성을 갖는다.Referring to FIG. 4, since the capacitor is formed of a lower electrode 45 having a negative slope having a wide top and a narrow bottom, and an upper electrode 47 having a positive slope having a narrow top and a wide bottom, the ferroelectric film ( 46) to form a capacitor that includes only the inherent ferroelectric characteristics of the ferroelectric capacitor.
그리고, 상단이 넓고 하단이 좁은 하부전극(45)의 형태는 전체 캐패시터가 차지하는 면적(w)에서 실질적으로 캐패시터로 작용하는 부분이 하부전극(45)의 상단 부분임을 감안하면, 패터닝된 하부전극(45)의 면적(w)과 실제로 캐패시터의 면적(w)이 동일하므로 면적 손실을 억제한다.The lower electrode 45 having a wide upper end and a narrower lower end has a patterned lower electrode in consideration of the fact that the portion acting as a capacitor substantially in the area w occupied by the entire capacitor is the upper part of the lower electrode 45. Since the area w of 45) is actually the same as the area w of the capacitor, the area loss is suppressed.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명은 보다 안정된 강유전 특성을 확보하여 신뢰성 있는 메모리 소자를 구현할 수 있는 효과가 있다.As described above, the present invention has an effect of realizing a more stable ferroelectric property to implement a reliable memory device.
그리고, 캐패시터의 면적 손실을 최소화하여 고집적화를 도모할 수 있는 효과가 있다.In addition, there is an effect that can achieve high integration by minimizing the loss of the area of the capacitor.
또한, 하부전극을 패터닝하기 위한 노광 및 식각 공정이 필요없으므로 공정을 단순화시킬 수 있는 효과가 있다.In addition, since the exposure and etching processes for patterning the lower electrode are not necessary, the process can be simplified.
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |