KR20020055105A - Method for fabricating ferroelectric random access memory - Google Patents
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Abstract
Description
본 발명은 메모리 소자의 제조 방법에 관한 것으로, 특히 셀영역과 주변회로영역의 단차를 개선시키도록 한 강유전체 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a memory device, and more particularly, to a method of manufacturing a ferroelectric memory device for improving the step difference between a cell region and a peripheral circuit region.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.In general, by using a ferroelectric thin film in a ferroelectric capacitor in a semiconductor memory device, the development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a conventional dynamic random access memory (DRAM) device is in progress. Has been. A ferroelectric random access memory device (hereinafter referred to as 'FeRAM') device using the ferroelectric thin film is a nonvolatile memory device, which has an advantage of storing stored information even when power is cut off. In addition, the operation speed is also in the spotlight as the next generation memory device comparable to the conventional DRAM.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해디지털 신호 '1'과 '0'을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.Ferroelectric thin films such as SrBi 2 Ta 2 O 9 (hereinafter abbreviated as 'SBT') and Pb (Zr, Ti) O 3 (hereinafter abbreviated as 'PZT') are mainly used as storage materials for such FeRAM devices. Ferroelectric thin films have dielectric constants ranging from hundreds to thousands at room temperature, and have two stable Remnant polarization (Pr) states. Non-volatile memory devices using ferroelectric thin films store the digital signals '1' and '0' by controlling the direction of polarization in the direction of the applied electric field and inputting the signal, and the residual polarization remaining when the electric field is removed. The hysteresis characteristic is used.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.When using a ferroelectric thin film such as Sr x Bi y (Ta i Nb j ) 2 O 9 (hereinafter referred to as SBTN) having a perovskite structure in addition to the above-described PZT and SBT as a ferroelectric thin film of a ferroelectric capacitor in a FeRAM device In general, upper and lower electrodes are formed by using metals such as platinum (Pt), iridium (Ir), ruthenium (Ru), iridium oxide (IrO), ruthenium oxide (RuO), and platinum alloy (Pt-alloy). .
도 1은 종래기술에 따라 제조된 강유전체 메모리 소자를 도시한 도면이다.1 illustrates a ferroelectric memory device manufactured according to the prior art.
도 1을 참조하여 종래기술에 따른 강유전체 메모리 소자의 제조 방법을 설명하면, 먼저 셀영역(A)과 주변회로영역(B)이 정의된 반도체 기판(11)에 소자간 격리를 위한 필드산화막(12)을 형성하고, 반도체기판(11)의 활성영역상의 셀영역(A)과 주변회로영역(B)에 각각 게이트산화막(13), 게이트전극(14)을 형성한다.Referring to FIG. 1, a method of manufacturing a ferroelectric memory device according to the related art is described. First, a field oxide film 12 for isolation between devices in a semiconductor substrate 11 in which a cell region A and a peripheral circuit region B are defined is described. The gate oxide film 13 and the gate electrode 14 are formed in the cell region A and the peripheral circuit region B on the active region of the semiconductor substrate 11, respectively.
그리고, 불순물접합(15)을 형성하기 위한 이온주입 공정을 실시하여 트랜지스터를 제조한 후, 전면에 제 1 고온산화막(High Temperature Oxide)(16), 제 1 층간절연막(17)을 형성하고, 제 1 층간절연막(17)과 제 1 고온산화막(16)을 선택적으로 식각하여 플러그용 콘택홀을 형성한다. 이 때, 플러그용 콘택홀은 셀영역(A)에만 형성된다.After fabricating a transistor by performing an ion implantation process for forming the impurity junction 15, a first high temperature oxide film 16 and a first interlayer insulating film 17 are formed on the entire surface. The first interlayer insulating film 17 and the first high temperature oxide film 16 are selectively etched to form a plug contact hole. At this time, the plug contact hole is formed only in the cell region A. FIG.
계속해서, 플러그용 콘택홀에 매립되는 폴리실리콘 플러그(18)를 형성한 후, 폴리실리콘 플러그(18)를 포함한 전면에 제 2 층간절연막(19), 제 2 고온산화막(20)을 형성하고, 셀영역(A)상의 제 2 고온산화막(20)상에 하부전극(21)/ 강유전체막(22)/상부전극(23)의 적층구조로 이루어진 강유전체 캐패시터를 형성한다.Subsequently, after the polysilicon plug 18 embedded in the plug contact hole is formed, the second interlayer insulating film 19 and the second high temperature oxide film 20 are formed on the entire surface including the polysilicon plug 18. A ferroelectric capacitor having a stacked structure of the lower electrode 21 / ferroelectric film 22 / upper electrode 23 is formed on the second high temperature oxide film 20 on the cell region A.
계속해서, 상부전극(23)을 포함한 전면에 제 3 층간절연막(24)을 형성하고, 제 3 층간절연막(24)과 제 2 고온산화막(20)을 선택적으로 식각하여 상부전극(23)과 셀영역의 폴리실리콘플러그(18)를 접속시키기 위한 콘택홀과 주변회로영역(B)의 불순물접합(15)을 노출시키기 위한 콘택홀을 각각 형성한다.Subsequently, the third interlayer insulating film 24 is formed on the entire surface including the upper electrode 23, and the third interlayer insulating film 24 and the second high temperature oxide film 20 are selectively etched to form the upper electrode 23 and the cell. Contact holes for connecting the polysilicon plugs 18 in the region and contact holes for exposing the impurity junction 15 in the peripheral circuit region B are formed, respectively.
콘택홀을 포함한 전면에 금속배선막을 증착한 후 패터닝하여 상부전극(23)과 폴리실리콘플러그(18)를 접속시키는 금속배선(25)과, 주변회로영역(B)의 불순물접합(15)에 접속되는 금속배선(26)을 형성한다.A metal wiring film is deposited on the entire surface including the contact hole and then patterned to connect the metal wiring 25 connecting the upper electrode 23 and the polysilicon plug 18 to the impurity junction 15 of the peripheral circuit region B. A metal wiring 26 is formed.
상술한 종래기술에서는 평판 반도체기판상에 트랜지스터를 형성하고, 트랜지스터 상부에 강유전체 캐패시터를 형성한다.In the above-described prior art, a transistor is formed on a flat semiconductor substrate, and a ferroelectric capacitor is formed on the transistor.
그러나, 종래기술에서는 트랜지스터를 형성할 때 소자의 집적도를 높이기 위해 플러그 구조를 적용하므로, 총 층간절연막의 두께가 증가할 수 밖에 없으며, 마스크 및 강유전체막이 유기금속증착(Metal Organic Deposition; MOD)법, 졸겔(Sol-Gel)법으로 형성되는 경우에는 더욱 더 층간절연막과 플러그의 평탄화가 필수적으로 요구된다.However, in the related art, since a plug structure is applied to increase the integration of devices when forming transistors, the thickness of the total interlayer insulating film is inevitably increased, and the mask and the ferroelectric film are deposited using a metal organic deposition (MOD) method, When formed by the Sol-Gel method, planarization of the interlayer insulating film and the plug is further required.
평탄화를 위해 화학적기계적연마(Chemical Mechanical Polishing; CMP) 또는 에치백(Etchback)을 적용할 수 있으나, 이럴 경우 공정 단계가 증가하고 특히, 화학적기계적연마를 실시하는 경우에는 추가로 정렬키(Alignment key)를 형성해야만 한다. 비록 평탄화가 이루어졌다해도 주변회로영역의 금속배선이 활성영역으로 접속되는 콘택홀의 단차(C)를 감소시키는데는 한계가 있으며, 이로 인해 금속배선의콘택저항을 확보할 수 없는 문제점이 있다.Chemical mechanical polishing (CMP) or etchback may be applied for planarization, but this increases the number of processing steps, especially in the case of chemical mechanical polishing. Must form Although the planarization is performed, there is a limit in reducing the step C of the contact hole in which the metal wiring of the peripheral circuit region is connected to the active region, and thus there is a problem that the contact resistance of the metal wiring cannot be secured.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 주변회로영역의 금속배선을 위한 콘택홀의 단차를 감소시켜 콘택저항을 확보하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art, and an object of the present invention is to provide a method of manufacturing a ferroelectric memory device suitable for securing contact resistance by reducing the step height of a contact hole for metal wiring of a peripheral circuit region.
도 1은 종래기술에 따라 형성된 강유전체 메모리 소자의 단면도,1 is a cross-sectional view of a ferroelectric memory device formed in accordance with the prior art;
도 2는 본 발명의 실시예에 따라 형성된 강유전체 메모리 소자의 단면도.2 is a cross-sectional view of a ferroelectric memory device formed in accordance with an embodiment of the invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 필드산화막31 semiconductor substrate 32 field oxide film
33 : 게이트산화막 34 : 게이트전극33: gate oxide film 34: gate electrode
35 : 소스/드레인 36 : 제 1 고온산화막35 source / drain 36 first high temperature oxide film
37 : 제 1 층간절연막 38 : 폴리실리콘 플러그37: first interlayer insulating film 38: polysilicon plug
39 : 제 2 층간절연막 40 : 제 2 고온산화막39: second interlayer insulating film 40: second high temperature oxide film
41 : 하부전극 42 : 강유전체막41: lower electrode 42: ferroelectric film
43 : 상부전극 44 : 제 3 층간절연막43: upper electrode 44: third interlayer insulating film
45,46 : 금속배선45,46: metal wiring
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자의 제조 방법은 반도체기판의 소정 부분을 식각하여 주변회로영역에 비해 상대적으로 높이가 낮은 셀영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.The method of manufacturing the ferroelectric memory device of the present invention for achieving the above object is characterized by comprising etching a predetermined portion of the semiconductor substrate to form a cell region having a relatively lower height than the peripheral circuit region.
바람직하게, 상기 반도체기판의 소정 부분 식각시 습식 식각을 이용하는 것을 특징으로 한다.Preferably, wet etching is used to etch a predetermined portion of the semiconductor substrate.
바람직하게, 상기 반도체기판의 소정 부분 식각후, 300℃∼900℃의 온도에서 열처리하는 단계 또는 상기 식각된 부분상에 희생산화막을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 한다.Preferably, after etching the predetermined portion of the semiconductor substrate, further comprising the step of heat treatment at a temperature of 300 ℃ to 900 ℃ or forming a sacrificial oxide film on the etched portion.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2는 본 발명의 실시예에 따른 강유전체 메모리 소자의 단면도로서, 셀영역의 활성영역이 주변회로영역의 활성영역보다 소정 두께만큼 감소되고, 이와 같이 감소된 활성영역상에 트랜지스터 및 강유전체 캐패시터가 형성된다.2 is a cross-sectional view of a ferroelectric memory device according to an exemplary embodiment of the present invention, in which an active region of a cell region is reduced by a predetermined thickness than an active region of a peripheral circuit region, and a transistor and a ferroelectric capacitor are formed on the reduced active region. do.
도 2는 참조하여 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 설명하면, 먼저 셀영역(A)과 주변회로영역(B)이 정의된 반도체 기판(31) 중 셀영역(A)으로 이용되는 반도체기판(31)의 활성영역을 소정 두께만큼 식각하여 주변회로영역(B)의 활성영역과 셀영역(A)의 활성영역간 단차(D)를 형성한다.Referring to FIG. 2, a method of manufacturing a ferroelectric memory device according to an embodiment of the present invention will be described. First, the cell region A and the peripheral circuit region B are defined as the cell region A of the semiconductor substrate 31. The active region of the semiconductor substrate 31 used is etched by a predetermined thickness to form a step D between the active region of the peripheral circuit region B and the active region of the cell region A. FIG.
이 때, 셀영역의 활성영역 식각시 노광 공정에 의한 키식각(Key etch) 마스크를 이용한 습식방법을 이용하고, 습식 식각후 표면 손실을 회복하기 위해 300℃∼900℃의 온도에서 한 번 이상의 열처리를 실시하거나, 반도체기판(31)의 표면상에 희생산화막(Sacrification oxide)을 증착하여 식각후 결함 생성을 억제한다. 그리고, 습식식각을 이용하므로 셀영역과 주변회로영역의 경계면이 완만하다.At this time, by using a wet method using a key etch mask by the exposure process when etching the active region of the cell region, at least one heat treatment at a temperature of 300 ℃ to 900 ℃ to recover the surface loss after wet etching Alternatively, a sacrificial oxide is deposited on the surface of the semiconductor substrate 31 to suppress defect generation after etching. In addition, since wet etching is used, the interface between the cell region and the peripheral circuit region is smooth.
이러한 방법을 이용할 경우, 동일한 게이트 CD(Critical Dimension) 값이 주변회로영역과 셀영역에서 차이가 있을 수 있으나, 이는 레이아웃(Layout)에서 미리 이를 고려하여 설계하면 차이로 인한 영향을 방지할 수 있다.In this method, the same gate CD (Critical Dimension) value may be different in the peripheral circuit area and the cell area, but this may be prevented by the difference if the design is considered in advance in the layout.
후속 공정은 통상의 방법과 동일하게 진행하는데, 반도체 기판(31)에 소자간 격리를 위한 필드산화막(32)을 형성하고, 반도체기판(31)의 셀영역(A)과 주변회로영역(B)의 활성영역상에 각각 게이트산화막(33), 게이트전극(34)을 형성한다.Subsequent processes proceed in the same manner as in the conventional method, in which a field oxide film 32 is formed on the semiconductor substrate 31 for isolation between devices, and the cell region A and the peripheral circuit region B of the semiconductor substrate 31 are formed. The gate oxide film 33 and the gate electrode 34 are formed on the active region of the film.
그리고, 불순물접합(35)을 형성하기 위한 이온주입 공정을 실시하여 트랜지스터를 제조한 후, 전면에 제 1 고온산화막(HTO)(36), 제 1 층간절연막(37)을 형성하고, 제 1 층간절연막(37)과 제 1 고온산화막(36)을 선택적으로 식각하여 플러그용 콘택홀을 형성한다. 이 때, 플러그용 콘택홀은 셀영역(A)에만 형성된다.After the transistor is fabricated by performing an ion implantation process to form the impurity junction 35, a first high temperature oxide film (HTO) 36 and a first interlayer insulating film 37 are formed on the entire surface, and the first interlayer is formed. The insulating film 37 and the first high temperature oxide film 36 are selectively etched to form plug contact holes. At this time, the plug contact hole is formed only in the cell region A. FIG.
계속해서, 플러그용 콘택홀에 매립되는 폴리실리콘 플러그(38)를 형성한 후, 폴리실리콘 플러그(38)를 포함한 전면에 제 2 층간절연막(39), 제 2 고온산화막(40)을 형성하고, 셀영역(A)상의 제 2 고온산화막(40)상에 하부전극(41)/ 강유전체막(42)/상부전극(43)의 적층구조로 이루어진 강유전체 캐패시터를 형성한다. 이 때, 하부전극(41), 강유전체막(42), 상부전극(43)은 통상적인 막들을 이용한다.Subsequently, after the polysilicon plug 38 embedded in the plug contact hole is formed, the second interlayer insulating film 39 and the second high temperature oxide film 40 are formed on the entire surface including the polysilicon plug 38. On the second high temperature oxide film 40 on the cell region A, a ferroelectric capacitor having a stacked structure of the lower electrode 41 / ferroelectric film 42 / upper electrode 43 is formed. At this time, the lower electrode 41, the ferroelectric film 42, and the upper electrode 43 use conventional films.
계속해서, 상부전극(43)을 포함한 전면에 제 3 층간절연막(44)을 형성하고, 제 3 층간절연막(44)과 제 2 고온산화막(40)을 선택적으로 식각하여 상부전극(43)과 셀영역의 폴리실리콘플러그(38)를 접속시키기 위한 콘택홀과 주변회로영역(B)의 불순물접합(35)을 노출시키기 위한 콘택홀을 각각 형성한다.Subsequently, the third interlayer insulating film 44 is formed on the entire surface including the upper electrode 43, and the third interlayer insulating film 44 and the second high temperature oxide film 40 are selectively etched to form the upper electrode 43 and the cell. A contact hole for connecting the polysilicon plug 38 in the region and a contact hole for exposing the impurity junction 35 in the peripheral circuit region B are formed, respectively.
콘택홀을 포함한 전면에 금속배선막을 증착한 후 패터닝하여 상부전극(43)과 폴리실리콘플러그(38)를 접속시키는 금속배선(45)과, 주변회로영역(B)의 불순물접합(35)에 접속되는 금속배선(36)을 형성한다.A metal wiring film is deposited on the entire surface including the contact hole and then patterned to connect the metal wiring 45 connecting the upper electrode 43 and the polysilicon plug 38 to the impurity junction 35 of the peripheral circuit region B. A metal wiring 36 is formed.
상술한 바와 같이, 강유전체 캐패시터의 하부에 폴리실리콘플러그(38)이 존재하는 경우, 이에 따른 단차가 후속 강유전체 캐패시터 형성시 하부층의 평탄도에 민감한 스피온(Spin On)방법으로 이루어지는 경우에는 하부층이 폴리실리콘플러그 (38)의 단차에 민감할 수 있으나, 미리 셀영역(A)의 반도체기판(31)을 미리 식각하므로서 단차(E)를 감소시켜 평탄도에 유리하다.As described above, when the polysilicon plug 38 is present in the lower portion of the ferroelectric capacitor, the lower layer is poly when the step is made by the spin on method which is sensitive to the flatness of the lower layer when the subsequent ferroelectric capacitor is formed. Although the silicon plug 38 may be sensitive to the step difference, the step E may be reduced by pre-etching the semiconductor substrate 31 in the cell region A in advance, which is advantageous in the flatness.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명의 강유전체 메모리 소자의 제조 방법은 셀영역을 선택적으로 미리 식각하여 후속 공정을 진행하므로써 셀영역과 주변회로영역의 단차를 감소시킬 수 있으며, 단차를 감소시키므로 금속배선의 콘택저항을 확보할 수 있는 효과가 있다.In the method of manufacturing the ferroelectric memory device of the present invention as described above, the step between the cell region and the peripheral circuit region can be reduced by selectively etching the cell region in advance, and the step difference can be reduced. There is an effect that can be secured.
또한, 셀영역 식각시 습식식각을 이용하므로 반도체기판 표면의 결함 생성을 억제할 수 있으며, 셀영역과 주변회로영역의 경계면을 완만하게 하여 후속 공정을 용이하게 진행할 수 있는 효과가 있다.In addition, since wet etching is used to etch the cell region, defect generation on the surface of the semiconductor substrate can be suppressed, and the interface between the cell region and the peripheral circuit region can be smoothed to facilitate the subsequent process.
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| KR100905187B1 (en) * | 2002-12-31 | 2009-06-29 | 주식회사 하이닉스반도체 | Method for fabricating contact plug of semiconductor device |
| US8373234B2 (en) | 2009-12-09 | 2013-02-12 | Hynix Semiconductor Inc. | Semiconductor device and method for forming the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |