KR20020010974A - Method for forming FeRAM capable of reducing steps of metal wire forming - Google Patents
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Abstract
Description
본 발명은 강유전체 메모리 소자 제조 분야에 관한 것으로, 특히 상부전극과랜딩 패드를 연결하기 위한 금속배선 형성 과정에서 강유전체 캐패시터 특성이 저하되는 것을 방지하고 폴리실리콘 랜딩 패드와 금속배선 간의 콘택 저항을 감소시킬 수 있으며 제조 공정을 단순화시킬 수 있는 강유전체 메모리 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of manufacturing a ferroelectric memory device, and in particular, prevents deterioration of ferroelectric capacitor characteristics during metallization for connecting the upper electrode and the landing pad, and reduces contact resistance between the polysilicon landing pad and the metallization. And it relates to a method of manufacturing a ferroelectric memory device that can simplify the manufacturing process.
메모리 소자는 데이터를 저장해두고 필요할 때에 꺼내어 볼 수 있는 장치를 일컫는다. 특히, DRAM(Dynamic Random Access Memory)을 중심으로 하는 반도체 메모리 소자는 크기가 작고, 높은 신뢰도 및 저렴한 가격이라는 장점 이외에도 상대적으로 고속 동작이 가능하여서 매우 급속히 개발, 보급되어 있다.A memory device refers to a device that stores data and can be ejected when needed. In particular, semiconductor memory devices, mainly DRAM (Dynamic Random Access Memory), have been developed and disseminated very rapidly because of their small size, high reliability, and low cost, and relatively high speed operation.
한편, 반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.Meanwhile, by using ferroelectric materials in capacitors in semiconductor memory devices, development of devices capable of using a large-capacity memory while overcoming the limitation of refresh required in conventional DRAM (Dynamic Random Access Memory) devices has been in progress. . A ferroelectric random access memory (FeRAM) device is a nonvolatile memory device that not only stores stored information even when a power supply is cut off, but also has an operation speed comparable to that of a conventional DRAM.
FeRAM의 축전물질로는 SriBijTa2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자에 응용하고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.As the storage material of FeRAM, Sr i Bi j Ta 2 O 9 (hereinafter SBT) and Pb (Zr, Ti) O 3 (hereinafter PZT) thin films are mainly used. Ferroelectrics have hundreds to thousands of dielectric constants at room temperature and have two stable remnant polarization states, making them thin and applying them to nonvolatile memory devices. Nonvolatile memory devices using a ferroelectric thin film use the principle of inputting a signal by adjusting the direction of polarization in the direction of an applied electric field and storing digital signals 1 and 0 by the direction of residual polarization remaining when the electric field is removed. .
트랜지스터와 캐패시터를 각각 한 개씩 구비하는 FeRAM 소자가 개발되면서 FeRAM 소자도 점점 고집적화되어 DRAM과 유사한 고집적 소자의 실현이 현실화되고 있다. 그에 따라 셀 크기를 줄이기 위해 FeRAM 셀 구조 역시 CUB(capacitor under bit line) 구조에서 COB(capacitor over bit line) 구조로 변화해 가고 있다. 이러한 구조 변화에 의해 캐패시터와 트랜지스터를 연결하는 콘택홀의 깊이가 증가되는데, 콘택홀 형성을 위한 식각 부담 등을 감소시키기 위해 비트라인 형성시 캐패시터와 트랜지스터를 연결하기 위해 랜딩 패드(landing pad)를 형성한다.As FeRAM devices each having a transistor and a capacitor have been developed, FeRAM devices have also been increasingly integrated to realize high-integration devices similar to DRAM. Accordingly, in order to reduce the cell size, the FeRAM cell structure is also changing from a CUB (capacitor under bit line) structure to a COB (capacitor over bit line) structure. Due to this structure change, the depth of the contact hole connecting the capacitor and the transistor is increased, and a landing pad is formed to connect the capacitor and the transistor when the bit line is formed to reduce the etching burden for forming the contact hole. .
첨부된 도면 도 1a 및 도 1b를 참조하여 종래 기술에 따른 FeRAM 소자 제조 방법을 설명한다.A method of manufacturing a FeRAM device according to the prior art will be described with reference to FIGS. 1A and 1B.
도 1a는 소자분리막(11)과 CMOS 트랜지스터 형성이 완료된 실리콘 기판(10) 상부를 덮는 제1 층간절연막(15)을 선택적으로 식각하여 그 각각이 소오스(14A)와 드레인(14B)을 노출시키는 제1 콘택홀 및 제2 콘택홀을 형성하고, 소오스(14B)와 연결되는 폴리실리콘 비트라인(16)을 형성하면서 이후에 형성될 캐패시터의 상부전극과 트랜지스터의 드레인(14B)을 연결시키기 위해 폴리실리콘으로 랜딩 패드(17)를 형성하고, 전체 구조 상에 제2 층간절연막(18)을 형성한 다음, 하부전극(19),강유전체막(20) 및 상부전극(21)으로 이루어지는 캐패시터를 형성한 상태를 보이고 있다. 도면에서 미설명 도면부호 '12'는 게이트 절연막, '13'은 게이트 전극을 각각 나타낸다.1A selectively etches the device isolation film 11 and the first interlayer insulating film 15 covering the top of the silicon substrate 10 on which the CMOS transistor is formed, each of which exposes the source 14A and the drain 14B. Polysilicon is formed to form a first contact hole and a second contact hole, and to form a polysilicon bit line 16 connected to the source 14B to connect the upper electrode of the capacitor to be formed later with the drain 14B of the transistor. A landing pad 17, a second interlayer insulating film 18 on the entire structure, and then a capacitor including a lower electrode 19, a ferroelectric film 20, and an upper electrode 21. Is showing. In the drawings, reference numeral 12 denotes a gate insulating film, and 13 denotes a gate electrode.
도 1b는 전술한 바와 같이 캐패시터 형성이 완료된 전체 구조 상에 제3 층간절연막(22)을 형성하고, 캐패시터의 상부전극(21)을 노출시키는 제3 콘택홀과 랜딩 패드(17)를 노출시키는 제4 콘택홀을 각각 형성하고, 제3 콘택홀과 제4 콘택홀을 통하여 캐패시터의 상부전극(21)과 랜딩 패드(18)를 연결하는 금속배선(24)을 형성한 것을 나타내고 있다. 도 1b에서 도면부호 '23'은 TiN층을 나타낸다.FIG. 1B illustrates a third interlayer insulating film 22 formed on the entire structure of the capacitor, as described above, and a third contact hole and the landing pad 17 exposing the upper electrode 21 of the capacitor. Each of the four contact holes is formed, and the metal wiring 24 connecting the upper electrode 21 and the landing pad 18 of the capacitor is formed through the third contact hole and the fourth contact hole. In FIG. 1B, reference numeral 23 denotes a TiN layer.
종래 FeRAM 소자 제조 과정 중 상부전극(21)을 노출시키는 제3 콘택홀과 랜딩 패드(18)를 노출시키는 제4 콘택홀이 동시에 형성된 상태에서 통상의 방법대로 Ti층 및 TiN층을 적층하여 장벽금속층을 형성할 경우 Ti가 상부전극(21)으로 확산되어 강유전체막(20)의 특성을 열화시킬 우려가 있다. 이를 방지하기 위하여 도 1b에 보이는 바와 같이 TiN층(23)이 직접 상부전극(21)과 접촉해야 하는데, 이 경우 폴리실리콘으로 형성된 랜딩 패드(18)와 TiN층(23)이 접촉함에 따른 콘택 저항 증가를 방지하기 위하여 TiN층(23)이 랜딩 패드(17)와 접하지 않도록 TiN층(23)만을 패터닝하기 위한 별도의 공정을 진행하여야 한다. 따라서, TiN층(23)만을 식각하기 위해 별도의 식각 마스크 형성, 식각, 식각마스크 제거 공정과 같이 3단계의 공정을 추가적으로 실시해야함에 따라 소자 제조 수율이 저하되는 문제점이 있다.A barrier metal layer is formed by stacking a Ti layer and a TiN layer according to a conventional method in a state where a third contact hole exposing the upper electrode 21 and a fourth contact hole exposing the landing pad 18 are simultaneously formed during a conventional FeRAM device manufacturing process. If Ti is formed, Ti may diffuse into the upper electrode 21 and deteriorate the characteristics of the ferroelectric film 20. In order to prevent this, as shown in FIG. 1B, the TiN layer 23 should directly contact the upper electrode 21. In this case, the contact resistance of the landing pad 18 formed of polysilicon and the TiN layer 23 is in contact with each other. In order to prevent the increase, a separate process for patterning only the TiN layer 23 should be performed so that the TiN layer 23 does not contact the landing pad 17. Therefore, in order to etch only the TiN layer 23, a three-step process such as a separate etching mask, an etching, and an etching mask removal process must be additionally performed, resulting in a decrease in device manufacturing yield.
상기와 같은 문제점을 해결하기 위한 본 발명은 상부전극과 랜딩 패드를 연결하기 위한 금속배선 형성 과정에서 강유전체 캐패시터 특성이 저하되는 것을 방지하고 폴리실리콘 랜딩 패드와 금속배선 간의 콘택 저항을 감소시킬 수 있으며 제조 공정을 단순화시킬 수 있는 강유전체 메모리 소자 제조 방법을 제공하는데 그 목적이 있다.The present invention for solving the above problems can prevent the ferroelectric capacitor characteristics from deteriorating in the process of forming the metal wiring for connecting the upper electrode and the landing pad, and can reduce the contact resistance between the polysilicon landing pad and the metal wiring. It is an object of the present invention to provide a method for manufacturing a ferroelectric memory device that can simplify the process.
도 1a 및 도 1b는 종래 기술에 따른 FeRAM 소자 제조 공정 단면도,1A and 1B are cross-sectional views of a FeRAM device fabrication process according to the prior art;
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 FeRAM 소자 제조 공정 단면도.2A and 2B are cross-sectional views of a FeRAM device fabrication process according to an embodiment of the present invention.
*도면의 주요부분에 대한 도면 부호의 설명** Description of reference numerals for the main parts of the drawings *
36: 비트라인 37: 랜딩 패드36: bitline 37: landing pad
39: 제1 전도막 40: 강유전체막39: first conductive film 40: ferroelectric film
41: 제2 전도막 42: 하드마스크41: second conductive film 42: hard mask
44: 금속배선44: metal wiring
상기와 같은 목적을 달성하기 위한 본 발명은 트랜지스터 형성이 완료된 기판 상에 제1 층간절연막을 형성하는 제1 단계; 상기 트랜지스터의 소오스를 노출시키는 제1 콘택홀 및 상기 트랜지스터의 드레인을 노출시키는 제2 콘택홀을 형성하는 제2 단계; 상기 제1 콘택홀을 통하여 상기 소오스와 접하는 비트라인 및 상기 제2 콘택홀을 통하여 상기 드레인과 연결되는 제1 폴리실리콘막 패턴을 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하는 제4 단계; 상기 제2 층간절연막 상에 캐패시터의 하부전극을 이룰 제1 전도막, 강유전체막 및 캐패시터의 상부전극을 이룰 제2 전도막을 형성하는 제5 단계; 상기 제2 전도막 상에 전도체로 이루어지는 하드마스크를 형성하는 제6 단계; 상기 하드마스크를 식각마스크로 상기 제2 전도막을 식각하여 상부전극을 형성하는 제7 단계; 상기 강유전체막 및 상기 제1 전도막을 선택적으로 식각하여 강유전체막 패턴 및 하부전극을 형성하는 제8 단계; 상기 제8 단계가 완료된 전체 구조 상에 제3 층간절연막을 형성하는 제9 단계; 상기 상부전극 상의 상기 하드마스크를 노출시키는 제3 콘택홀 및 상기 제1 전도막 패턴을 노출시키는 제4 콘택홀을 형성하는 제10 단계; 및 상기 제3 콘택홀 및 상기 제4 콘택홀을 통하여 상기 폴리실리콘막 패턴과 상기 캐패시터의 상부전극을 연결시키는 배선을 형성하는 제11 단계를 포함하는 강유전체 메모리 소자 제조 방법을 제공한다.The present invention for achieving the above object is a first step of forming a first interlayer insulating film on the substrate on which the transistor formation is completed; Forming a first contact hole exposing the source of the transistor and a second contact hole exposing the drain of the transistor; Forming a bit line contacting the source through the first contact hole and a first polysilicon layer pattern connected to the drain through the second contact hole; A fourth step of forming a second interlayer insulating film on the entire structure of which the third step is completed; A fifth step of forming a first conductive film for forming a lower electrode of the capacitor, a ferroelectric film, and a second conductive film for forming an upper electrode of the capacitor on the second interlayer insulating film; A sixth step of forming a hard mask made of a conductor on the second conductive film; A seventh step of forming an upper electrode by etching the second conductive layer using the hard mask as an etching mask; An eighth step of selectively etching the ferroelectric film and the first conductive film to form a ferroelectric film pattern and a lower electrode; A ninth step of forming a third interlayer insulating film on the entire structure in which the eighth step is completed; Forming a third contact hole exposing the hard mask on the upper electrode and a fourth contact hole exposing the first conductive layer pattern; And forming an interconnection line connecting the polysilicon layer pattern and the upper electrode of the capacitor through the third contact hole and the fourth contact hole.
본 발명은 상부전극 패터닝 과정에서 식각마스크로 이용되는 TiN 등의 하드 마스크(hard mask)를 종래보다 두껍게 형성하고 상부전극 패터닝을 위한 식각 공정 후 제거하지 않고 잔류시켜 추가 공정 없이 강유전체의 열화방지막(capacitor cover layer)으로 활용하는데 그 특징이 있다. 이와 같이 상부전극 상에 하드 마스크를 잔류시킴으로써 캐패시터 상부전극과 폴리실리콘 랜딩 패드를 연결하는 금속배선 하부에 Ti층 및 TiN층으로 이루어지는 적층구조의 장벽금속층을 형성할 수 있다. 그에 따라 폴리실리콘 랜딩 패드와 금속배선 간의 콘택 저항을 획기적으로 개선시킬 수 있다.In the present invention, a hard mask such as TiN, which is used as an etch mask in the upper electrode patterning process, is formed thicker than before, and remains without being removed after the etching process for the upper electrode patterning. It is used as a cover layer. As such, the hard mask is left on the upper electrode to form a barrier metal layer having a stacked structure consisting of a Ti layer and a TiN layer under the metal wiring connecting the capacitor upper electrode and the polysilicon landing pad. Accordingly, the contact resistance between the polysilicon landing pad and the metallization can be significantly improved.
첨부된 도면 도 2a 및 도 2b를 참조하여 본 발명의 실시 예에 따른 FeRAM 소자 제조 방법을 설명한다.2A and 2B, a method of manufacturing a FeRAM device according to an exemplary embodiment of the present invention will be described.
먼저 도 2a에 도시한 바와 같이 소자분리막(31)과 CMOS 트랜지스터 형성이 완료된 실리콘 기판(30) 상부를 덮는 제1 층간절연막(35)을 선택적으로 식각하여 그 각각이 소오스(34A)와 드레인(34B)을 노출시키는 제1 콘택홀 및 제2 콘택홀을 형성하고, 소오스(34B)와 연결되는 폴리실리콘 비트라인(36)을 형성하면서 이후에 형성될 캐패시터의 상부전극과 트랜지스터의 드레인(34B)을 연결시키기 위해 폴리실리콘으로 랜딩 패드(37)를 형성하고, 전체 구조 상에 제2 층간절연막(38)을 형성한 다음, 전체 구조 상에 하부전극을 이룰 제1 전도막(39), 강유전체막(40), 상부전극을 이룰 제2 전도막(41) 및 하드마스크(42)를 형성하고, 하드마스크(42)로 덮이지 않은 제2 전도막(41)을 식각하여 상부전극을 형성하고, 상기 하드마스크(42)를 제거하지 않고, 강유전체막(40) 및 제1 전도막(39)을 선택적으로 식각하여 강유전체막(40) 패턴 및 하부전극을 형성한다. 상기 하드마스크(42)는 TiN 등으로 형성하며 그 두께는 상부전극 형성을 위한 식각 공정후 잔류하는 하드마스크(42)의 두께가 100 Å 이상이 되도록 고려하여 형성한다.First, as shown in FIG. 2A, the first interlayer insulating layer 35 covering the device isolation layer 31 and the upper portion of the silicon substrate 30 on which the CMOS transistor is formed is selectively etched, and each of the source 34A and the drain 34B is selectively etched. ) And a polysilicon bit line 36 connected to the source 34B to form a first contact hole and a second contact hole, respectively, to expose the upper electrode of the capacitor and the drain 34B of the transistor. A landing pad 37 is formed of polysilicon to form a connection, and a second interlayer insulating film 38 is formed on the entire structure, and then the first conductive layer 39 and the ferroelectric layer are formed on the entire structure. 40), a second conductive film 41 and a hard mask 42 forming the upper electrode are formed, and the second conductive film 41 not covered with the hard mask 42 is etched to form an upper electrode. The ferroelectric film 40 and the first conductive film 3 can be removed without removing the hard mask 42. 9) is selectively etched to form the ferroelectric film 40 pattern and the lower electrode. The hard mask 42 is formed of TiN or the like, and the thickness thereof is formed in consideration of the thickness of the hard mask 42 remaining after the etching process for forming the upper electrode to be 100 Å or more.
도면에서 미설명 도면부호 '32'는 게이트 절연막, '33'은 게이트 전극을 각각 나타낸다.In the drawings, reference numeral 32 denotes a gate insulating film, and 33 denotes a gate electrode.
다음으로 도 2b에 보이는 바와 같이, 캐패시터 형성이 완료된 전체 구조 상에 제3 층간절연막(43)을 형성하고, 캐패시터의 상부전극(41)을 덮고 있는 하드마스크(42)를 노출시키는 제3 콘택홀과 랜딩 패드(37)를 노출시키는 제4 콘택홀을 형성하고, 제3 콘택홀과 제4 콘택홀을 통하여 캐패시터의 상부전극(41)을 덮는 하드마스크(42)와 랜딩 패드(37)를 연결하는 금속배선(44)을 형성한다. 상기 금속배선(44) 하부에 Ti층 및 TiN층을 적층하여 장벽금속층을 형성함으로써, 폴리실리콘 랜딩 패드(37)와 금속배선(44) 사이에 옴 콘택(Ohmic contact)을 형성할 수도 있다. 본 발명의 실시 예에서 상기 금속배선(44)은 Al으로 형성한다.Next, as shown in FIG. 2B, the third contact hole exposing the hard mask 42 covering the upper electrode 41 of the capacitor is formed on the third interlayer insulating film 43 on the entire structure of the capacitor formation. And a fourth contact hole exposing the landing pad 37, and connecting the hard mask 42 and the landing pad 37 to cover the upper electrode 41 of the capacitor through the third contact hole and the fourth contact hole. The metal wiring 44 is formed. An ohmic contact may be formed between the polysilicon landing pad 37 and the metal wiring 44 by forming a barrier metal layer by stacking a Ti layer and a TiN layer under the metal wiring 44. In the embodiment of the present invention, the metal wire 44 is formed of Al.
한편, 상기 강유전체막(40) 및 제1 전도막(39) 식각 후 또는 상기 금속배선(44) 형성 전 후에 강유전체 캐패시터의 특성 회복을 위하여 N2및 NH3분위기에서 700 ℃ 이하의 온도로 열처리 공정을 실시한다. 이와 같은 열처리 공정은 상부전극과 하드마스크층 사이의 계면에 막질 변형이 일어나지 않는 조건에서 실시한다.On the other hand, after the etching of the ferroelectric film 40 and the first conductive film 39 or before the formation of the metal wiring 44 to recover the characteristics of the ferroelectric capacitor heat treatment process at a temperature of 700 ℃ or less in N 2 and NH 3 atmosphere Is carried out. Such a heat treatment process is carried out under the condition that no film quality deformation occurs at the interface between the upper electrode and the hard mask layer.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명은 상부전극 패터닝시 식각마스크로 이용된 하드마스크를 캐패시터 열화방지용층으로 동시에 이용함에 따라 상부전극과 폴리실리콘 랜딩패드를 연결하기 위한 금속배선 형성시 강유전체 캐패시터가 열화되는 것을 방지할 수 있다. 이에 따라 상부전극 상에만 장벽금속층을 형성하기 위해 요구되는 다수의 공정 단계를 생략할 수 있어 공정 단순화를 통한 원가절감 및 생산수율 개선에 큰 효과를 얻을 수 있다.The present invention made as described above prevents the ferroelectric capacitor from deteriorating when forming a metal wiring for connecting the upper electrode and the polysilicon landing pad by simultaneously using a hard mask used as an etch mask during the upper electrode patterning as a capacitor deterioration preventing layer. can do. As a result, many process steps required to form the barrier metal layer only on the upper electrode can be omitted, thereby greatly reducing cost and improving production yield by simplifying the process.
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