KR100846365B1 - Method for fabricating capacitor in Ferroeclectric Random Access Memory using noble-base hardmask - Google Patents

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Abstract

본 발명은 식각후 캐패시터의 측벽에 펜스가 생성되는 것을 방지하고, 하드마스크의 과도식각시 강유전체막이 손상되는 것을 방지하는데 적합한 강유전체 캐패시터의 제조 방법을 제공하기 위한 것으로, 제1 도전막, 강유전체막 및 제2 도전막을 차례로 형성하는 단계, 상기 제2 도전막을 선택적으로 식각하여 상부전극을 형성하는 단계, 상기 상부전극을 포함한 전면에 노블계 하드마스크를 형성하는 단계, 상기 노블계 하드마스크상에 하부전극을 정의하는 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각마스크로 상기 노블계 하드마스크를 식각하는 단계, 상기 감광막패턴을 제거하는 단계, 및 상기 식각된 노블계 하드마스크를 식각마스크로 상기 강유전체막과 제1 도전막을 동시에 식각하여 하부전극을 형성하는 단계를 포함한다.
The present invention is to provide a method of manufacturing a ferroelectric capacitor suitable for preventing the formation of the fence on the sidewall of the capacitor after etching, and to prevent damage to the ferroelectric film during the excessive etching of the hard mask, the first conductive film, the ferroelectric film and Forming a second conductive film in sequence, selectively etching the second conductive film to form an upper electrode, forming a noble hard mask on the entire surface including the upper electrode, and forming a lower electrode on the noble hard mask Forming a photoresist pattern defining the photoresist, etching the noble hard mask using the photoresist pattern as an etch mask, removing the photoresist pattern, and using the etched noble hard mask as an etch mask. And etching the first conductive film at the same time to form a lower electrode.

하드마스크, 노블계, 강유전체, DICD, FICD, RuTiNHard Mask, Noble, Ferroelectric, DICD, FICD, RuTiN

Description

노블계 하드마스크를 이용한 강유전체 메모리소자의 캐패시터 제조 방법{Method for fabricating capacitor in Ferroeclectric Random Access Memory using noble-base hardmask} Method for fabricating capacitor in Ferroeclectric Random Access Memory using noble-base hardmask using noble hard mask             

도 1은 종래기술에 따른 강유전체 메모리 소자의 구조 단면도,1 is a cross-sectional view of a structure of a ferroelectric memory device according to the prior art;

도 2a 내지 도 2b는 도 1에 도시된 강유전체 캐패시터 형성 방법의 일예를 도시한 공정 단면도,2A to 2B are cross-sectional views illustrating an example of a method of forming the ferroelectric capacitor shown in FIG. 1;

도 3a 내지 도 3b는 도 1에 도시된 강유전체 캐패시터 형성 방법의 다른 예를 도시한 공정 단면도,3A to 3B are cross-sectional views illustrating another example of the method of forming the ferroelectric capacitor shown in FIG. 1;

도 4a 내지 도 4e는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도.
4A to 4E are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

41 : 반도체기판 42 : 소자분리막41: semiconductor substrate 42: device isolation film

43 : 게이트산화막 44 : 워드라인43: gate oxide film 44: word line

45a,45b : 소스/드레인영역 46 : 제1 층간절연막45a, 45b: source / drain region 46: first interlayer insulating film

47 : 비트라인콘택 48 : 비트라인 47: bit line contact 48: bit line                 

49 : 제2 층간절연막 50 : 스토리지노드콘택49: second interlayer insulating film 50: storage node contact

51a : 접착층 52a : 하부전극51a: adhesive layer 52a: lower electrode

53a : 강유전체막 54a : 상부전극53a: ferroelectric film 54a: upper electrode

56a : 노블계 하드마스크
56a: Noble Hard Mask

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a ferroelectric memory device.

일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.In general, by using a ferroelectric thin film in a ferroelectric capacitor in a semiconductor memory device, the development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a DRAM (Dynamic Random Access Memory) device is in progress. come. Ferroelectric Random Access Memory (hereinafter referred to as 'FeRAM') device using the ferroelectric thin film is a kind of nonvolatile memory device that has the advantage of storing the stored information even when the power is cut off. In addition, the operating speed is comparable to DRAM, and is becoming the next generation memory device.

이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다. Ferroelectric thin films such as SrBi 2 Ta 2 O 9 (hereinafter abbreviated as 'SBT') and Pb (Zr, Ti) O 3 (hereinafter abbreviated as 'PZT') are mainly used as storage materials for such FeRAM devices. Ferroelectric thin films have dielectric constants ranging from hundreds to thousands at room temperature, and have two stable Remnant polarization (Pr) states, making them thinner and thus being applied to nonvolatile memory devices.

강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.Non-volatile memory devices using ferroelectric thin films store the digital signals '1' and '0' by controlling the direction of polarization in the direction of the applied electric field and inputting the signal, and the residual polarization remaining when the electric field is removed. The hysteresis characteristic is used.

FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj )2O9(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다. When using a ferroelectric thin film such as Sr x Bi y (Ta i Nb j ) 2 O 9 (hereinafter referred to as SBTN) having a perovskite structure in addition to the above-described PZT and SBT as a ferroelectric thin film of a ferroelectric capacitor in a FeRAM device In general, upper and lower electrodes are formed by using metals such as platinum (Pt), iridium (Ir), ruthenium (Ru), iridium oxide (IrO), ruthenium oxide (RuO), and platinum alloy (Pt-alloy). .

도 1은 통상적인 강유전체 메모리 소자의 캐패시터의 단면도이다.1 is a cross-sectional view of a capacitor of a conventional ferroelectric memory device.

도 1을 참조하면, 반도체기판(11)에 활성영역을 정의하는 소자분리막(12)이 형성되고, 반도체기판(11)상에 게이트산화막(13)과 워드라인(14)의 적층구조물이 형성되며, 워드라인(14) 양측의 반도체기판(11)에 소스/드레인영역(15a, 15b)이 형성된다.Referring to FIG. 1, an isolation layer 12 defining an active region is formed on a semiconductor substrate 11, and a stacked structure of a gate oxide layer 13 and a word line 14 is formed on the semiconductor substrate 11. Source / drain regions 15a and 15b are formed in the semiconductor substrate 11 on both sides of the word line 14.

그리고, 워드라인(14)과 소스/드레인영역(15a, 15b)을 포함하는 트랜지스터 상에 제1층간절연막(16)이 형성되고, 제1층간절연막(16)을 관통하여 일측 소스/드레인영역(15a)에 콘택되는 비트라인콘택(17)을 통해 비트라인(18)이 연결된다.A first interlayer insulating film 16 is formed on the transistor including the word line 14 and the source / drain regions 15a and 15b, and penetrates through the first interlayer insulating film 16 to form one source / drain region ( The bit line 18 is connected through a bit line contact 17 which contacts 15a.

그리고, 비트라인(18)을 포함한 전면에 제2층간절연막(19)이 형성되고, 제2층간절연막(19)과 제1층간절연막(16)을 동시에 관통하여 타측 소스/드레인영역(15b)에 이르는 스토리지노드콘택(20)이 형성된다.A second interlayer insulating film 19 is formed on the entire surface including the bit line 18, and simultaneously passes through the second interlayer insulating film 19 and the first interlayer insulating film 16 to the other source / drain region 15b. Leading storage node contacts 20 are formed.

그리고, 스토리지노드콘택(20)을 오픈시킨 개구를 갖는 접착층(21)과 접착층상에 하부전극(22), 강유전체막(23) 및 상부전극(24)으로 이루어진 강유전체 캐패시터가 형성되고, 강유전체 캐패시터를 제3 층간절연막(25)이 덮고 있다.Then, a ferroelectric capacitor including a lower electrode 22, a ferroelectric film 23, and an upper electrode 24 is formed on the adhesive layer 21 and the adhesive layer having an opening in which the storage node contact 20 is opened, and the ferroelectric capacitor is formed. The third interlayer insulating film 25 is covered.

그리고, 제3 층간절연막(25)을 식각하여 노출된 상부전극(24)의 표면에 확산방지막(26)과 플레이트라인(27)이 연결된다.The diffusion barrier 26 and the plate line 27 are connected to the surface of the upper electrode 24 exposed by etching the third interlayer insulating layer 25.

전술한 도 1의 강유전체 메모리 소자는 COB(Capacitor Over Bitline) 구조로서 CUB(Capacitor Under Bitline) 구조보다는 집적도가 높다.The above-described ferroelectric memory device of FIG. 1 has a higher degree of integration than a capacitor under bitline (CUB) structure as a capacitor over bitline (COB) structure.

도 2a 내지 도 2b는 도 1의 강유전체 캐패시터의 형성 방법을 설명하기 위한 제조 공정 단면도이다.2A to 2B are cross-sectional views of a manufacturing process for explaining a method of forming the ferroelectric capacitor of FIG. 1.

도 2a에 도시된 바와 같이, 하부전극(22), 강유전체막(23), 상부전극(24)을 차례로 증착한 후, 상부전극(24)을 먼저 패터닝하여 강유전체 캐패시터의 상부전극(24)을 형성하고, 상부전극(24)상에 하부전극을 정의하는 감광막패턴(28)을 형성한다.As shown in FIG. 2A, after depositing the lower electrode 22, the ferroelectric film 23, and the upper electrode 24, the upper electrode 24 is first patterned to form the upper electrode 24 of the ferroelectric capacitor. A photoresist pattern 28 defining a lower electrode is formed on the upper electrode 24.

도 2b에 도시된 바와 같이, 감광막패턴(28)을 식각마스크로 하여 강유전체막(23)과 하부전극(22)을 동시에 패터닝하여 강유전체 캐패시터의 강유전체막(23) 과 하부전극(22)을 형성한다. As shown in FIG. 2B, the ferroelectric layer 23 and the lower electrode 22 are simultaneously patterned using the photoresist pattern 28 as an etching mask to form the ferroelectric layer 23 and the lower electrode 22 of the ferroelectric capacitor. .

그러나, 강유전체막(23)과 하부전극(22)을 동시에 패터닝하기 위해 두꺼운 감광막을 요구하므로 식각후 식각되는 패턴 측벽에 펜스(29)가 발생되어 최초 감광막패턴(28)의 DICD(Develop Inspection Critical Dimension)대비 하부전극(22)의 FICD(Final Inspection Critical Dimension)가 크고, 즉 CD 이득이 큰 문제가 있다. 이러한 펜스는 상하부전극간 단락을 초래하는 문제가 있다.However, since a thick photosensitive film is required to simultaneously pattern the ferroelectric film 23 and the lower electrode 22, a fence 29 is generated on the sidewall of the pattern to be etched after etching, so that the development inspection critical dimension of the initial photosensitive film pattern 28 is DICD ), There is a problem that the final inspection critical dimension (FICD) of the lower electrode 22 is large, that is, the CD gain is large. This fence has a problem of causing a short circuit between the upper and lower electrodes.

상기한 문제점을 해결하기 위해 하드마스크를 적용하여 강유전체 캐패시터의 식각 과정을 수행하는 방법에 제안되었다.In order to solve the above problems, a method of etching the ferroelectric capacitor by applying a hard mask has been proposed.

도 3a 내지 3b는 종래기술의 다른 예에 따른 강유전체 캐패시터의 형성 방법을 도시한 공정 단면도이다.3A to 3B are cross-sectional views illustrating a method of forming a ferroelectric capacitor according to another example of the related art.

도 3a에 도시된 바와 같이, 하부전극용 도전막(31), 강유전체막(32), 상부전극용 도전막(도시 생략)을 차례로 증착한 후, 상부전극용 도전막을 먼저 패터닝하여 상부전극(33)을 형성하고, 상부전극(33)을 포함한 전면에 하드마스크로서 TiN(34)을 증착한다.As shown in FIG. 3A, after depositing the lower electrode conductive film 31, the ferroelectric film 32, and the upper electrode conductive film (not shown), the upper electrode conductive film is first patterned to form the upper electrode 33. ), And TiN 34 is deposited as a hard mask on the entire surface including the upper electrode 33.

다음으로, TiN(34)상에 하부전극을 정의하는 감광막패턴(35)을 형성한다.Next, a photosensitive film pattern 35 defining a lower electrode is formed on the TiN 34.

도 3b에 도시된 바와 같이, 감광막패턴(35)을 식각마스크로 TiN(34)을 식각한 후, 감광막패턴(35)을 제거한다. 다음으로, 식각처리된 TiN(34a)을 식각마스크로 강유전체막(32)과 하부전극용 도전막(31)을 동시에 패터닝하여 강유전체 캐패시터의 강유전체막(32a)과 하부전극(31a)을 형성한다.As shown in FIG. 3B, after the TiN 34 is etched using the photoresist pattern 35 as an etching mask, the photoresist pattern 35 is removed. Next, the ferroelectric layer 32 and the lower electrode conductive layer 31 are simultaneously patterned using the etched TiN 34a as an etch mask to form the ferroelectric layer 32a and the lower electrode 31a of the ferroelectric capacitor.

전술한 TiN을 적용한 강유전체 캐패시터의 형성 방법은 감광막이 TiN을 식각 하기 위한 두께만 요구되므로 펜스 형성을 억제하고, 이에 따라 DICD 대비 FICD의 비율을 감소시키는 장점이 있다. The method of forming the ferroelectric capacitor using TiN described above has the advantage of suppressing fence formation since the photosensitive film is required only to have a thickness for etching TiN, thereby reducing the ratio of FICD to DICD.

그러나, 하드마스크인 TiN은 상하부전극과 이종 물질이면서 산화에 취약한 물질로서, 잔류시키는 경우 후속 강유전체막의 회복 열공정시 산화되는 문제가 있어 반드시 제거해야만 한다. 결국, TiN을 제거하기 위한 과도식각이 필요하고, 이에 따라 과도식각시 하부의 강유전체막이 손상받는 문제가 있다.
However, TiN, which is a hard mask, is a heterogeneous material which is heterogeneous with the upper and lower electrodes, and if left, there is a problem of oxidizing during the recovery thermal process of the subsequent ferroelectric film and must be removed. As a result, it is necessary to overetch to remove TiN, and thus, there is a problem in that the ferroelectric film under the damaged portion is over-etched.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로, 식각후 캐패시터의 측벽에 펜스가 생성되는 것을 방지하고, 하드마스크의 과도식각시 강유전체막이 손상되는 것을 방지하는데 적합한 강유전체 캐패시터의 제조 방법을 제공함에 그 목적이 있다.
The present invention has been made to solve the problems of the prior art, a method of manufacturing a ferroelectric capacitor suitable for preventing the fence is formed on the sidewall of the capacitor after etching, and to prevent damage to the ferroelectric film during the excessive etching of the hard mask. The purpose is to provide.

상기 목적을 달성하기 위한 본 발명의 강유전체 캐패시터의 제조 방법은 제1 도전막, 강유전체막 및 제2 도전막을 차례로 형성하는 단계, 상기 제2 도전막을 선택적으로 식각하여 상부전극을 형성하는 단계, 상기 상부전극을 포함한 전면에 노블계 하드마스크를 형성하는 단계, 상기 노블계 하드마스크상에 하부전극을 정의하는 감광막패턴을 형성하는 단계, 상기 감광막패턴을 식각마스크로 상기 노블계 하드마스크를 식각하는 단계, 상기 감광막패턴을 제거하는 단계, 및 상기 식각된 노블계 하드마스크를 식각마스크로 상기 강유전체막과 제1 도전막을 동시에 식각하여 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 노블계 하드마스크는 RuTiN, IrTiN, Ir, IrOx(x=1∼2), Ru, Rh, RhOx (x=1∼2) 및 Pt로 이루어진 그룹중에서 선택된 하나를 이용하거나, 또는 이들의 조합을 이용하는 것을 특징으로 한다.The method of manufacturing a ferroelectric capacitor of the present invention for achieving the above object comprises the steps of sequentially forming a first conductive film, a ferroelectric film and a second conductive film, selectively etching the second conductive film to form an upper electrode, the upper Forming a noble hard mask on an entire surface including an electrode, forming a photoresist pattern defining a lower electrode on the noble hard mask, and etching the noble hard mask using the photoresist pattern as an etch mask; Removing the photoresist layer pattern, and simultaneously etching the ferroelectric layer and the first conductive layer using the etched noble hard mask as an etch mask to form a lower electrode. It is used one selected from the group consisting of RuTiN, IrTiN, Ir, IrO x (x = 1~2), Ru, Rh, RhO x (x = 1~2) , and platinum (Pt) Or, or it is characterized by using a combination of the two.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 4a 내지 도 4e는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.4A through 4E are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to an embodiment of the present invention.

도 4a에 도시된 바와 같이, 반도체기판(41)에 소자간 분리를 위한 소자분리막(42)을 형성하여 활성영역을 정의하고, 반도체기판(41)의 활성영역상에 게이트산화막(43)과 워드라인(44)을 차례로 형성한다.As shown in FIG. 4A, an isolation region 42 for device isolation is formed on the semiconductor substrate 41 to define an active region, and a gate oxide layer 43 and a word are formed on the active region of the semiconductor substrate 41. Lines 44 are formed in turn.

다음으로, 워드라인(44) 양측의 반도체기판(41)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(45a, 45b)을 형성한다.Next, impurities are implanted into the semiconductor substrate 41 on both sides of the word line 44 to form source / drain regions 45a and 45b of the transistor.

한편, 도면에 도시되지 않았지만, 워드라인(44)의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD(Lightly Doped Drain) 구조의 소스/드레인영역을 형성할 수 있다. 즉, 워드라인을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인의 양측벽에 스페이서를 형성하고, 워드라인과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역을 형성한다.Although not illustrated in the drawings, spacers may be formed on both sidewalls of the word line 44, thereby forming a source / drain region having a lightly doped drain (LDD) structure. In other words, the LDD region is formed by ion implanting low concentration impurities using a word line as a mask, and then spacers are formed on both sidewalls of the word line, and the ion / implant implanted with high concentration impurities using the word line and spacer as a mask to contact the LDD region. A drain region is formed.

다음으로, 트랜지스터가 형성된 반도체기판(41)상에 제1 층간절연막(46)을 증착 및 평탄화한 후, 비트라인콘택마스크(도시 생략)로 제1 층간절연막(46)을 식각하여 일측 소스/드레인영역(45a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(47)을 형성한다. 여기서, 비트라인콘택(47)은 텅스텐(W)을 증착한 후 에치백(Etch back)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 형성할 수 있다.Next, after depositing and planarizing the first interlayer insulating film 46 on the semiconductor substrate 41 on which the transistor is formed, the first interlayer insulating film 46 is etched with a bit line contact mask (not shown) to etch one source / drain. A bit line contact hole exposing the region 45a is formed, and a bit line contact 47 embedded in the bit line contact hole is formed. Here, the bit line contact 47 may be formed by depositing tungsten (W) through etch back or chemical mechanical polishing (CMP).

다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택 (47)에 연결되는 비트라인(48)을 형성하고, 비트라인(48)을 포함한 전면에 제2 층간절연막(49)을 증착한 후 평탄화한다.Next, a bit line conductive film is deposited on the entire surface, and then patterned to form a bit line 48 connected to the bit line contact 47, and a second interlayer insulating layer 49 is formed on the entire surface including the bit line 48. After deposition it is planarized.

다음으로, 스토리지노드콘택마스크(도시 생략)로 제2 층간절연막(49)과 제1 층간절연막(46)을 동시에 식각하여 타측 소스/드레인영역(45b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀에 스토리지노드콘택(50)을 매립시킨다.Next, the second interlayer insulating layer 49 and the first interlayer insulating layer 46 are simultaneously etched with a storage node contact mask (not shown) to form a storage node contact hole exposing the other source / drain region 45b. The storage node contact 50 is buried in the storage node contact hole.

한편, 스토리지노드콘택(40)은 폴리실리콘플러그(polysilicon-plug), 티타늄실리사이드(Ti-silicide) 및 티타늄나이트라이드(TiN)의 순서로 적층된 구조물로서, 이들의 형성 방법은 생략하기로 한다. 여기서, 티타늄실리사이드는 폴리실리콘플러그와 하부전극간 오믹콘택을 형성해주며, 티타늄나이트라이드는 폴리실리콘플 러그와 하부전극간 상호확산을 방지하는 배리어막이다.On the other hand, the storage node contact 40 is a structure stacked in the order of polysilicon plug (polysilicon-plug), titanium silicide (Ti-silicide) and titanium nitride (TiN), the formation method thereof will be omitted. Here, titanium silicide forms an ohmic contact between the polysilicon plug and the lower electrode, and titanium nitride is a barrier film that prevents mutual diffusion between the polysilicon plug and the lower electrode.

다음으로, 스토리지노드콘택(50)을 포함한 제2 층간절연막(49)상에 접착층(51)을 증착하고, 접착층(51)을 선택적으로 습식 또는 건식식각하여 스토리지노드콘택(50)을 오픈시킨 후, 전면에 하부전극용 제1 도전막(52), 강유전체막(53), 상부전극용 제2 도전막(54)을 차례로 증착한다.Next, the adhesive layer 51 is deposited on the second interlayer insulating layer 49 including the storage node contact 50, and the storage layer contact 50 is opened by selectively wet or dry etching the adhesive layer 51. The first conductive film 52 for the lower electrode, the ferroelectric film 53, and the second conductive film 54 for the upper electrode are sequentially deposited on the entire surface.

여기서, 접착층(51)으로는 Al2O3, TiO2 및 Ti로 이루어진 그룹중에서 선택된 하나를 이용하며, 그 두께는 10Å∼1000Å이다.Here, as the adhesive layer 51, one selected from the group consisting of Al 2 O 3 , TiO 2 and Ti is used, and the thickness thereof is 10 kPa to 1000 kPa.

그리고, 제1 도전막(52)과 제2 도전막(54)은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법(PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 제1 도전막(52)으로는 TiN, RuTiN, IrTiN, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다.The first conductive layer 52 and the second conductive layer 54 are one selected from chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), and plasma atomic layer deposition (PEALD). It is deposited using a deposition method, the first conductive film 52 is one selected from TiN, RuTiN, IrTiN, platinum (Pt), iridium (Ir), ruthenium (Ru), rhenium (Re) and rhodium (Rh) Use these complex structures.

그리고, 강유전체막(53)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD), 졸겔법(Sol-gel) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.In addition, the ferroelectric film 53 may be formed by depositing one selected from chemical vapor deposition (CVD), atomic layer deposition (ALD), metal organic deposition (MOD), sol-gel (Sol-gel) and spin coating (Spin coating). Deposition is carried out using one selected from conventional SBT, PZT, and BLT, or one selected from SBT, PZT, SBTN, and BLT in which impurities are added or compositionally changed.

한편, 도시되지 않았지만, 하부전극용 제1 도전막(52)을 형성하기 전에 하부전극으로부터의 산소확산을 방지하는 확산배리어막이 삽입될 수 있는데, 이 확산배 리어막으로는 TiN, RuTiN, IrTiN, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다.Although not shown, a diffusion barrier film for preventing oxygen diffusion from the lower electrode may be inserted before the first conductive film 52 for the lower electrode is formed. The diffusion barrier film may include TiN, RuTiN, IrTiN, One selected from platinum (Pt), iridium (Ir), ruthenium (Ru), rhenium (Re), and rhodium (Rh) or a composite structure thereof is used.

도 4b에 도시된 바와 같이, 제2 도전막(54)상에 감광막을 도포한 후, 감광막을 노광 및 현상하여 상부전극을 정의하는 제1 감광막패턴(55)을 형성한다.As shown in FIG. 4B, after the photosensitive film is coated on the second conductive film 54, the photosensitive film is exposed and developed to form a first photosensitive film pattern 55 defining the upper electrode.

다음으로, 제1 감광막패턴(55)을 식각마스크로 제2 도전막(54)을 식각하여 강유전체 캐패시터의 상부전극(54a)을 형성한다.Next, the second conductive layer 54 is etched using the first photoresist layer pattern 55 as an etch mask to form the upper electrode 54a of the ferroelectric capacitor.

도 4c에 도시된 바와 같이, 제1 감광막패턴(55)을 제거한 후, 전면에 노블계 하드마스크(56)를 증착한다. 여기서, 노블계 하드마스크(56)로는 RuTiN, IrTiN, Ir, IrOx(x=1∼2), Ru, Rh, RhOx(x=1∼2) 및 Pt로 이루어진 그룹중에서 선택된 하나를 이용하거나, 또는 이들의 조합을 이용한다. 한편, RuTiN, IrTiN은 비록 TiN을 함유하고 있으나, TiN보다 내산화성이 강한 것으로 알려져 있다.As shown in FIG. 4C, after removing the first photoresist layer pattern 55, a noble hard mask 56 is deposited on the entire surface. Here, the noble hard mask 56 may be one selected from the group consisting of RuTiN, IrTiN, Ir, IrO x (x = 1 to 2), Ru, Rh, RhO x (x = 1 to 2), and Pt. Or a combination thereof. On the other hand, although RuTiN and IrTiN contain TiN, they are known to be more resistant to oxidation than TiN.

전술한 바와 같은 노블계 하드마스크(56)로 사용되는 물질들은 상부전극(54a)과의 접착력이 우수하고, 후속 강유전체막의 식각후 캐패시터의 열화를 회복시킬 목적으로 진행되는 열공정시 내산화성이 강하다.The materials used as the noble-type hard mask 56 as described above are excellent in adhesion to the upper electrode 54a, and have strong oxidation resistance during thermal processing for the purpose of restoring deterioration of the capacitor after etching of the subsequent ferroelectric film.

다음으로, 노블계 하드마스크(56)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 하부전극을 정의하는 제2 감광막패턴(57)을 형성한다.Next, a photoresist film is coated on the noble hard mask 56 and patterned by exposure and development to form a second photoresist pattern 57 defining a lower electrode.

도 4d에 도시된 바와 같이, 제2 감광막패턴(57)을 식각마스크로 노블계 하드마스크(56)를 식각하여 제2 감광막패턴(57)의 선폭과 동일한 노블계 하드마스크(56a)를 잔류시킨다. As shown in FIG. 4D, the noble hard mask 56 is etched using the second photoresist pattern 57 as an etch mask to leave the noble hard mask 56a that is the same as the line width of the second photoresist pattern 57. .                     

도 4e에 도시된 바와 같이, 제2 감광막패턴(57)을 제거한 후, 식각처리된 노블계 하드마스크(56a)를 식각마스크로 강유전체막(53), 제1 도전막(52) 및 접착층(51)을 동시에 패터닝하여 선폭이 동일한 강유전체 캐패시터의 강유전체막(53a)과 하부전극(52a), 접착층(51a)을 형성한다.As shown in FIG. 4E, after the second photoresist layer pattern 57 is removed, the ferroelectric layer 53, the first conductive layer 52, and the adhesive layer 51 are formed by using the etched noble hard mask 56a as an etching mask. ) Are simultaneously patterned to form the ferroelectric film 53a, the lower electrode 52a, and the adhesive layer 51a of the ferroelectric capacitor having the same line width.

이때, 두꺼운 감광막을 이용하지 않고 얇은 노블계 하드마스크(56a)를 이용하여 강유전체막(53), 제1 도전막(52) 및 접착층(51)을 식각하므로 식각부산물 발생이 억제되어 펜스가 생성되지 않는다.At this time, since the ferroelectric film 53, the first conductive film 52, and the adhesive layer 51 are etched using a thin noble hard mask 56a without using a thick photoresist film, generation of etch by-products is suppressed and fences are not generated. Do not.

다음으로, 식각처리된 강유전체막(53a)의 특성 회복을 위해 300℃∼850℃의 범위에서 적어도 한번 이상의 열처리를 수행한다. 이때, 노블계 하드마스크(56a)는 내산화성이 강한 물질을 이용하므로 열처리시 산화되지 않는다.Next, at least one heat treatment is performed in the range of 300 ° C. to 850 ° C. to recover the characteristics of the etched ferroelectric film 53a. At this time, the noble hard mask 56a does not oxidize during heat treatment because it uses a material having strong oxidation resistance.

한편, 노블계 하드마스크(56a)는 식각후 제거하지 않는데, 그 이유는 노블계 하드마스크(56a)가 상부전극(54a)과 유사한 노블계 금속막을 이용하기 때문이며, 이와 같이 제거하지 않고 잔류시키는 노블계 하드마스크(56a)는 도전성을 갖고 있어 캐패시터의 상부전극으로 이용가능하다. 따라서, 캐패시터의 면적을 증대시킬 수 있다.On the other hand, the noble hard mask 56a is not removed after etching because the noble hard mask 56a uses a noble metal film similar to that of the upper electrode 54a. The hard mask 56a is conductive and can be used as an upper electrode of a capacitor. Therefore, the area of the capacitor can be increased.

또한, 잔류시킨 노블계 하드마스크(56a)는 내산화성이 강한 물질이므로 강유전체막(53a)의 특성 회복을 위해 수행하는 열처리시 산화되지 않는다.In addition, since the remaining noble hard mask 56a is a material having strong oxidation resistance, the noble hard mask 56a is not oxidized during the heat treatment performed to recover the characteristics of the ferroelectric film 53a.

상술한 본 발명은 감광막을 식각마스크로 하부전극을 식각하는 경우와 비교시 감광막의 두께를 줄일 수 있어 펜스 형성을 현저히 억제하고, TiN을 적용하는 경우와 비교시 TiN의 완전한 제거를 위한 과도식각을 생략하므로 강유전체막에 가 해지는 손실을 줄일 수 있다.The present invention described above can reduce the thickness of the photoresist film as compared with the case of etching the lower electrode using the photoresist as an etch mask, significantly suppresses the formation of fence, and compared to the case of applying TiN, the excessive etching for the complete removal of TiN Omission can reduce the loss on the ferroelectric film.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같은 본 발명은 캐패시터의 면적 증가 및 DICD에 대한 FICD의 비율감소를 통해 셀효율을 증대시킬 수 있는 효과가 있다.The present invention as described above has the effect of increasing the cell efficiency through the increase in the area of the capacitor and the ratio of FICD to DICD.

또한, 하드마스크의 추가 식각과정을 생략하므로써 강유전체막의 열화정도를 줄여 후속 열처리시 회복되는 정도를 증가시켜 강유전체 캐패시터의 신뢰성을 향상시킬 수 있는 효과가 있다.
In addition, it is possible to improve the reliability of the ferroelectric capacitor by reducing the degree of deterioration of the ferroelectric film by eliminating the additional etching process of the hard mask to increase the degree of recovery during subsequent heat treatment.

Claims (4)

제1 도전막, 강유전체막 및 제2 도전막을 차례로 형성하는 단계;Sequentially forming a first conductive film, a ferroelectric film, and a second conductive film; 상기 제2 도전막을 선택적으로 식각하여 상부전극을 형성하는 단계;Selectively etching the second conductive layer to form an upper electrode; 상기 상부전극을 포함한 전면에 노블계 하드마스크를 형성하는 단계;Forming a noble hard mask on the entire surface including the upper electrode; 상기 노블계 하드마스크상에 하부전극을 정의하는 감광막패턴을 형성하는 단계;Forming a photoresist pattern defining a lower electrode on the noble hard mask; 상기 감광막패턴을 식각마스크로 상기 노블계 하드마스크를 식각하는 단계;Etching the noble hard mask using the photoresist pattern as an etching mask; 상기 감광막패턴을 제거하는 단계; 및Removing the photoresist pattern; And 상기 식각된 노블계 하드마스크를 식각마스크로 상기 강유전체막과 제1 도전막을 동시에 식각하여 하부전극을 형성하는 단계Forming a lower electrode by simultaneously etching the ferroelectric layer and the first conductive layer using the etched noble hard mask as an etch mask. 를 포함하는 강유전체 캐패시터의 제조 방법.Method of producing a ferroelectric capacitor comprising a. 제 1 항에 있어서,The method of claim 1, 상기 노블계 하드마스크는 상기 제2 도전막과 동일한 물질인 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.The noble hard mask is a method of manufacturing a ferroelectric capacitor, characterized in that the same material as the second conductive film. 제 1 항에 있어서,The method of claim 1, 상기 노블계 하드마스크는 RuTiN, IrTiN, Ir, IrOx(x=1∼2), Ru, Rh, RhOx (x=1∼2) 및 Pt로 이루어진 그룹중에서 선택된 하나를 이용하거나, 또는 이들의 조합을 이용하는 것을특징으로 하는 강유전체 캐패시터의 제조 방법.The noble hard mask uses one selected from the group consisting of RuTiN, IrTiN, Ir, IrO x (x = 1 to 2), Ru, Rh, RhO x (x = 1 to 2), and Pt, or a combination thereof A method for producing a ferroelectric capacitor characterized by using a combination. 제 1 항에 있어서,The method of claim 1, 상기 제1 도전막은 TiN, RuTiN, IrTiN, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.The first conductive film is one selected from TiN, RuTiN, IrTiN, platinum (Pt), iridium (Ir), ruthenium (Ru), rhenium (Re), and rhodium (Rh) or a ferroelectric material using a composite structure thereof. Method of manufacturing a capacitor.
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