KR100465832B1 - Ferroelectric Random Access Memory and fabricating method of the same - Google Patents
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Abstract
본 발명은 상하부전극간 단락을 방지하면서 불순물 침투에 따른 강유전체막의 강유전 특성 저하를 억제하는데 적합한 강유전체 메모리 소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체 메모리 소자는 트랜지스터가 형성된 반도체기판, 상기 반도체기판 상부의 평탄한 표면을 갖는 제1 절연물, 상기 제1 절연물을 관통하는 콘택을 통해 상기 트랜지스터의 소스/드레인에 연결되는 상기 제1 절연물상의 하부전극, 상기 하부전극의 표면을 노출시키는 평탄한 표면을 갖고 상기 하부전극을 에워싸는 상기 제1 절연물상의 제2 절연물과 불순물확산방지막의 적층물, 상기 적층절연물을 포함한 상기 하부전극 상에 형성된 강유전체막, 및 상기 하부전극에 대향하는 상기 강유전체막상의 상부전극을 포함한다.The present invention provides a ferroelectric memory device suitable for suppressing the deterioration of ferroelectric properties of a ferroelectric film due to impurity penetration while preventing a short circuit between upper and lower electrodes. The ferroelectric memory device of the present invention is a semiconductor substrate having a transistor, A first insulator having a flat surface on the semiconductor substrate, a lower electrode on the first insulator connected to the source / drain of the transistor through a contact penetrating through the first insulator, and a flat surface exposing the surface of the lower electrode. A stack of a second insulator on the first insulator and an impurity diffusion prevention film surrounding the lower electrode, a ferroelectric film formed on the lower electrode including the multilayer insulator, and an upper electrode on the ferroelectric film opposite the lower electrode. Include.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리소자 및 그의 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a ferroelectric memory device and a method for manufacturing the same.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.In general, by using a ferroelectric thin film in a ferroelectric capacitor in a semiconductor memory device, the development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a DRAM (Dynamic Random Access Memory) device is in progress. come. A ferroelectric random access memory device (hereinafter referred to as 'FeRAM') device using the ferroelectric thin film is a nonvolatile memory device, which has an advantage of storing stored information even when power is cut off. In addition, the operating speed is comparable to DRAM, and is becoming the next generation memory device.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.Ferroelectric thin films such as SrBi 2 Ta 2 O 9 (hereinafter abbreviated as 'SBT') and Pb (Zr, Ti) O 3 (hereinafter abbreviated as 'PZT') are mainly used as storage materials for such FeRAM devices. Ferroelectric thin films have dielectric constants ranging from hundreds to thousands at room temperature, and have two stable Remnant polarization (Pr) states.
강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.Non-volatile memory devices using ferroelectric thin films store the digital signals '1' and '0' by controlling the direction of polarization in the direction of the applied electric field and inputting the signal, and the residual polarization remaining when the electric field is removed. The hysteresis characteristic is used.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrO), 루테늄산화막(RuO), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.When using a ferroelectric thin film such as Sr x Bi y (Ta i Nb j ) 2 O 9 (hereinafter referred to as SBTN) having a perovskite structure in addition to the above-described PZT and SBT as a ferroelectric thin film of a ferroelectric capacitor in a FeRAM device In general, upper and lower electrodes are formed by using metals such as platinum (Pt), iridium (Ir), ruthenium (Ru), iridium oxide (IrO), ruthenium oxide (RuO), and platinum alloy (Pt-alloy). .
도 1은 종래기술에 따른 강유전체 메모리 소자를 도시한 소자 단면도이다.1 is a device cross-sectional view showing a ferroelectric memory device according to the prior art.
도 1을 참조하면, 반도체기판(11)에 활성영역을 정의하는 소자분리막(12)이 형성되고, 반도체기판(11)상에 게이트산화막(13)과 워드라인(14)의 적층구조물이 형성되며, 워드라인(14) 양측의 반도체기판(11)에 소스/드레인영역(15a, 15b)이 형성된다.Referring to FIG. 1, an isolation layer 12 defining an active region is formed on a semiconductor substrate 11, and a stacked structure of a gate oxide layer 13 and a word line 14 is formed on the semiconductor substrate 11. Source / drain regions 15a and 15b are formed in the semiconductor substrate 11 on both sides of the word line 14.
그리고, 워드라인(14)과 소스/드레인영역(15a, 15b)을 포함하는 트랜지스터상에 제1층간절연막(16)이 형성되고, 제1층간절연막(16)을 관통하여 일측 소스/드레인영역(15a)에 콘택되는 비트라인콘택(17)을 통해 비트라인(18)이 연결된다.Then, a first interlayer insulating film 16 is formed on the transistor including the word line 14 and the source / drain regions 15a and 15b, and penetrates through the first interlayer insulating film 16 to form one side source / drain region ( The bit line 18 is connected through a bit line contact 17 which contacts 15a.
그리고, 비트라인(18)을 포함한 전면에 제2층간절연막(19)이 형성되고, 제2층간절연막(19)과 제1층간절연막(16)을 동시에 관통하여 타측 소스/드레인영역(15b)에 이르는 스토리지노드콘택(20)이 형성된다.A second interlayer insulating film 19 is formed on the entire surface including the bit line 18, and simultaneously passes through the second interlayer insulating film 19 and the first interlayer insulating film 16 to the other source / drain region 15b. Leading storage node contacts 20 are formed.
그리고, 스토리지노드콘택(20)에 연결되는 하부전극(21)이 형성되고, 이웃한 하부전극(21)간 격리를 위해 평탄화된 고립절연막(22)이 하부전극(21)을 에워싸고 있으며, 고립절연막(22)과 하부전극(21)을 강유전체막(23)이 덮는다. 여기서, 강유전체막(23)은 셀영역에만 형성된다.In addition, a lower electrode 21 connected to the storage node contact 20 is formed, and a planarized insulating insulating layer 22 surrounds the lower electrode 21 for isolation between adjacent lower electrodes 21. The ferroelectric film 23 covers the insulating film 22 and the lower electrode 21. Here, the ferroelectric film 23 is formed only in the cell region.
마지막으로, 강유전체막(23) 상에 상부전극(24)이 형성된다.Finally, the upper electrode 24 is formed on the ferroelectric film 23.
한편, 고립절연막(22)으로는 통상 PSG, BPSG, BSG 등의 불순물을 포함하는 실리콘산화물을 이용하는데, 그 이유는 불순물을 포함하지 않는 실리콘산화물은 강한 압축응력(compressive stress)을 전극에 인가하여 강유전체 캐패시터의 단락을 유도하며, 하부전극을 따라 덮혀 평탄화에 어려움이 있기 때문이다.On the other hand, as the insulating insulating film 22, a silicon oxide containing impurities such as PSG, BPSG, BSG or the like is usually used. The reason is that a silicon oxide containing no impurity is applied with a strong compressive stress to the electrode. This is because a short circuit of the ferroelectric capacitor is induced and it is difficult to planarize by covering the lower electrode.
그리고, 하부전극(21)을 에워싸는 고립절연막(22)의 형성 방법은, 먼저 하부전극(21)을 형성한 후, 고립절연막(22)을 증착하고 하부전극(21)의 표면이 노출될때까지 고립절연막(22)을 에치백하거나 화학적기계적연마하여 평탄화한다.In the method of forming the isolation insulating film 22 surrounding the lower electrode 21, first, the lower electrode 21 is formed, and then the isolation insulating film 22 is deposited, and the isolation is performed until the surface of the lower electrode 21 is exposed. The insulating film 22 is etched back or chemically mechanically polished to planarize it.
상술한 종래기술은 캐패시터의 단차에 따른 마스크작업의 부담 및 평탄화의 어려움, 그리고 상하부전극간 단락을 방지할 수 있는 장점을 갖고 있다.The above-described prior art has the advantage of preventing the burden of the mask work and the difficulty of planarization and the short circuit between the upper and lower electrodes due to the step of the capacitor.
그러나, 하부전극간 격리를 위한 고립절연막이 불순물이 포함된 실리콘산화물을 이용함에 따라 후속 열공정시 보론이나 인 등의 불순물이 강유전체막 내부로침입하여 강유전 특성을 열화시키는 문제가 있다.However, as the insulating insulating film for isolation between the lower electrodes uses silicon oxide containing impurities, impurities such as boron and phosphorus infiltrate into the ferroelectric film during subsequent thermal processes, thereby degrading ferroelectric properties.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 상하부전극간 단락을 방지하면서 불순물 확산에 따른 강유전체막의 강유전 특성 저하를 억제하는데 적합한 강유전체 메모리 소자 및 그 제조 방법을 제공함에 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the problems of the prior art, and an object thereof is to provide a ferroelectric memory device suitable for suppressing the deterioration of ferroelectric properties of a ferroelectric film due to impurity diffusion while preventing a short circuit between upper and lower electrodes. .
도 1은 종래기술에 따른 강유전체 메모리 소자의 소자 단면도,1 is a device cross-sectional view of a ferroelectric memory device according to the prior art,
도 2는 본 발명의 실시예에 따른 강유전체 메모리 소자의 소자 단면도,2 is an element cross-sectional view of a ferroelectric memory device according to an embodiment of the present invention;
도 3a 내지 도 3d는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도,3A to 3D are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to an embodiment of the present invention;
도 4는 종래기술과 본 발명의 강유전체 캐패시터의 특성을 비교한 도면,4 is a view comparing the characteristics of the ferroelectric capacitor of the prior art and the present invention,
도 5는 본 발명의 불순물확산방지막의 두께에 따른 강유전 특성을 나타낸 도면.5 is a view showing ferroelectric properties according to the thickness of the impurity diffusion barrier of the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 반도체기판 32 : 소자분리막31: semiconductor substrate 32: device isolation film
33 : 게이트산화막 34 : 워드라인33: gate oxide film 34: word line
35a, 35b : 소스/드레인영역 36 : 제1 층간절연막35a, 35b: source / drain regions 36: first interlayer insulating film
37 : 비트라인콘택 38 : 비트라인37: bit line contact 38: bit line
39 : 제2 층간절연막 40 : 스토리지노드콘택39: second interlayer insulating film 40: storage node contact
41 : 고립절연막 42 : 불순물확산방지막41: insulating film 42: impurity diffusion preventing film
44 : 하부전극 45 : 강유전체막44 lower electrode 45 ferroelectric film
46 : 상부전극46: upper electrode
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자는 트랜지스터가 형성된 반도체기판, 상기 반도체기판 상부의 평탄한 표면을 갖는 제1 절연물, 상기 제1 절연물을 관통하는 콘택을 통해 상기 트랜지스터의 소스/드레인에 연결되는 상기 제1 절연물상의 하부전극, 상기 하부전극의 표면을 노출시키는 평탄한 표면을 갖고 상기 하부전극을 에워싸는 상기 제1 절연물상의 제2 절연물과 불순물확산방지막의 적층물, 상기 적층절연물을 포함한 상기 하부전극 상에 형성된 강유전체막, 및 상기 하부전극에 대향하는 상기 강유전체막상의 상부전극을 포함함을 특징으로 하고, 상기 불순물확산방지막은 불순물이 미함유된 실리콘산화물(USG)이고, 상기 제2 절연물은 불순물이 함유된 실리콘산화물(BPSG, BSG, PSG)인 것을 특징으로 하며, 아울러 상기 불순물확산방지막은 상기 불순물확산방지막은 실리콘질화물, 실리콘산화물과 실리콘질화물의 복합구조 및 TEOS 소스를 이용한 실리콘산화물중에서 선택되는 것을 특징으로 한다.The ferroelectric memory device of the present invention for achieving the above object is connected to the source / drain of the transistor through a semiconductor substrate on which a transistor is formed, a first insulator having a flat surface on top of the semiconductor substrate, a contact through the first insulator A lower electrode on the first insulator, a stack of a second insulator on the first insulator and a dopant diffusion barrier layer covering the lower electrode, and a lower surface including the laminated insulator; A ferroelectric film formed on the upper electrode and an upper electrode on the ferroelectric film facing the lower electrode, wherein the impurity diffusion preventing film is a silicon oxide (USG) free of impurities, and the second insulator is an impurity. It characterized in that the containing silicon oxide (BPSG, BSG, PSG), and also the impurities The diffusion barrier is characterized in that the impurity diffusion barrier is selected from silicon nitride, a composite structure of silicon oxide and silicon nitride, and silicon oxide using a TEOS source.
그리고, 본 발명의 강유전체 메모리 소자의 제조 방법은 트랜지스터가 형성된 반도체기판 상부에 제1 절연물을 형성하는 단계, 상기 제1 절연물을 관통하여 상기 트랜지스터의 소스/드레인영역에 이르는 스토리지노드콘택을 형성하는 단계, 상기 스토리지노드콘택을 포함한 상기 제1 절연물상에 제2 절연물과 불순물확산방지막을 차례로 형성하는 단계, 상기 불순물확산방지막과 상기 제2 절연물을 동시에 패터닝하여 상기 스토리지노드콘택을 노출시키는 하부전극 예정영역을 형성하는 단계, 상기 하부전극 예정영역에 하부전극을 매립시키는 단계, 상기 하부전극을 포함한 상기 불순물확산방지막상에 강유전체막을 형성하는 단계, 및 상기 강유전체막상에 상기 하부전극에 대향하는 상부전극을 형성하는 단계를 포함함을 특징으로 한다.The method of manufacturing a ferroelectric memory device of the present invention includes forming a first insulator on a semiconductor substrate on which a transistor is formed, and forming a storage node contact penetrating through the first insulator to reach a source / drain region of the transistor. And sequentially forming a second insulator and an impurity diffusion barrier on the first insulator including the storage node contact, and simultaneously patterning the impurity diffusion barrier and the second insulator to expose the storage node contact. Forming a lower electrode in the predetermined region of the lower electrode, forming a ferroelectric film on the impurity diffusion preventing film including the lower electrode, and forming an upper electrode on the ferroelectric film that faces the lower electrode. Characterized in that it comprises a step.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2는 본 발명의 실시예에 따른 강유전체 메모리 소자의 소자 단면도이다.2 is a cross-sectional view of an element of a ferroelectric memory device according to an exemplary embodiment of the present invention.
도 2를 참조하면, 트랜지스터가 형성된 반도체기판(31) 상부에 평탄한 표면을 갖는 제1 절연물(36, 39)이 형성되고, 제1 절연물(36, 39)을 관통하는 스토리지노드콘택(40)을 통해 트랜지스터의 소스/드레인영역(35b)에 연결되는 하부전극(44)이 형성되며, 하부전극(44)의 표면을 노출시키는 평탄한 표면을 갖고 하부전극(44)을 에워싸는 제1 절연물(36, 39)중 상층 절연물(39)상에 제2 절연물(41)과 불순물확산방지막(42)의 적층절연물이 형성되며, 적층절연물상에 강유전체막(45)이 형성되며, 하부전극(44)에 대향하는 강유전체막(45)의 표면에 상부전극(46)이 형성된다.Referring to FIG. 2, first insulators 36 and 39 having flat surfaces are formed on the semiconductor substrate 31 on which the transistors are formed, and the storage node contacts 40 penetrating the first insulators 36 and 39 are formed. The lower electrode 44 is formed to be connected to the source / drain region 35b of the transistor, and has a flat surface exposing the surface of the lower electrode 44 and surrounds the lower electrode 44. ), A multilayer insulator of the second insulator 41 and the impurity diffusion barrier 42 is formed on the upper insulator 39, and a ferroelectric film 45 is formed on the multilayer insulator and faces the lower electrode 44. The upper electrode 46 is formed on the surface of the ferroelectric film 45.
이하, 제1 절연물(36,39)중에서 하층 절연물은 '제1 층간절연막(36)'이라 하고, 상층 절연물은 '제2 층간절연막(39)'이라 하며, 제2 절연물(41)은 이웃한 하부전극(44)간의 고립을 제공하므로 '고립절연막(41)'이라 한다.Hereinafter, among the first insulators 36 and 39, the lower layer insulator is referred to as the 'first interlayer insulating layer 36', the upper layer is referred to as the 'second interlayer insulating layer 39', and the second insulator 41 is adjacent to the first insulator 36 and 39. Since it provides isolation between the lower electrodes 44, it is referred to as an "isolated insulating film 41".
자세히 살펴보면, 반도체기판(31)에 활성영역을 정의하는 소자분리막(32)이 형성되고, 반도체기판(31)상에 게이트산화막(33)과 워드라인(34)의 적층구조물이 형성되며, 워드라인(34) 양측의 반도체기판(31)에 트랜지스터의 소스/드레인영역 (35a, 35b)이 형성된다.In detail, an isolation layer 32 defining an active region is formed on the semiconductor substrate 31, and a stacked structure of the gate oxide layer 33 and the word line 34 is formed on the semiconductor substrate 31. (34) Source / drain regions 35a and 35b of the transistor are formed in the semiconductor substrate 31 on both sides.
그리고, 워드라인(34)과 소스/드레인영역(35a, 35b)을 포함하는 트랜지스터상에 제1 층간절연막(36)이 형성되고, 제1 층간절연막(36)을 관통하여 일측 소스/드레인영역(35a)에 콘택되는 비트라인콘택(37)을 통해 비트라인(38)이 연결된다.A first interlayer insulating film 36 is formed on the transistor including the word line 34 and the source / drain regions 35a and 35b, and penetrates through the first interlayer insulating film 36 to form one side source / drain region ( The bit line 38 is connected through a bit line contact 37 which contacts 35a.
그리고, 비트라인(38)을 포함한 전면에 제2 층간절연막(39)이 형성되고, 제2층간절연막(39)과 제1층간절연막(36)을 동시에 관통하여 타측 소스/드레인영역 (35b)에 이르는 스토리지노드콘택(40)이 형성된다.A second interlayer insulating film 39 is formed on the entire surface including the bit line 38, and simultaneously passes through the second interlayer insulating film 39 and the first interlayer insulating film 36 to the other source / drain region 35b. Leading storage node contacts 40 are formed.
그리고, 스토리지노드콘택(40)에 연결되는 하부전극(44)이 형성되고, 이웃한 하부전극(44)간 격리를 위해 고립절연막(41)과 불순물확산방지막(42)의 적층구조물이 하부전극(44)을 에워싸고 있으며, 적층구조물과 하부전극(44)을 강유전체막(45)이 덮는다.In addition, a lower electrode 44 connected to the storage node contact 40 is formed, and the stacked structure of the isolation insulating layer 41 and the impurity diffusion barrier 42 is isolated to separate the lower electrode 44 from the neighboring lower electrode 44. 44, and the ferroelectric film 45 covers the stacked structure and the lower electrode 44. As shown in FIG.
마지막으로, 강유전체막(45) 상에 하부전극(44)에 대향하는 폭을 갖는 상부전극(46)이 형성된다.Finally, an upper electrode 46 having a width opposite to the lower electrode 44 is formed on the ferroelectric film 45.
도 2에서, 고립절연막(41)과 강유전체막(45) 사이에 불순물확산방지막(42)이 삽입되고 있는데, 이 불순물확산방지막(42)은 후속 열공정시 고립절연막(41)내 불순물이 강유전체막(45)으로 확산하는 것을 억제하기 위한 것이다.In FIG. 2, an impurity diffusion prevention film 42 is inserted between the isolation insulating film 41 and the ferroelectric film 45, and the impurity diffusion prevention film 42 includes a ferroelectric film (an impurity in the isolation insulating film 41 during a subsequent thermal process). 45) to suppress diffusion.
한편, 고립절연막(41)은 보론, 인 또는 보론과 인이 모두 포함된 실리콘산화물을 이용하는데, 예컨대 BPSG, BSG, PSG 등을 이용한다.Meanwhile, the isolation insulating layer 41 uses boron, phosphorus, or silicon oxide containing both boron and phosphorus, for example, BPSG, BSG, PSG, or the like.
그리고, 불순물확산방지막(42)은 불순물을 포함하지 않는 실리콘산화물, 실리콘질화물 및 이들의 복합구조를 이용하는데, 예컨대 USG(Undoped Silicate Glass), Si3N4를 이용한다. 한편, TEOS(TriEthylOrtho Silicate) 소스를 사용한 실리콘산화물을 이용할 수도 있다.The impurity diffusion barrier 42 uses silicon oxide, silicon nitride, and a composite structure thereof, which do not contain impurities, for example, USG (Undoped Silicate Glass), Si 3 N 4 . Meanwhile, a silicon oxide using a TEOS (TriEthylOrtho Silicate) source may be used.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to an embodiment of the present invention.
도 3a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 차례로 형성한다.As shown in FIG. 3A, an isolation region 32 is formed on the semiconductor substrate 31 to define an active region, thereby defining an active region, and forming a gate oxide layer 33 and a word on the active region of the semiconductor substrate 31. Lines 34 are formed in sequence.
다음으로, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(35a, 35b)을 형성한다.Next, impurities are implanted into the semiconductor substrate 31 on both sides of the word line 34 to form source / drain regions 35a and 35b of the transistor.
한편, 도면에 도시되지 않았지만, 워드라인의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD(Lightly Doped Drain) 구조의 소스/드레인영역을 형성할수 있다. 즉, 워드라인을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인의 양측벽에 스페이서를 형성하고, 워드라인과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역을 형성한다.Although not shown in the drawings, spacers may be formed on both sidewalls of the word line, thereby forming a source / drain region having a lightly doped drain (LDD) structure. In other words, the LDD region is formed by ion implanting low concentration impurities using a word line as a mask, and then spacers are formed on both sidewalls of the word line, and the ion / implant implanted with high concentration impurities using the word line and spacer as a mask to contact the LDD region. A drain region is formed.
다음으로, 트랜지스터가 형성된 반도체기판(31)상에 제1 층간절연막(36)을 증착 및 평탄화한 후, 콘택마스크(도시 생략)로 제1 층간절연막(36)을 식각하여 일측 소스/드레인영역(35a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(37)을 형성한다. 여기서, 비트라인콘택(37)은 텅스텐(W)을 증착한 후 에치백(Etch back)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 형성할 수 있다.Next, after depositing and planarizing the first interlayer insulating layer 36 on the semiconductor substrate 31 on which the transistor is formed, the first interlayer insulating layer 36 is etched with a contact mask (not shown) to etch one side source / drain region ( A bit line contact hole exposing 35a) is formed, and a bit line contact 37 embedded in the bit line contact hole is formed. Here, the bit line contact 37 may be formed by depositing tungsten (W) through etch back or chemical mechanical polishing (CMP).
다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(38)을 형성하고, 비트라인(38)을 포함한 전면에 제2 층간절연막(39)을 증착한 후 평탄화한다.Next, after the bit line conductive film is deposited on the entire surface, patterning is performed to form a bit line 38 connected to the bit line contact, and a second interlayer insulating layer 39 is deposited on the entire surface including the bit line 38. Flatten.
다음으로, 스토리지노드콘택마스크(도시 생략)로 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 식각하여 타측 소스/드레인영역(35b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀에 스토리지노드콘택(40)을 매립시킨다.Next, the second interlayer insulating layer 39 and the first interlayer insulating layer 36 are simultaneously etched with a storage node contact mask (not shown) to form a storage node contact hole exposing the other source / drain region 35b. The storage node contact 40 is buried in the storage node contact hole.
한편, 스토리지노드콘택(40)은 폴리실리콘플러그(polysilicon-plug), 티타늄실리사이드(Ti-silicide) 및 티타늄나이트라이드(TiN)의 순서로 적층된 구조물로서, 이들의 형성 방법은 생략하기로 한다. 여기서, 티타늄실리사이드는 폴리실리콘플러그와 하부전극간 오믹콘택을 형성해주며, 티타늄나이트라이드는 폴리실리콘플러그와 하부전극간 상호확산을 방지하는 확산방지막이다.On the other hand, the storage node contact 40 is a structure stacked in the order of polysilicon plug (polysilicon-plug), titanium silicide (Ti-silicide) and titanium nitride (TiN), the formation method thereof will be omitted. Here, titanium silicide forms an ohmic contact between the polysilicon plug and the lower electrode, and titanium nitride is a diffusion barrier that prevents mutual diffusion between the polysilicon plug and the lower electrode.
도 3b에 도시된 바와 같이, 스토리지노드콘택(40)을 포함한 제2 층간절연막(39)상에 고립절연막(41)과 불순물 확산방지막(42)을 차례로 증착한다.As shown in FIG. 3B, the insulating insulating layer 41 and the impurity diffusion barrier 42 are sequentially deposited on the second interlayer insulating layer 39 including the storage node contact 40.
여기서, 불순물확산방지막(42)은 불순물이 미함유된 실리콘산화물이고, 고립절연막(41)은 불순물이 함유된 실리콘산화물이다. 예컨대, 불순물확산방지막(42)은 USG이고, 고립절연막(41)은 BPSG, BSG 및 PSG 중에서 선택된 하나이다.Here, the impurity diffusion prevention film 42 is a silicon oxide containing no impurities, and the isolation insulating film 41 is a silicon oxide containing impurities. For example, the impurity diffusion prevention film 42 is USG, and the isolation insulating film 41 is one selected from BPSG, BSG, and PSG.
한편, 불순물확산방지막(42)으로 실리콘질화물, 불순물이 미함유된 실리콘산화물과 실리콘질화물의 복합구조 및 TEOS 소스를 이용한 실리콘산화물중에서 선택된 하나를 이용할 수 있다.On the other hand, as the impurity diffusion prevention film 42, one selected from silicon nitride, a complex structure of silicon oxide and silicon nitride containing no impurities, and silicon oxide using a TEOS source may be used.
다음으로, 불순물 확산방지막(42)과 고립 절연막(41)을 동시에 패터닝하여 하부전극이 형성될 부분, 즉 하부전극예정영역(43)을 노출시킨다.Next, the impurity diffusion barrier 42 and the isolation insulating layer 41 are simultaneously patterned to expose a portion where the lower electrode is to be formed, that is, the lower electrode expected region 43.
도 3c에 도시된 바와 같이, 하부전극예정영역(43)을 포함한 전면에 하부전극용 도전막을 증착한 후, 불순물 확산방지막(42)의 표면이 드러날때까지 에치백하거나 화학적기계적연마(CMP)하여 도 3b의 하부전극예정영역(43)에 하부전극(44)을 형성한다.As shown in FIG. 3C, after depositing a conductive film for the lower electrode on the entire surface including the lower electrode expected region 43, it is etched back or chemical mechanical polishing (CMP) until the surface of the impurity diffusion barrier 42 is exposed. The lower electrode 44 is formed in the lower electrode region 43 of FIG. 3B.
한편, 하부전극(44)을 형성하기 위한 도전막은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법(PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 하부전극(44)용 도전막으로는 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다.Meanwhile, the conductive film for forming the lower electrode 44 is deposited using a deposition method selected from chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD), and plasma atomic layer deposition (PEALD). The conductive film for the lower electrode 44 may be one selected from platinum (Pt), iridium (Ir), ruthenium (Ru), rhenium (Re), and rhodium (Rh) or a composite structure thereof.
도 3d에 도시된 바와 같이, 고립절연막(41)과 불순물확산방지막(42)의 적층구조물에 에워싸이는 하부전극(44)의 전면에 강유전체막(45)과 상부전극용 도전막을 차례로 증착한다.As shown in FIG. 3D, a ferroelectric film 45 and an upper electrode conductive film are sequentially deposited on the entire surface of the lower electrode 44 surrounded by the stacked structure of the insulating insulating film 41 and the impurity diffusion preventing film 42.
이때, 강유전체막(45)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.In this case, the ferroelectric layer 45 is deposited by using a deposition method selected from chemical vapor deposition (CVD), atomic layer deposition (ALD), metal organic deposition (MOD), and spin coating (Spin coating), the conventional SBT , One selected from PZT and BLT, or one selected from SBT, PZT, SBTN, and BLT in which impurities are added or compositionally changed.
강유전체막(45) 형성후, 공지의 기술로서 강유전체막(45)을 결정화시키기 위한 열처리를 진행하며, 하부전극(44)이 매립된 구조상에 강유전체막(45)을 형성하여 상부전극 형성전에 평탄화를 이루므로써 후속 공정과 더불어 평탄한 구조를 용이하게 할 수 있다.After the ferroelectric film 45 is formed, heat treatment for crystallizing the ferroelectric film 45 is performed by a known technique, and the planarization is performed before forming the upper electrode by forming the ferroelectric film 45 on the structure in which the lower electrode 44 is embedded. This can facilitate a flat structure with subsequent processing.
한편, 상부전극(46)은 하부전극(44)으로 적용된 물질을 선택하여 사용할 수 있다.Meanwhile, the upper electrode 46 may select and use a material applied as the lower electrode 44.
다음으로, 상부전극용 도전막을 선택적으로 식각하여 하부전극(45)에 대향하는 상부전극(46)을 형성한다.Next, the upper electrode conductive film is selectively etched to form an upper electrode 46 facing the lower electrode 45.
도 4는 종래기술과 본 발명의 강유전체 캐패시터의 특성을 비교한 도면으로서, 고립절연막과 강유전체막 사이에 불순물확산방지막이 존재하는 본 발명에 비해 불순물확산방지막이 없는 종래기술의 강유전 특성이 열화되고 있음을 알 수 있다.4 is a diagram comparing the characteristics of the ferroelectric capacitor of the prior art and the present invention, in which the ferroelectric properties of the prior art without the impurity diffusion barrier are deteriorated compared to the present invention in which an impurity diffusion barrier exists between the insulating insulating film and the ferroelectric film. It can be seen.
도 5는 본 발명의 불순물확산방지막의 두께에 따른 강유전 특성을 나타낸 도면으로서, 불순물확산방지막의 두께가 증가할수록 강유전체 캐패시터의 잔류분극값이 증가함을 알 수 있다.5 is a diagram illustrating ferroelectric properties according to the thickness of the impurity diffusion barrier of the present invention. As the thickness of the impurity diffusion barrier is increased, the residual polarization value of the ferroelectric capacitor increases.
그러나, 불순물확산방지막은 두께가 증가할수록 강유전체 캐패시터에 강한 압축 응력을 가하여 강유전체 캐패시터의 단락을 유도하기 때문에 적절한 두께가 요구된다.However, the impurity diffusion barrier is required to have a suitable thickness because the impurity diffusion film applies a strong compressive stress to the ferroelectric capacitor to induce a short circuit of the ferroelectric capacitor.
따라서, 본 발명의 불순물확산방지막은 고립절연막내 불순물의 확산을 억제하면서도 강유전체 캐패시터의 단락을 방지할 수 있는 두께로 형성하며, 그 바람직한 두께로는 1㎚∼100㎚이 적당하다.Therefore, the impurity diffusion preventing film of the present invention is formed to a thickness capable of preventing the short-circuit of the ferroelectric capacitor while suppressing the diffusion of impurities in the insulating insulating film. The preferred thickness is 1 nm to 100 nm.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 상부전극 형성전에 평탄화를 진행하므로 후속 공정과 더불어 평탄한 구조를 구현할 수 있어 집적도를 향상시킬 수 있는 효과가 있다.Since the present invention described above is planarized before the upper electrode is formed, a flat structure can be implemented along with a subsequent process, thereby improving the degree of integration.
그리고, 강유전체막과 고립절연막 사이에 불순물확산방지막을 삽입하여 하부전극을 에워싸고 있는 고립절연막내 불순물의 확산을 방지하므로써 강유전 특성 열화를 억제하여 공정상 안정성을 확보함과 동시에 강유전체 메모리 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.In addition, an impurity diffusion prevention film is inserted between the ferroelectric film and the isolation insulating film to prevent the diffusion of impurities in the isolation insulating film surrounding the lower electrode, thereby suppressing deterioration of the ferroelectric properties to ensure process stability and reliability of the ferroelectric memory device. There is an effect that can be improved.
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2002
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