JP2001036026A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JP2001036026A
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剛 岩元
修 日高
豊太 森本
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宏行 金谷
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having a ferroelectric capacitor which is suppressed in the deterioration due to the reducing action by hydrogen and superior in characteristics. SOLUTION: On a silicon substrate 1, a first hydrogen barrier film 101, a lower electrode film 30, a ferroelectric film 4, an upper electrode film 50, and a second hydrogen barrier film 102 are deposited in the order through an insulation film 2. Using a mask 103, the hydrogen barrier film 102 and the upper electrode film 50 are etched in order to pattern an electrode film 5. Then a third hydrogen barrier film 104 is deposited so as to cover the exposed part of the ferroelectric film 4. Using a mask formed on the third hydrogen barrier film 104, the ferroelectric film 4 and the lower electrode film 30 are etched, in order to pattern form the ferroelectric film 4 and a lower electrode 3 self- aligned with the ferroelectric film 4.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は、強誘電体キャパシタを持つ半導体装置とその製造方法に関する。 BACKGROUND OF THE INVENTION This invention relates to a semiconductor device having a ferroelectric capacitor and its manufacturing method.

【0002】 [0002]

【従来の技術】従来より、強誘電体キャパシタの自発分極を利用して不揮発にデータを記憶する不揮発性半導体メモリ(以下、FRAM)が知られている。 Conventionally, a nonvolatile semiconductor memory that stores data in a nonvolatile utilizing spontaneous polarization of the ferroelectric capacitor (hereinafter, FRAM) is known. FRAM FRAM
は、バッテリーレスでの使用が可能で且つ高速動作が可能であるため、非接触カード(RF−ID:Radio Fre Because high speed operation can be used in a battery-less is possible, contactless cards (RF-ID: Radio Fre
quency-Identification)への展開が始まりつつある他、既存のSRAM,DRAM,フラッシュメモリ等との置き換え、更にロジック混載メモリ等への期待も大きい。 Presents being begins deployment quency-Identification) to the existing SRAM, DRAM, replacement of a flash memory or the like, is large further expectations for a logic embedded memory. 強誘電体キャパシタは、代表的には、上下電極に白金(Pt)膜を用い、強誘電体膜にPZT(PbZr1- The ferroelectric capacitor is typically a platinum (Pt) film on the upper and lower electrodes, the ferroelectric film PZT (PbZr1-
xTiOx)膜を用いて形成される。 It is formed using a XTiOx) film. シリコン基板を用いたLSIプロセスでFRAMを作る場合は、トランジスタ等が形成されたシリコン基板の表面をシリコン酸化膜等の絶縁膜で覆い、この絶縁膜上に下部Pt電極、PZ When making a FRAM is a LSI process using a silicon substrate, the surface of the silicon substrate in which transistors or the like are formed is covered with an insulating film such as a silicon oxide film, the lower Pt electrode on the insulating film, PZ
T膜、及び上部Pt電極をパターン形成して、強誘電体キャパシタが作られる。 T film, and an upper Pt electrode was patterned, the ferroelectric capacitor is made. 通常下部Pt電極の下地には、 The base usually lower Pt electrode,
密着性をよくするためにTiOx膜等を介在させる。 Interposing a TiOx film or the like in order to improve the adhesion.

【0003】 [0003]

【発明が解決しようとする課題】上述した従来の強誘電体キャパシタでは、Si−LSIプロセス中に含まれる水素等の還元性ガスにより、強誘電体特性が劣化すること、具体的には自発分極量の低下が生じることが知られている。 [SUMMARY OF THE INVENTION In conventional ferroelectric capacitor described above, by a reducing gas such as hydrogen contained in the Si-LSI process, can degrade ferroelectric characteristic, specifically, the spontaneous polarization it is known that decrease in the amount occurs. この水素還元による強誘電体キャパシタの特性劣化対策として、水素等のキャパシタ部への侵入を防止する保護対策が従来よりいくつか提案されているが、これまでのところ、簡便且つ確実なものは未だない。 As characteristic degradation measure of the ferroelectric capacitor according to this hydrogen reduction, a protective measure for preventing the penetration of the capacitor unit such as hydrogen have been proposed several prior art, so far, simple and reliable ones still Absent. 水素還元による特性劣化の他に、強誘電体キャパシタでは、 Other characteristic deterioration due to hydrogen reduction, in the ferroelectric capacitor,
加工プロセスダメージによる特性劣化等、解決すべき問題が多い。 Characteristic degradation due to processing process damage and the like, there are many problems to be solved. 例えば、PZT等の強誘電体キャパシタとS For example, a ferroelectric capacitor, such as PZT and S
iO2絶縁膜との相互拡散を防止するために、これらが直接接触しないように、強誘電体キャパシタを拡散防止膜で覆う方法は、特開平8−335673号公報に開示されている。 In order to prevent mutual diffusion between iO2 insulating film, so that they are not in direct contact, a method for covering the ferroelectric capacitor with the diffusion preventing film is disclosed in JP-A-8-335673. 拡散防止膜としては、TiO2、ZrO2、 The diffusion preventing film, TiO2, ZrO2,
Al2O3等が有効であるとされている。 Al2O3, and the like are to be effective. しかし、ここで問題としているのは、相互拡散によるキャパシタ強誘電体膜の剥離現象であり、加工プロセスで生じる水素拡散による強誘電体キャパシタ特性の劣化は問題とされていない。 However, where the in question is the peeling of the capacitor ferroelectric film due to mutual diffusion, degradation of the ferroelectric capacitor characteristics due to hydrogen diffusion occurring in the machining process is not a problem. 一方、最近の本発明者等の研究によると、強誘電体キャパシタとSiO2絶縁膜との密着層としてTiOx On the other hand, recent studies of the present inventors,, TiOx as an adhesion layer between the ferroelectric capacitor and the SiO2 insulating film
膜を用いることは、いくつかの不都合をもたらすことが明らかになっている。 The use of the film, may result in some disadvantages are revealed. 例えば、PZT膜中へTiが拡散することによる強誘電特性の劣化が生じることが明らかになっている。 For example, the degradation of ferroelectric properties caused by Ti to diffuse into the PZT film that occurs is revealed.

【0004】この発明は、上記事情を考慮してなされたもので、優れた特性の強誘電体キャパシタを持つ半導体装置とその製造方法を提供することを目的としている。 [0004] The present invention has been made in consideration of the above circumstances, and its object is to provide a semiconductor device and a manufacturing method thereof having a ferroelectric capacitor having excellent characteristics.

【0005】 [0005]

【課題を解決するための手段】この発明は、半導体基板と、この半導体基板上に絶縁膜を介して順次積層された下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタとを備えた半導体装置において、前記強誘電体キャパシタを構成する上部若しくは下部電極の少なくとも一方の電極の表面にチタンを含まない水素バリア膜が形成されていることを特徴とする。 SUMMARY OF THE INVENTION This invention includes a semiconductor substrate, a lower electrode that are sequentially stacked via an insulating film on the semiconductor substrate, and a ferroelectric capacitor having a ferroelectric film and an upper electrode in the semiconductor apparatus, wherein the hydrogen barrier film containing no titanium surface of at least one electrode of the upper or the lower electrode constituting the ferroelectric capacitors are formed. 具体的に水素バリア膜は、下部電極と絶縁膜の間、或いは上部電極の上側表面の少なくとも一方に形成される。 Specifically hydrogen barrier film is formed between the lower electrode and the insulating film, or at least one of the upper surface of the upper electrode. この発明において、 In the present invention,
チタンを含まない水素バリア膜は好ましくは、水素の拡散定数が1E−5cm2/s以下の金属酸化物膜とする。 Hydrogen does not contain titanium barrier layer is preferably diffusion constant of hydrogen and 1E-5cm2 / s or less of the metal oxide film. またチタンを含まない水素バリア膜は、強誘電体キャパシタの上下電極を短絡する状態に形成される場合には高抵抗であることが必要で、この場合好ましくは、比抵抗が1kΩcm以上の金属酸化物膜とする。 Hydrogen barrier film containing no titanium is also required to be in a high resistance when formed in a state of short-circuit the upper and lower electrodes of the ferroelectric capacitor, then preferably, the specific resistance is more metal oxide 1kΩcm and things membrane. この様な水素バリア膜を下部電極の下地又は上部電極の上面の少なくとも一方に設けることより、強誘電体膜の水素還元による特性劣化が防止される。 From the provision of such a hydrogen barrier film on at least one of the upper surface of the base or the upper electrode of the lower electrode, deterioration of characteristics due to hydrogen reduction of the ferroelectric film can be prevented. また水素バリア膜の材料を選択することにより、これが密着層として作用し、絶縁膜上に形成されるキャパシタの剥離が防止される。 Also by selecting the material of the hydrogen barrier film, which acts as an adhesion layer, peeling of the capacitor formed on the insulating film can be prevented.

【0006】なおこの明細書において、“水素バリア膜”は、水素ガス以外のフッ素等の還元性ガスの拡散に対する障壁膜としての意味をも有するものとし、強誘電体膜に対する加工プロセスのダメージを抑制する作用を持つものとして用いている。 [0006] In this specification, "hydrogen barrier film" is intended to also have a meaning as a barrier film to the diffusion of the reducing gas such as fluorine other than hydrogen gas, the damage of the machining process for the ferroelectric film It is used as having the effect of suppressing. またこの明細書において、 In addition, in this specification,
“強誘電体キャパシタ”は、1トランジスタ/1キャパシタ型メモリセル構造のFRAMにおけるようにトランジスタとは独立に形成されるキャパシタの他、1トランジスタ型のFRAMメモリセルのようにトランジスタのゲート部にトランジスタと一体に形成されるキャパシタをも含む。 "Ferroelectric capacitor", in addition to the 1-transistor / 1 capacitor formed independently of the transistors as in the FRAM of the capacitor-type memory cell structure, the transistor to the gate of the transistor as one transistor type FRAM memory cells and also includes a capacitor formed integrally. この発明において、下部電極下に水素バリア膜を介在させる場合には、下部電極と共にパターン形成されるものとする、また、強誘電体キャパシタの強誘電体膜及び下部電極が上部電極より大きい面積に加工される構造においては、水素バリア膜は、上部電極の上側表面から側面を経て強誘電体膜の上側表面に延在するように形成されるのとする。 In the present invention, when interposing the hydrogen barrier film under the lower electrode is to be patterned together with the lower electrode and the ferroelectric film and the area lower electrode is larger than the upper electrode of the ferroelectric capacitor in processed is structure, the hydrogen barrier film has a being formed so as to extend to the upper surface of the ferroelectric film via the side from the upper surface of the upper electrode. 或いはまた、強誘電体キャパシタの下部電極が上部電極及び強誘電体膜より大きい面積に加工される場合に、水素バリア膜は、上部電極の上側表面から側面、更に強誘電体膜の側面を経て下部電極の上側表面に延在するように形成されるものとする。 Alternatively, when the lower electrode of the ferroelectric capacitor is processed into larger area than the upper electrode and the ferroelectric film, the hydrogen barrier film, after the side surface, the side surface of the further ferroelectric film from the upper surface of the upper electrode It shall be formed so as to extend to the upper surface of the lower electrode.

【0007】この発明において、強誘電体キャパシタが、下部電極から少なくとも強誘電体膜までが絶縁膜に形成された溝に埋め込まれる構造とすることができる。 [0007] In the present invention, a ferroelectric capacitor can be a structure in which at least until the ferroelectric film from the lower electrode is embedded in a groove formed in the insulating film.
この場合、水素バリア膜は強誘電体キャパシタの底面及び側面を覆うように溝に埋め込まれるようにする。 In this case, the hydrogen barrier film is to be embedded in the groove so as to cover the bottom and side surfaces of the ferroelectric capacitor. 水素バリア膜は、強誘電体キャパシタに直接接触してもよいし、直接接触しない状態で埋め込まれるようにしてもよい。 Hydrogen barrier film may be in direct contact with the ferroelectric capacitor, may be embedded in a state that does not directly contact. またこの場合、強誘電体キャパシタの上面にも水素バリア膜を形成することが好ましい。 Also in this case, it is preferable to form a hydrogen barrier film in the upper surface of the ferroelectric capacitor. この発明はまた、 This invention also relates,
半導体基板と、この半導体基板上に絶縁膜を介して順次積層された下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタと、この強誘電体キャパシタを覆って形成された層間絶縁膜とを備えた半導体装置において、前記層間絶縁膜が少なくとも第1及び第2の層間絶縁膜の積層構造により構成され、第1及び第2の層間絶縁膜の間に水素バリア膜が埋め込まれていることを特徴とする。 A semiconductor substrate, a lower electrode that are sequentially stacked via an insulating film on the semiconductor substrate, a ferroelectric film and ferroelectric capacitor and the interlayer insulating film formed to cover the ferroelectric capacitor having the upper electrode in the semiconductor device having the bets, the interlayer insulating film is constituted by a laminated structure of at least a first and a second interlayer insulating film, hydrogen barrier film is embedded between the first and second interlayer insulating film it is characterized in. 即ち水素バリア膜は、強誘電体キャパシタに直接接触させる必要はなく、強誘電体キャパシタを覆う層間絶縁膜の内部に水素バリア膜を埋め込むことによっても、強誘電体キャパシタへの水素拡散を抑制することができ、強誘電体特性の劣化を防止することができる。 That hydrogen barrier film does not need to be in direct contact with the ferroelectric capacitor, by embedding inside the hydrogen barrier film of the interlayer insulating film covering the ferroelectric capacitor, suppressing diffusion of hydrogen into the ferroelectric capacitor it can, it is possible to prevent deterioration of the ferroelectric characteristic. この場合、層間絶縁膜のうち、水素バリア膜と強誘電体キャパシタの間に挟まれる部分の厚みは、強誘電体キャパシタの厚みの0.05倍以上で3倍以下とすることが好ましく、この部分は水素バリア膜と強誘電体キャパシタとが直接接触することによる反応を防止する働きをする。 In this case, of the interlayer insulating film, the portion of the thickness to be interposed between the hydrogen barrier film and the ferroelectric capacitor is preferably set to be lower than or equal to 3 times 0.05 times the thickness of the ferroelectric capacitor, the portion serves to prevent the reaction by the hydrogen barrier film and the ferroelectric capacitor is in direct contact.

【0008】更にこの発明において、下部電極とその下の絶縁膜の間に水素バリア膜を介在させる場合には、水素バリア膜は強誘電体膜及び下部電極と自己整合されてドライエッチング加工される。 [0008] In addition the present invention, when interposing the hydrogen barrier film between the insulating film and underlying lower electrode is dry etched hydrogen barrier film is a ferroelectric film and is lower electrodes self-aligned . この場合、エッチング面が垂直に近い加工面となる場合には、加工された強誘電体膜と下部電極の側面には、エッチングされた水素バリア膜の再堆積が生じ、これがキャパシタ側面の有効な水素バリア膜となる。 In this case, when the etched surface becomes almost vertical working surface is on a side surface of the processed ferroelectric film and the lower electrode, redeposition occur etched hydrogen barrier film, which is in effect a capacitor side surface a hydrogen barrier film. 水素バリア膜は前述のように、比抵抗の大きいものであることが望ましいが、具体的にそれが使用される箇所に応じて、次のような材料が用いられる。 Hydrogen barrier film, as described above, it is desirable that those having a specific resistance greater, specifically in accordance with the position in which it is used, materials such as the following is used. まず、強誘電体キャパシタの下部電極と絶縁膜の間に形成される水素バリア膜はとしては、抵抗の小さいものであっても許容されるため、Al2O3,AlxOy,A First, strong as the dielectric capacitor hydrogen barrier film formed between the lower electrode and the insulating film, for even those small resistance is acceptable, Al2 O3, AlxOy, A
lN,WN,SrRuO3,IrOx,ZrOx,RuO lN, WN, SrRuO3, IrOx, ZrOx, RuO
x,SrOx,ReOx,OsOx,MgOx等の金属酸化物から少なくとも一種選ばれる。 x, SrOx, ReOx, OsOx, selected at least one kind of metal oxide such as MgOx. 強誘電体キャパシタの上部電極表面に形成される水素バリア膜も同様である。 Hydrogen barrier film formed on the electrode surface of the ferroelectric capacitor is the same.
強誘電体キャパシタの上部電極の上側表面から側面を経て強誘電体膜の側面、更に下部電極の上面のまで延在させる水素バリア膜としては、高抵抗であること、具体的には1kΩcm以上の比抵抗のものが必要であり、Al Ferroelectric capacitor side of the upper surface ferroelectric via side from the membrane of the upper electrode, as the hydrogen barrier film to further extend to the upper surface of the lower electrode, it is highly resistive, specifically above 1kΩcm is is necessary that the specific resistance, Al
2O3,AlxOy,ZrOx,MgOx等の金属酸化物から少なくとも一種が選ばれる。 2O3, AlxOy, ZrOx, at least one of a metal oxide such as MgOx selected.

【0009】また、キャパシタを覆う層間絶縁膜に埋め込まれる水素バリア膜は、Al2O3,AlxOy,TiO Further, the hydrogen barrier film buried in the interlayer insulating film covering the capacitor, Al2 O3, AlxOy, TiO
x,ZrOx,MgOx,MgTiOx等の金属酸化物から少なくとも一種選ばれる。 x, ZrOx, MgOx, selected at least one kind of metal oxide such as MgTiOx. この発明はまた、半導体基板と、この半導体基板上に絶縁膜を介して順次積層された下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタとを備えた半導体装置において、前記強誘電体膜と前記下部電極との間に第1のSrxRuyOz膜が、 The present invention also provides a semiconductor device including a semiconductor substrate, a lower electrode that are sequentially stacked via an insulating film on the semiconductor substrate, and a ferroelectric capacitor having a ferroelectric film and an upper electrode, the ferroelectric first SrxRuyOz film between the body layer and the lower electrode,
前記強誘電体膜と前記上部電極との間に第2のSrxR Second SrxR between the upper electrode and the ferroelectric film
uyOz膜がそれぞれ形成され、且つ前記第1及び第2のSrxRuyOz膜の各厚みTsro(BE)(nm)及びTsro uyOz film is formed respectively, and the thickness of each of the first and second SrxRuyOz film Tsro (BE) (nm) and TSRO
(TE)(nm)が、前記強誘電体膜の厚みTpzt(nm) (TE) (nm) is the ferroelectric thick film Tpzt (nm)
に対して、10≦Tsro(BE)+Tsro(TE)≦(2/12) Relative, 10 ≦ Tsro (BE) + Tsro (TE) ≦ (2/12)
Tpztの範囲に設定されていることを特徴とする。 Characterized in that it is set in a range of Tpzt. この様に、強誘電体膜の上下界面に、SrxRuyOz膜をその合計厚みが強誘電体膜厚との関係で一定範囲に入るように介在させることにより、強誘電体キャパシタの疲労特性が大きく改善される。 Thus, strong upper and lower surface of the dielectric film, by interposing such that its total thickness of SrxRuyOz film fall within a predetermined range in relation to the ferroelectric film thickness, ferroelectric fatigue properties of the capacitor greatly improved It is. 特にその合計厚みを、Tsro In particular, the total thickness, Tsro
≦(2/15)Tpztの範囲に設定すると、一層好ましいことが実験的に確認されている。 When set to a range of ≦ (2/15) Tpzt, it has been confirmed experimentally that more preferred.

【0010】この発明は更に、トランジスタが形成された半導体基板と、この半導体基板を覆い且つ前記トランジスタの拡散層に接続されるコンタクトプラグが埋め込まれた絶縁膜と、この絶縁膜上に形成されて前記コンタクトプラグを介して前記トランジスタに接続された強誘電体キャパシタとを有する半導体装置において、前記強誘電体キャパシタは、下部電極と、この下部電極上に下部電極と同じ面積で形成された強誘電体膜と、この強誘電体膜上に強誘電体膜より小さい面積をもって形成された上部電極と、前記上部電極の側壁に自己整合されて形成されて前記強誘電体膜の表面を覆う保護膜とを有することを特徴とする。 [0010] The present invention further includes a semiconductor substrate over which a transistor is formed, an insulating film with the contact plug is embedded, which is connected to a diffusion layer of and the transistor covering the semiconductor substrate, it is formed on the insulating film in a semiconductor device having a ferroelectric capacitor connected to the transistor via the contact plug, said ferroelectric capacitor includes a lower electrode, the intensity is formed in the same area as the lower electrode on the lower electrode dielectric body film and an upper electrode which this strength is formed with a dielectric film smaller area than the ferroelectric film on the protective film, wherein the sidewall of the upper electrode is formed by self-aligned to cover the surface of the ferroelectric film characterized in that it has and. この様に、コンタクトプラグ上に強誘電体キャパシタを形成するCOP(Capacitor On P Thus, COP of a ferroelectric capacitor is formed on the contact plug (Capacitor On P
lug)構造において、上部電極側壁に自己整合された保護膜を形成することにより、一回のリソグラフィ工程で強誘電体膜にフリンジを持たせた構造が得られる。 In lug) structure, by forming a protective film which is self-aligned to the upper electrode side wall structure which gave fringe ferroelectric film in a single lithography process is obtained. そしてこのフリンジ構造により、加工プロセスでの強誘電体特性の劣化が防止される。 And this fringe structure, degradation of the ferroelectric characteristics of the machining process is prevented. この発明は更に、半導体基板と、この半導体基板上に絶縁膜を介して順次積層された下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタと、この強誘電体キャパシタ上に層間絶縁膜を介して形成されて前記上部電極に接続される配線と備えた半導体装置において、前記配線の前記上部電極に対するコンタクトの面積が前記上部電極の面積に対して50 The invention further includes a semiconductor substrate, a lower electrode that are sequentially stacked via an insulating film on the semiconductor substrate, a ferroelectric capacitor having a ferroelectric film and an upper electrode, an interlayer insulation ferroelectric on capacitor in the semiconductor device having a wiring which is formed through the membrane is connected to the upper electrode, the area of ​​contact with respect to the upper electrode of the wiring relative to the area of ​​the upper electrode 50
%以上となるように設定されていることを特徴とする。 Characterized in that it is set to be more than%.

【0011】上述のように、上部電極に対するコンタクトを大きく設定することにより、コンタクト孔を開けた段階での回復熱処理による強誘電体膜特性の回復が効果的に行われ、優れた強誘電体キャパシタが得られる。 [0011] As described above, by setting a large contact to the upper electrode, the recovery of the ferroelectric film characteristics due to the recovery heat treatment at the stage of opening the contact hole is effectively performed, excellent ferroelectric capacitor It is obtained. この発明は更に、キャパシタ上に形成された水素バリア膜は、前記水素バリア膜上層間絶縁膜平坦化時の、ストッパーにする事も可能である。 The invention further hydrogen barrier film formed on the capacitor, at the time of the hydrogen barrier film upper layer insulating film planarized, it is possible also to the stopper. また、前記水素バリア膜上にSixNyあるいはSixOyNzを堆積させた膜構造でCMPの際のストッパーをより完全にできる。 In addition, it stopper during CMP more fully the hydrogen barrier film film structure is deposited SixNy or SixOyNz on.

【0012】 [0012]

【発明の実施の形態】以下、図面を参照して、この発明の実施の形態を説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, with reference to the drawings, an embodiment of the present invention. [実施の形態1]図1乃至図5は、実施の形態1によるFRAMの強誘電体キャパシタの製造工程を示す。 1 through FIG Embodiment 1 5 show the fabrication process of a ferroelectric capacitor of the FRAM according to the first embodiment. 図1 Figure 1
に示すように、シリコン基板1にトランジスタ(図示せず)を形成した後、その表面をシリコン酸化膜等の層間絶縁膜2で覆い平坦化する。 As shown, after forming the silicon substrate 1 transistor (not shown), to flatten covering the surface with the interlayer insulating film 2 such as a silicon oxide film. 層間絶縁膜2上に密着層を兼ねた水素バリア膜として約10nmの酸化アルミニウム膜(以下、Al2O3膜)101を例えばスパッタにより堆積し、その上に更に約100nmの下部Pt電極膜30を例えばスパッタにより堆積する。 Interlayer insulating film 2 of about 10nm aluminum oxide film as a hydrogen barrier film that also functions as an adhesion layer on (hereinafter, Al2 O3 film) 101 is deposited for example by sputtering, the lower Pt electrode film 30, for example, a sputtering of a further approximately 100nm thereon It is deposited by. 下部Pt電極膜30上に更に、約150nmのPZT膜4を例えばスパッタ法又はゾルゲル法により堆積する。 Further, on the lower Pt electrode film 30 is deposited by a PZT film 4 of about 150nm, for example, a sputtering method or a sol-gel method. その後PZT膜4は、例えば650℃の酸素雰囲気中でのRTA(Rapi Then PZT film 4, for example of 650 ° C. RTA in an oxygen atmosphere (Rapi
d Thermal Anneal)処理により結晶化させる。 d Thermal Anneal) is crystallized by treatment. 上記結晶化処理において、Al2O3膜101がPZT膜4中のPbの下地層間絶縁膜2への拡散を抑制する。 In the crystallization process, Al2 O3 film 101 suppresses the diffusion to the underlying interlayer insulating film 2 of Pb in the PZT film 4. これにより、PZT膜4のPb濃度の制御が容易になり、またP This facilitates control of the Pb concentration of the PZT film 4, also P
bの層間絶縁膜2への拡散によるトランジスタ特性の劣化が防止される。 b of the deterioration of the transistor characteristics due to diffusion into the interlayer insulating film 2 can be prevented.

【0013】結晶化処理したPZT膜4上には更に、5 [0013] Furthermore on the PZT film 4 which crystallization treatment, 5
0nm程度の上部Pt電極膜50をスパッタにより堆積し、更にこの上に密着層を兼ねた水素バリア膜としてA It is deposited by sputtering an upper Pt electrode film 50 of about 0 nm, A as further hydrogen barrier film which also serves as an adhesion layer on the
l2O3膜102を約10nm堆積する。 The l2O3 film 102 is about 10nm is deposited. Al2O3膜10 Al2O3 film 10
2上には更に、図2に示すように、ハードマスク材料膜としてSiO2膜(又はSiNx膜)103をプラズマC Furthermore on 2, as shown in FIG. 2, SiO2 film (or SiNx film) as a hard mask material film 103 plasma C
VDにより堆積し、レジストパターン(図示せず)を形成してこれをパターン加工し、引き続き上部Pt電極5 Deposited by VD, which is patterned to form a resist pattern (not shown), continue to the upper Pt electrode 5
をパターン加工する。 The pattern processing. ここで、SiO2膜103の膜厚は、上部Pt電極5の1.2倍乃至4倍程度とする。 Here, the film thickness of the SiO2 film 103, a 1.2-fold to 4 times the upper Pt electrode 5. A
l2O3膜102は、ハードマスク材料膜の密着層としてのみならず、ハードマスク材料膜堆積工程でのキャパシタ材料膜のダメージを防止する働きをする。 l2O3 film 102, not only as an adhesion layer of the hard mask material film, which serves to prevent damage of the capacitor material layer on the hard mask material film deposition process. 本発明者の実験によると、下部Pt電極膜30の下地の水素バリア膜及び上部Pt電極上の水素バリア膜は、水素の拡散定数が1E−5cm2/s以下の金属酸化物膜がよく、A According to the experiments conducted by the present inventors, the hydrogen barrier film on the lower Pt electrode of the underlying film 30 hydrogen barrier film and an upper Pt electrode may diffusion constant of hydrogen is 1E-5cm2 / s or less of the metal oxide film, A
l2O3膜の他、AlxOy膜、AlN膜、WN膜、SrR l2O3 other films, AlxOy film, AlN film, WN film, SrR
uO3膜、IrOx膜、RuOx膜、ReOx膜、OsO uO3 film, IrOx film, RuOx film, ReOx film, OsO
x膜、ZrOx膜、MgOx膜等の金属酸化物膜の少なくとも一種を用いて同様の効果が得られること、その膜厚は少なくとも1nm以上で効果が得られることが確認されている。 x film, it ZrOx film, the same effect by using at least one metal oxide film such as MgOx film obtained, a film thickness that the effect can be obtained at least 1nm or more has been confirmed.

【0014】次に、図3に示すように、酸化膜103を除去し、パターニングされた上部Pt電極5及び露出したPZT膜4を覆って、再度水素バリア膜となるAl2 [0014] Next, as shown in FIG. 3, removing the oxide film 103, covering the patterned upper Pt electrode 5 and the exposed PZT film 4, a re hydrogen barrier film Al2
O3膜104を10nm程度堆積する。 The O3 film 104 is deposited to a thickness of about 10 nm. その後、図4に示すように、SiO2膜(又はSiNx膜)105をプラズマCVDにより堆積し、これを上部Pt電極5を覆うハードマスクとしてパターン形成する。 Thereafter, as shown in FIG. 4, the SiO2 film (or SiNx film) 105 is deposited by plasma CVD, to pattern this as a hard mask covering the upper Pt electrode 5. このときもAl Al Also at this time
2O3膜104は、ハードマスクであるSiO2膜105 2O3 film 104 is a hard mask SiO2 film 105
との密着層としてのみならず、その膜堆積工程でのキャパシタ材料膜のダメージを防止する働きをする。 Not only as an adhesion layer between and serves to prevent damage of the capacitor material layer at the film deposition process. このA The A
l2O3膜104の他、AlxOy膜、AlN膜、WN膜、 Other l2O3 film 104, AlxOy film, AlN film, WN film,
SrRuO3膜、IrOx膜、RuOx膜、ReOx膜、 SrRuO3 film, IrOx film, RuOx film, ReOx film,
OsOx膜、ZrOx膜、MgOx膜等の金属酸化物膜の少なくとも一種を用いることができる。 OsOx film, ZrOx film, it is possible to use at least one metal oxide film such as MgOx film. しかしここは高抵抗であることが必要であり、好ましくは比抵抗が1k But here must be a high-resistance, preferably the resistivity is 1k
Ωcm以上の金属酸化物として、Al2O3の他に、Al As more metal oxides [Omega] cm, in addition to the Al2 O3, Al
xOy,ZrOx,MgOx膜等の少なくとも一種を用いることが好ましい。 xOy, ZrOx, it is preferable to use at least one of such MgOx film. そして、SiO2膜105をマスクとして、Al2O3膜104、PZT膜4及び下部Pt電極3をパターン加工して強誘電体キャパシタCを得る。 Then, the SiO2 film 105 as a mask to obtain a ferroelectric capacitor C is patterned the Al2O3 film 104, PZT film 4 and the lower Pt electrode 3. このとき、下部Pt電極3の下地のAl2O3膜101をもパターン加工する。 At this time, the patterning also Al2O3 film 101 underlying the lower Pt electrode 3. 強誘電体キャパシタCは、図示のように、上部Pt電極5より大きい面積のPZT膜4と下部Pt電極3を持つようにパターン加工される。 The ferroelectric capacitor C, as illustrated, is patterned to have a PZT film 4 and the lower Pt electrode 3 of the upper Pt electrode 5 larger area. この後、SiO2膜105を除去し、或いは残したまま、図5に示すように層間絶縁膜6を堆積し、コンタクト孔を開口して端子配線7を形成する。 Thereafter, to remove the SiO2 film 105, or leaving, and an interlayer insulating film 6 as shown in FIG. 5, a terminal wiring 7 by a contact hole. 層間絶縁膜6の堆積に先立って、強誘電体キャパシタC全体を覆うように、再度Al2O3膜を堆積してもよい。 Prior to deposition of the interlayer insulating film 6, so as to cover the entire ferroelectric capacitor C, it may be deposited again Al2O3 film.

【0015】この実施の形態によると、密着層兼水素バリア膜として、チタンを含まないAl2O3等の金属酸化物膜を用いることにより、TiOx,TiN等のチタンを含む材料膜を用いた場合に比べて、強誘電体特性やトランジスタ特性の劣化が少なく、優れた特性のFRAM [0015] According to this embodiment, compared as an adhesion layer and the hydrogen barrier film, by using a metal oxide film of Al2O3 or the like that does not contain titanium, when a material film containing TiOx, titanium such as TiN Te, ferroelectric characteristics or deterioration of the transistor characteristics is small, the excellent characteristics FRAM
を得ることができる。 It is possible to obtain. 即ち、Al2O3膜の水素バリア膜によりキャパシタ領域への水素拡散が効果的にブロックされる。 That is, the hydrogen diffusion into the capacitor region is effectively blocked by the hydrogen barrier film Al2O3 film. また、PZT膜は層間絶縁膜との接触が殆どなく、Pbの外方拡散が抑制され、更にTiを用いないことからPZT膜へのチタン拡散のなく、優れた特性が得られる。 Further, the PZT film is contacted hardly to the interlayer insulating film, outward diffusion of Pb been suppressed, without further titanium diffusion into PZT film since it does not use Ti, resulting excellent characteristics. 更に、Al2O3膜102を設けることは、この上にマスク材103を形成する際のダメージ防止の作用を持つ。 Furthermore, the provision of the Al2O3 film 102 has the effect of damage prevention at the time of forming a mask material 103 thereon. 但し、この実施の形態において、水素バリア膜は、強誘電体キャパシタの上下、更に上部電極から強誘電体膜の側面に延在するように、3層用いているが、これらのうちいずれか一層のみ或いは二層を用いることによっても効果がある。 However, in this embodiment, the hydrogen barrier film, the upper and lower ferroelectric capacitor, as further extend to the side surface of the ferroelectric film from the upper electrode, are used three layers, more any of these it is also effective by using only or two layers. [実施の形態2]図6乃至図11は、実施の形態2によるFRAMの強誘電体キャパシタ製造工程を示す。 FIGS. 6 to 11 [Embodiment 2] indicates the ferroelectric capacitor manufacturing process of FRAM according to the second embodiment. この実施の形態では、強誘電体キャパシタの上部電極の上側表面にのみ水素バリア膜を形成する。 In this embodiment, only the upper surface of the upper electrode of the ferroelectric capacitor to form a hydrogen barrier film. まず図6に示すように、シリコン基板1にトランジスタ(図示せず)を形成した後、その表面をシリコン酸化膜等の層間絶縁膜2 First, as shown in FIG. 6, after forming the silicon substrate 1 transistor (not shown), an interlayer insulating film of a silicon oxide film or the like the surface 2
で覆い平坦化する。 It flattening covered with. 層間絶縁膜2上にチタンを含まない密着層を介して約100nmの下部Pt電極膜30を例えばスパッタにより堆積する。 It is deposited by for example sputtering a lower Pt electrode film 30 of approximately 100nm through a contact layer containing no titanium on the interlayer insulating film 2. 下部Pt電極膜30上に更に、約150nmのPZT膜4を例えばスパッタ法又はゾルゲル法により堆積する。 Further, on the lower Pt electrode film 30 is deposited by a PZT film 4 of about 150nm, for example, a sputtering method or a sol-gel method. その後PZT膜4は、例えば650℃の酸素雰囲気中でのRTA(Rapid Therm RTA in the subsequent PZT film 4, for example of 650 ° C. in an oxygen atmosphere (Rapid Therm
al Anneal)処理により結晶化させる。 al Anneal) is crystallized by treatment.

【0016】PZT膜4上には、上部Pt電極膜50を50nm程度堆積し、この上に更に水素バリア膜202 [0016] on the PZT film 4, an upper Pt electrode film 50 is deposited to about 50 nm, more preferably a hydrogen barrier film on the 202
を10nm程度堆積する。 A is deposited to a thickness of about 10nm. 水素バリア膜202としては、水素の拡散定数が1E−5cm2/s以下の金属酸化物膜がよく、代表的にはアルミニウム酸化物(Al2 Hydrogen as the barrier film 202, the diffusion constant of hydrogen often 1E-5cm2 / s or less of the metal oxide film, typically aluminum oxide (Al2
O3)膜であるが、その他AlxOy膜、AlN膜、WN O3) is a film, other AlxOy film, AlN film, WN
膜、SrRuO3膜、IrOx膜、RuOx膜、ReOx Film, SrRuO3 film, IrOx film, RuOx film, ReOx
膜、OsOx膜、MgOx膜、ZrOx膜等の中の少なくとも一種を用い得る。 Film, OsOx film, MgOx layer may use at least one of: such ZrOx film. 図7に示すように、水素バリア膜202上には、ハードマスク材としてシリコン窒化膜(SixNy膜)203(又はSixOyNz膜)をプラズマCVD法により堆積する。 As shown in FIG. 7, on the hydrogen barrier film 202, a silicon nitride film (SixNy film) 203 (or SixOyNz film) is deposited by plasma CVD as a hard mask material. この絶縁膜堆積の工程で水素バリア膜202は、プラズマCVD法による下地のプラズマダメージを防止すると共に、絶縁膜の密着性を向上させる働きをする。 The insulating film hydrogen barrier film 202 deposition step, while preventing plasma damage underlying plasma CVD method, and serves to improve the adhesion of the insulating film. 次いで、SixNy膜203 Then, SixNy film 203
上にレジストパターン(図示せず)を形成し、このレジストパターンを用いてSixNy膜203をエッチング加工する。 A resist pattern (not shown) is formed above the SixNy film 203 are etched using the resist pattern. 得られたSixNy膜203をマスクとして、図7に示すように、Al2O3膜202及び上部Pt The SixNy film 203 obtained as a mask, as shown in FIG. 7, Al2 O3 film 202 and an upper Pt
電極5をエッチング加工する。 The electrodes 5 are etched. 更に、図8に示すように、SiO2等のハードマスク204を上部Pt電極5 Furthermore, as shown in FIG. 8, upper Pt electrode 5 the hard mask 204 such as SiO2
を覆うようにパターン形成し、これを用いてPZT膜4 The patterned to cover, PZT film 4 with which
及び下部Pt電極膜30をエッチングして、PZT膜4 And the lower Pt electrode film 30 is etched, PZT film 4
と下部Pt電極3が上部Pt電極5より大きい面積を持って自己整合された強誘電体キャパシタCが得られる。 Lower Pt electrode 3 the ferroelectric capacitor C which is self-aligned with the upper Pt electrode 5 larger area can be obtained as.
またその後、全面にAl2O3膜を形成してもよい(図示せず)。 Also then, it may be formed on the entire surface Al2O3 film (not shown).

【0017】その後、図9に示すように、強誘電体キャパシタを覆うSiO2膜からなる層間絶縁膜6を堆積する。 [0017] Thereafter, as shown in FIG. 9, an interlayer insulating film 6 made of SiO2 film covering the ferroelectric capacitor. そして、CMP処理により層間絶縁膜6を平坦化する。 Then, to planarize the interlayer insulating film 6 by a CMP process. このとき、SixNy膜203が平坦化処理のストッパとなり、図10に示す平坦化構造が得られる。 At this time, SixNy film 203 serves as a stopper of the planarization process, the planarization structure shown in FIG. 10 is obtained. その後、図11に示すようにコンタクト孔を開口して、上部Pt電極5に接続される端子配線7を形成する。 Then a contact hole as shown in FIG. 11, a terminal wiring 7 connected to the upper Pt electrode 5. この実施の形態によっても、上部Pt電極を覆う水素バリア膜により、PZT膜への水素拡散が抑制されて、優れた強誘電体キャパシタ特性が得られる。 Also in this embodiment, the hydrogen barrier film covering the upper Pt electrode, the hydrogen diffusion into the PZT film can be suppressed, resulting excellent ferroelectric capacitor characteristics. またこの実施の形態の場合、水素バリア膜はその上に形成されたハードマスクであるSiN膜により上部Pt電極と共にパターン加工される。 In the case of this embodiment, the hydrogen barrier film is patterned together with the upper Pt electrode by SiN film is a hard mask formed thereon. そして、ハードマスクはそのまま残されて、 Then, the hard mask is left as it is,
後の平坦化処理のストッパとして用いられ、キャパシタ形成後の確実な平坦化が図られる。 Used as a stopper of the planarization process after, reliable flattening after the capacitor formation is achieved. 更にTiを用いないことからPZT膜へのチタン拡散のなく、優れた特性が得られる。 Without further titanium diffusion into PZT film since it does not use Ti, resulting excellent characteristics. [実施の形態3]図12乃至図16は、実施の形態3によるFRAMの強誘電体キャパシタ製造工程を示す。 12 to 16 [Third Embodiment] indicates the ferroelectric capacitor manufacturing process of FRAM according to the third embodiment. この実施の形態では、強誘電体キャパシタの上側表面から側面、更に強誘電体膜の側面を経て、下部電極の上側表面に延在するように水素バリア膜を形成する。 In this embodiment, strong side from the upper surface of the ferroelectric capacitor, via the side surface of the further ferroelectric film to form a hydrogen barrier film so as to extend to the upper surface of the lower electrode. 図12に示すように、シリコン基板1にトランジスタ(図示せず)を形成した後、その表面をシリコン酸化膜等の層間絶縁膜2で覆い平坦化する。 As shown in FIG. 12, after forming the silicon substrate 1 transistor (not shown), to flatten covering the surface with the interlayer insulating film 2 such as a silicon oxide film. 層間絶縁膜2上にチタンを含まない密着層301を介して約100nmの下部Pt Lower Pt of about 100nm via an adhesion layer 301 that does not contain titanium on the interlayer insulating film 2
電極膜30をスパッタにより堆積する。 The electrode film 30 is deposited by sputtering. 下部Pt電極膜30上に更に、約150nmのPZT膜4をスパッタ法又はゾルゲル法により堆積する。 Further, on the lower Pt electrode film 30, the PZT film 4 of about 150nm is deposited by a sputtering method or a sol-gel method. その後PZT膜4は、 Then PZT film 4,
650℃の酸素雰囲気中でのRTA(Rapid Thermal RTA in an oxygen atmosphere of 650 ℃ (Rapid Thermal
Anneal)処理により結晶化させる。 Anneal) is crystallized by treatment. PZT膜4上には、 On the PZT film 4,
上部Pt電極膜50を50nm程度堆積する。 The upper Pt electrode film 50 is deposited to a thickness of about 50nm.

【0018】上部Pt電極膜50上には、SiO2膜30 [0018] On the upper Pt electrode film 50, SiO2 film 30
2をプラズマCVD法により堆積し、このSiO2膜3 2 was deposited by plasma CVD, the SiO2 film 3
02をハードマスクとしてパターン形成する。 02 patterned as a hard mask. そして、 And,
図13に示すように、上部Pt電極膜5及びPZT膜4 As shown in FIG. 13, upper Pt electrode film 5 and the PZT film 4
を順次エッチング加工する。 The sequentially etched. このエッチング加工は、下部Pt電極膜30の表面を一部エッチングするまで行う。 This etching is performed until a part etching the surface of the lower Pt electrode film 30. そしてマスクとして用いたSiO2膜302を除去した後、図14に示すように、水素バリア膜303を堆積する。 And after removing the SiO2 film 302 used as the mask, as shown in FIG. 14, depositing a hydrogen barrier film 303. この水素バリア膜303は、水素の拡散定数が1E−5cm2/s以下の膜であるとが好ましく、代表的にはアルミニウム酸化物(Al2O3)膜であるが、その他AlxOy膜、AlN膜、WN膜、SrRuO3膜、 The hydrogen barrier film 303, the diffusion constant of hydrogen is less than the film 1E-5cm2 / s are preferred, although typically aluminum oxide (Al2 O3) film, other AlxOy film, AlN film, WN film , SrRuO3 film,
IrOx膜、RuOx膜、ReOx膜、OsOx膜、Mg IrOx film, RuOx film, ReOx film, OsOx film, Mg
Ox膜、ZrOx膜等の中の少なくとも一種を用い得る。 Ox film, may be used at least one of: such ZrOx film.
但し、この実施の形態の水素バリア膜は高抵抗であることが必要であり、この点から好ましくは比抵抗が1kΩ However, the hydrogen barrier film of this embodiment is required to be a high resistance, preferably 1kΩ resistivity from this point
−cm以上の金属酸化物膜として、AlxOy,ZrO As more metal oxide film -cm, AlxOy, ZrO
x、MgOx膜等の少なくとも一種を用い得ることができる。 x, it can be obtained using at least one such MgOx film. その後、図15に示すように、キャパシタ領域を覆うSiO2膜304のハードマスクを再度パターン形成し、このマスクを用いて、水素バリア膜303、下部P Thereafter, as shown in FIG. 15, the hard mask again patterning of SiO2 film 304 covering the capacitor region, using the mask, the hydrogen barrier film 303, a lower P
t電極膜3及び密着層301をエッチング加工して、強誘電体キャパシタCを形成する。 The t electrode film 3 and the adhesion layer 301 is etched to form the ferroelectric capacitor C. そして、マスクを除去して、図16に示すように、層間絶縁膜6を堆積し、コンタクト孔を開口して端子配線7を形成する。 Then, the mask is removed, as shown in FIG. 16, and an interlayer insulating film 6 to form the terminal wiring 7 by a contact hole.

【0019】この実施の形態によると、上部Pt電極5 [0019] According to this embodiment, the upper Pt electrode 5
とPZT膜4が自己整合されたパターン形成され、下部Pt電極3がこれらより大きい面積をもって形成される。 PZT film 4 is formed patterned self-aligned, the lower Pt electrode 3 is formed with a larger area than those with. そして上部Pt電極5の上面から、上部Pt電極5 And from the upper surface of the upper Pt electrode 5, an upper Pt electrode 5
と自己整合的にパターン形成されるPZT膜の側面、及び下部Pt電極の表面にまで延在して水素バリア膜30 The side surface of the PZT film to be self-aligned manner patterning, and hydrogen barrier film extends to the surface of the lower Pt electrode 30
3が形成される。 3 is formed. これにより、その後の工程でのPTZ Thus, PTZ in the subsequent step
膜4の下部電極界面への水素拡散が抑制され、優れた強誘電体特性が得られる。 Hydrogen diffusion into the lower electrode interface of the membrane 4 is suppressed, resulting excellent ferroelectric characteristics. また、PZT膜は層間絶縁膜と接触せず、Pbの拡散が防止される。 Also, PZT film is not in contact with the interlayer insulating film, the diffusion of Pb is prevented. 更にTi密着層を用いないから、PZT膜へのTi拡散がなく、優れた特性が得られる。 Since no further reference to Ti adhesion layer, there is no Ti diffusion to the PZT film, resulting excellent characteristics. [実施の形態4]図17乃至図20は、実施の形態4によるFRAMの強誘電体キャパシタ製造工程を示す。 [Embodiment 4] Figure 17 to 20 show a ferroelectric capacitor manufacturing process of FRAM according to the fourth embodiment. この実施の形態では、強誘電体キャパシタを覆う層間絶縁膜内部に強誘電体キャパシタを囲むように水素バリア膜を介在させる。 In this embodiment, interposing the hydrogen barrier film so as to surround the ferroelectric capacitor inside the interlayer insulating film covering the ferroelectric capacitor. 図17に示すように、シリコン基板1にトランジスタ(図示せず)を形成した後、その表面をシリコン酸化膜等の層間絶縁膜2で覆い平坦化する。 As shown in FIG. 17, after forming the silicon substrate 1 transistor (not shown), to flatten covering the surface with the interlayer insulating film 2 such as a silicon oxide film. この層間絶縁膜2上に密着層401を介して、下部Pt電極3、PZT膜4及び上部Pt電極5からなる強誘電体キャパシタCを形成する。 Via an adhesion layer 401 on the interlayer insulating film 2 to form the ferroelectric capacitor C including the lower Pt electrode 3, PZT film 4 and the upper Pt electrode 5.

【0020】具体的には、約100nmの下部Pt電極膜3をスパッタにより堆積し、その上に約150nmのPZT膜4をスパッタ法又はゾルゲル法により堆積して、650℃の酸素雰囲気中でのRTA(Rapid Therm [0020] Specifically, the lower Pt electrode film 3 of about 100nm is deposited by sputtering, the PZT film 4 of about 150nm thereon are deposited by a sputtering method or a sol-gel method, in an oxygen atmosphere at 650 ° C. RTA (Rapid Therm
al Anneal)処理により結晶化させる。 al Anneal) is crystallized by treatment. PZT膜4上には、上部Pt電極膜5を50nm程度堆積する。 On the PZT film 4 is deposited about 50nm upper Pt electrode film 5. そしてこれらの積層膜を順次エッチング加工して、強誘電体キャパシタCを形成する。 Then it is sequentially etched using these laminated films, to form the ferroelectric capacitor C. このとき、図示しないが、第1 In this case, although not shown, the first
のマスク材を用いて上部Pt電極膜5をエッチングし、 The upper Pt electrode film 5 is etched using a mask material,
更に第1のマスク材より大きい面積の第2のマスク材を用いてPZT膜4及び下部Pt電極膜3のエッチングを行う。 Further etching the PZT film 4 and the lower Pt electrode film 3 by using the second mask material larger area than the first mask material. この様にパターン形成された強誘電体キャパシタCを覆って、図18に示すように、薄い層間絶縁膜6a Thus the over the ferroelectric capacitor C which is patterned, as shown in FIG. 18, a thin interlayer insulating film 6a
を堆積する。 Depositing a. この層間絶縁膜6a上に、図19に示すように水素バリア膜402を堆積し、更に層間絶縁膜6b On the interlayer insulating film 6a, depositing a hydrogen barrier film 402 as shown in FIG. 19, further interlayer insulating film 6b
を堆積する。 Depositing a. 即ち、中間部に水素バリア膜402を介在させた層間絶縁膜6a,6bを形成する。 That is, the interlayer insulating film 6a, which is interposed a hydrogen barrier film 402 in the intermediate portion to form 6b. なおこの実施の形態の場合、層間絶縁膜6aの厚みを上部Pt電極5、PZT膜4、下部Pt電極3等の厚みの0.2倍以上から2倍以下にすることにより、或いは強誘電体キャパシタCの厚みに対して、0.05倍以上から3倍以下にすることにより、水素バリア膜402はカバレージよく堆積することができる。 In the case of this embodiment, the upper Pt electrode 5 and the thickness of the interlayer insulating film 6a, PZT film 4, by twice or less from 0.2 times or more the thickness of such lower Pt electrode 3, or ferroelectric the thickness of the capacitor C, by the following 3 times 0.05 times or more, the hydrogen barrier film 402 may be coverage better deposition. 最後に、図20に示すようにコンタクト孔を開けて、上部Pt電極5に接続される端子配線7を形成する。 Finally, by opening the contact holes as shown in FIG. 20, to form a terminal wiring 7 connected to the upper Pt electrode 5.

【0021】この実施の形態においても、水素バリア膜402としては、水素の拡散定数が1E−5cm2/s [0021] Also in this embodiment, as the hydrogen barrier film 402, the diffusion constant of hydrogen 1E-5cm2 / s
以下の膜であり、好ましくは比抵抗が1kΩ−cm以上の金属酸化物膜がよく、代表的にはアルミニウム酸化物(Al2O3)膜である。 A following film, preferably resistivity well 1 k [Omega-cm or more metal oxide films, typically aluminum oxide (Al2 O3) film. この様に、水素バリア膜を層間絶縁膜中に挿入することにより、強誘電体キャパシタの性能劣化が防止される。 Thus, by inserting the hydrogen barrier film in the interlayer insulating film, the performance degradation of the ferroelectric capacitor is prevented. またこの層間絶縁膜中の水素バリア膜は、最終的に素子上面を覆うパシベーション膜(通常SiN膜)を堆積する工程での強誘電体キャパシタのダメージを抑制する。 The hydrogen barrier film in the interlayer insulating film, eventually suppress strong damage of a dielectric capacitor in the step of depositing a passivation film covering the top of elements (typically SiN film). 更に、層間絶縁膜6aの部分は、水素バリア膜と強誘電体キャパシタCが直接接触することによる反応を防止する働きをする。 Furthermore, portions of the interlayer insulating film 6a serves to hydrogen barrier film and the ferroelectric capacitor C is prevented reaction by direct contact. 更に、PZT In addition, PZT
膜のPb拡散防止の効果、Tiを用いないことによるP P due to not using Pb diffusion prevention effect of the membrane, the Ti
ZT膜へのTi拡散防止の効果が得られる。 Effect of Ti diffusion barrier to ZT film. また、Al In addition, Al
2O3膜は絶縁膜であるから、パターン加工することなく、層間絶縁膜中全体に全面に入れることができ、拡散層に対するコンタクトの短絡も生じない。 Since 2O3 film is an insulating film, without performing pattern processing, can be placed on the entire surface to the whole in the interlayer insulating film, it does not occur short circuit contacts to the diffusion layer. 更に、水素バリア膜を層間絶縁膜を一層介して形成することにより、 Furthermore, by further via in an interlayer insulating film a hydrogen barrier film,
水素バリア膜の応力緩和が図られる。 Stress relaxation of the hydrogen barrier film is reduced. この実施の形態の場合、水素バリア膜として、Al2O3の他、AlxOy, In this embodiment, as a hydrogen barrier film, other Al2 O3, AlxOy,
TiOx,ZrOx,MgOx,MgTiOx等の中の少なくとも一種が有効である。 TiOx, ZrOx, MgOx, at least one of: such MgTiOx is effective.

【0022】[実施の形態5]図21は、上記実施の形態4により得られた構造に、更に層間絶縁膜6c,6d [0022] [Embodiment 5] Figure 21, the resulting structure by the fourth embodiment, further an interlayer insulating film 6c, 6d
を積層し、SiN膜からなるパシベーション膜8を形成する際に、層間絶縁膜6c,6dの間に水素バリア膜4 The stacked, in forming the passivation film 8 made of SiN film, an interlayer insulating film 6c, the hydrogen barrier film 4 between 6d
03を介在させたものである。 03 is obtained by intervening. この様に層間絶縁膜に多層に水素バリア膜を介在させることにより、より一層の水素拡散防止の効果が期待できる。 By this way the intervening hydrogen barrier film in a multilayer interlayer insulating film can be more expected further effect of hydrogen diffusion preventing. またこの構造により、SiNからなるパシベーション膜堆積のダメージが効果的に低減することが確認されている。 This structure also, the damage of the passivation film deposition of SiN is effectively reduced has been confirmed. 図22は、図21の構造を基本として、層間絶縁膜6bを平坦化して配線7を形成した構造を示している。 Figure 22 has a basic structure in FIG. 21, an interlayer insulating film 6b shows the structure of forming the wiring 7 is flattened. 図23は更に、図22における層間絶縁膜6aを平坦化して、水素バリア膜402をその平坦面に形成した構造を示している。 Figure 23 further, by planarizing the interlayer insulating film 6a in FIG. 22 shows the structure of forming the hydrogen barrier film 402 on the flat surface. [実施の形態6]図24は、実施の形態4により得られる構造を変形した実施の形態である。 [Embodiment 6] FIG. 24 is a form of embodiment which is a modification of the structure obtained by the fourth embodiment. 即ちこの実施の形態では、層間絶縁膜6a,6bの間に挿入される水素バリア膜402の底部が、強誘電体キャパシタCの下部P That is, in this embodiment, the interlayer insulating film 6a, the bottom of the hydrogen barrier film 402 is inserted between the 6b, strong bottom P of the ferroelectric capacitor C
t電極3の底部より更に、Δtだけ低くなるようにしている。 Further from the bottom of the t electrode 3, it is set to be lower by Delta] t. この様な構造とすることにより、水素バリア膜4 With such a structure, the hydrogen barrier film 4
02の下の層間絶縁膜中を通って強誘電体キャパシタC 02 through the interlayer insulating film under the ferroelectric capacitor C
の領域まで供給される水素ガスの拡散経路を狭めることができ、より効果的な水素拡散防止が図られる。 Diffusion path for hydrogen gas to be supplied can be narrowed down to the region, more effective hydrogen barrier is achieved. 更に実施の形態5と同様の効果が得られることはいうまでもない。 Furthermore the same effect as the fifth embodiment can be obtained of course.

【0023】図25は、図24の構造を基本として、水素バリア膜402を強誘電体キャパシタCの領域を覆う一定範囲にパターニングした構造を示している。 [0023] Figure 25, as the basic structure of FIG. 24 shows a patterned structure within a predetermined range to cover the area of ​​the ferroelectric capacitor C of the hydrogen barrier film 402. 水素バリア膜402をキャパシタ周辺で下部Pt電極3の底部より下に配置することにより水素拡散防止の効果が大きくなっているため、層間絶縁膜内に全面に入れることなく、この様に部分的に水素バリア膜402を入れても十分な水素拡散防止の効果が期待できる。 Since the effect of the hydrogen diffusion preventing is increased by placing the hydrogen barrier film 402 below the bottom of the lower Pt electrode 3 around the capacitor, without putting the entire surface in the interlayer insulating film, partially in this way even taking a hydrogen barrier film 402 can be expected to prevent sufficient hydrogen diffusion. また、図25では、層間絶縁膜6bを平坦化している。 Further, in FIG. 25, and planarize the interlayer insulating film 6b. 図26は、図2 FIG. 26 is, as shown in FIG. 2
1の構造を基本として、水素バリア膜402を強誘電体キャパシタCの領域を覆う一定範囲にパターニングした構造を示している。 The first structure as a basic shows a patterned structure within a predetermined range to cover the area of ​​the ferroelectric capacitor C of the hydrogen barrier film 402. 図27乃至図29は実施の形態4により得られる構造を変形した実施の形態である。 27 through 29 is in the form of embodiment which is a modification of the structure obtained by the fourth embodiment. すなわちこの実施の形態では、水素バリア膜402を層間絶縁膜6bのCMP工程での平坦化の際のストッパ膜として用いている。 That is, in this embodiment, by using a hydrogen barrier film 402 as a stopper film during the planarization in the CMP process of the interlayer insulating film 6b. 図18に示すように、層間絶縁膜6aを堆積した後、この層間絶縁膜6a上に、図27に示すように、水素バリア膜402を堆積し、更に層間絶縁膜6b As shown in FIG. 18, after depositing an interlayer insulating film 6a, on the interlayer insulating film 6a, as shown in FIG. 27, deposited hydrogen barrier film 402, further an interlayer insulating film 6b
を堆積する。 Depositing a. なおこの実施の形態の場合、層間絶縁膜の厚みが強誘電体キャパシタCの厚みに対して約0.15 In the case of this embodiment, about the thickness of the thick ferroelectric capacitor C of the interlayer insulating film 0.15
倍になるように堆積する。 It is deposited so as to be doubled. そして図28に示すように、 Then, as shown in FIG. 28,
CMP工程の際に水素バリア膜402をストッパ膜として用いて層間絶縁膜6bを平坦化する。 Planarizing the interlayer insulating film 6b using a hydrogen barrier film 402 during the CMP step as a stopper film. 更に図29に示すように、層間絶縁膜6b上に層間絶縁膜6cを形成する。 As further shown in FIG. 29, an interlayer insulating film 6c on the interlayer insulating film 6b. 最後にコンタクト孔を開けて、上部Pt電極5に接続される端子配線7を形成する。 Finally opening the contact holes to form the terminal wiring 7 connected to the upper Pt electrode 5.

【0024】この実施の形態において、水素バリア膜4 [0024] In this embodiment, the hydrogen barrier film 4
02は、水素の拡散定数が1E−5cm2/S以下の膜であり、代表的にはアルミニウム酸化膜(Al2O3) 02 is a membrane diffusion constant is less 1E-5cm2 / S of hydrogen, typically aluminum oxide (Al2 O3)
膜である。 It is a membrane. その他、AlxOy膜、TiOx膜、MgOx Other, AlxOy film, TiOx film, MgOx
膜、ZrOx膜、あるいはその組み合わせ、あるいは前記元素を一種類以上含む複合金属酸化物を用いることにより効果がある。 Film, there is an effect by using a ZrOx film, or a combination thereof, or complex metal oxide containing the element one or more. この実施の形態によると、キャパシタCと端子配線7との間の層間絶縁膜を所望の膜厚に形成することができる。 According to this embodiment, it is possible to form an interlayer insulating film between the capacitor C and the terminal wiring 7 to the desired thickness. また、水素バリア膜を層間絶縁膜中に挿入することにより、強誘電体キャパシタの性能劣化が防止される。 Further, by inserting the hydrogen barrier film in the interlayer insulating film, the performance degradation of the ferroelectric capacitor is prevented. 更に実施の形態4と同様の効果が得られることはいうまでもない。 Furthermore the same effect as the fourth embodiment can be obtained of course. なお、この実施の形態は、図22及び図25に示した実施の形態に用いることも可能である。 Incidentally, this embodiment, it is also possible to use the embodiment shown in FIGS. 22 and 25. すなわち、図22及び図25の水素バリア膜4 That is, the hydrogen barrier film 4 of FIG. 22 and FIG. 25
02をストッパ膜として用いて層間絶縁間6bを平坦化し、その上に層間絶縁膜6cを形成して、キャパシタC 02 was planarized interlayer insulating inter 6b is used as a stopper film, and an interlayer insulating film 6c thereon, the capacitor C
と端子配線7との間の層間絶縁膜を所望の膜厚に形成するものである。 An interlayer insulating film between the terminal wiring 7 and is intended to form a desired film thickness. また、この実施の形態は、図16の層間絶縁膜6を所望の膜厚に形成する場合に用いることが可能であることはいうまでもない。 Further, this embodiment, it goes without saying that can be used when forming an interlayer insulating film 6 of FIG. 16 to a desired thickness. 図16中の水素バリア膜303をストッパーとして用いている。 A hydrogen barrier film 303 in FIG. 16 is used as a stopper. また、他の実施例と組み合わせて用いることも可能である。 It is also possible to use in combination with other embodiments.

【0025】ここで、水素バリア膜402がストッパ膜として不充分な場合、図30に示すように前記402水素バリア膜上にSixNy(もしくはSixNyOz) [0025] Here, if the hydrogen barrier film 402 is insufficient as a stopper film, SixNy over the 402 hydrogen barrier film as shown in FIG. 30 (or SixNyOz)
からなるストッパ膜402bを100Å程度形成する方法も考えられる。 How the stopper film 402b formed approximately 100Å consisting also contemplated. この場合は図31に示されるように、 As this case is shown in FIG. 31,
ストッパ膜402bを活用して層間絶縁膜6bを平坦化する。 Utilizing stopper film 402b to planarize the interlayer insulating film 6b are. 更に図32に示すように、層間絶縁膜6b上に層間絶縁膜6cを形成する。 As further shown in FIG. 32, an interlayer insulating film 6c on the interlayer insulating film 6b. 最後にコンタクト孔を開けて、上部Pt電極5に接続される端子配線7を形成する。 Finally opening the contact holes to form the terminal wiring 7 connected to the upper Pt electrode 5. この水素バリア膜上のストッパーSixNy(もしくはSixNyOz)膜は、図11、16、22、25 Stopper SixNy (or SixNyOz) film on the hydrogen barrier film, FIG 11,16,22,25
においても同様な使用方法が可能である。 Similar usage even are possible. [実施の形態7]図33乃至図36は、実施の形態7によるFRAMの強誘電体キャパシタ製造工程を示す。 [Embodiment 7] FIGS. 33 to 36 shows a ferroelectric capacitor manufacturing process of FRAM according to the seventh embodiment. 図33に示すように、シリコン基板1にトランジスタ(図示せず)を形成した後、その表面をシリコン酸化膜等の層間絶縁膜2で覆い平坦化する。 As shown in FIG. 33, after forming the silicon substrate 1 transistor (not shown), to flatten covering the surface with the interlayer insulating film 2 such as a silicon oxide film. この層間絶縁膜2上の強誘電体キャパシタ形成領域には溝701を加工する。 The ferroelectric capacitor formation region on the interlayer insulating film 2 for processing the groove 701.
そして、図34に示すように、水素バリア膜702を2 Then, as shown in FIG. 34, the hydrogen barrier film 702 2
0nm程度堆積し、続いて下部Pt電極膜30を約10 Is deposited to about 0 nm, the lower Pt electrode film 30 followed about 10
0nm、PZT膜4を約150nm堆積する。 0 nm, to about 150nm deposited PZT film 4. その後P Then P
ZT膜4は、650℃の酸素雰囲気中でのRTA(Rapi ZT film 4, RTA in an oxygen atmosphere at 650 ° C. (Rapi
d Thermal Anneal)処理により結晶化させる。 d Thermal Anneal) is crystallized by treatment.

【0026】続いて、図35に示すように、CMP処理を行って、溝701の外側では水素バリア膜702が除去され、PZT膜4が溝701にのみ埋め込まれた状態になるように平坦化する。 [0026] Subsequently, as shown in FIG. 35, by performing the CMP process, the outer trench 701 is removed the hydrogen barrier film 702, planarization as PZT film 4 is in a state embedded only in the groove 701 to. そして、図36に示すように、PZT膜4上に水素バリア膜703を堆積し、これに上部電極開口を開けた後、上部Pt電極5をパターン形成する。 Then, as shown in FIG. 36, deposited hydrogen barrier film 703 on the PZT film 4, after opening the upper electrode opening thereto, the upper Pt electrode 5 patterned. 水素バリア膜703は上部Pt電極5と共にパターン加工する。 Hydrogen barrier film 703 is patterned together with the upper Pt electrode 5. こうして強誘電体キャパシタCが得られる。 Thus the ferroelectric capacitor C is obtained. この後は図示しないが、層間絶縁膜を堆積し、 Although not shown Thereafter, an interlayer insulating film is deposited,
コンタクト孔を開けて端子配線を形成する。 Opening the contact hole to form a terminal wire. この実施の形態において、水素バリア膜702,703としては、 In this embodiment, as the hydrogen barrier film 702 and 703,
水素の拡散定数が1E−5cm2/s以下の膜であり、 Diffusion constant of hydrogen is less film 1E-5cm2 / s,
好ましくは比抵抗が1kΩ−cm以上の金属酸化物膜がよく、代表的にはアルミニウム酸化物(Al2O3)膜である。 Preferably resistivity well 1 k [Omega-cm or more metal oxide films, typically aluminum oxide (Al2 O3) film. またこの実施の形態の場合水素バリア膜702, Also when the hydrogen barrier film 702 of this embodiment,
703として、Al2O3の他、SrRuO3,ZrOx, As 703, in addition to Al2O3, SrRuO3, ZrOx,
RuOx,SrOx,MgOx等が用いられるが、上側の水素バリア膜703は上下電極を短絡することになるため、できるだけ高抵抗膜を用いることが好ましい。 RuOx, SrOx, but MgOx or the like is used, the upper hydrogen barrier film 703 to become able to short-circuit the upper and lower electrodes, it is preferable to use as much as possible high-resistance film. この実施の形態によると、特に下部Pt電極3に対する水素拡散が効果的に抑制され、優れた強誘電体キャパシタ特性が得られる。 According to this embodiment, hydrogen diffusion is effectively suppressed, resulting excellent ferroelectric capacitor characteristics particularly with respect to the lower Pt electrode 3. 更に、PZT膜へのTi拡散がなく、P Furthermore, there is no Ti diffusion to the PZT film, P
ZT膜のPbの外方拡散がなく、優れた特性が得られる。 No outward diffusion of Pb ZT film, resulting excellent characteristics. 更に、水素バリア膜702、下部電極4、PZT膜4は、溝701内に自己整合的に形成することができる。 Further, the hydrogen barrier film 702, the lower electrode 4, PZT film 4 can be formed in a self-aligning manner in the groove 701. また、水素バリア膜702、下部電極膜30、PZ Further, the hydrogen barrier film 702, the lower electrode film 30, PZ
T膜4をエッチング加工によらず、CMP処理により加工している。 The T film 4 regardless of the etching, are processed by the CMP process. このため、水素バリア膜702や下部電極30等の側面に段差が形成されず、信頼性のよい強誘電体キャパシタが得られる。 Therefore, a step is not formed on a side surface such as a hydrogen barrier film 702 and the lower electrode 30, good ferroelectric capacitor reliability.

【0027】[実施の形態8]図37は、上記実施の形態7の構造を変形した実施の形態である。 [0027] [Embodiment 8] FIG. 37 is a form of embodiment which is a modification of the structure of the seventh embodiment. この実施の形態では、層間絶縁膜2に形成した溝701の底面及び側面に水素バリア膜702を形成した後、下部Pt電極3、PZT膜4及び上部Pt電極5を順次溝701に埋め込んでいる。 In this embodiment, after forming the hydrogen barrier film 702 on the bottom and side surfaces of the groove 701 formed in the interlayer insulating film 2, is embedded in the lower Pt electrode 3, PZT film 4 and the upper Pt electrode 5 sequentially groove 701 . そして、更に水素バリア膜707でキャパシタCの領域を覆い、層間絶縁膜6を堆積した後、コンタクト孔を開口して端子配線7を形成している。 Then, further covers the area of ​​the capacitor C in the hydrogen barrier film 707, after depositing an interlayer insulating film 6, forming the terminal wiring 7 by a contact hole. この実施の形態によると、PZT膜に対する水素拡散がより効果的に抑制され、優れた強誘電体キャパシタ特性が得られる。 According to this embodiment, the hydrogen diffusion for PZT film is more effectively suppressed, resulting excellent ferroelectric capacitor characteristics. 更に、PZT膜へのTi拡散がなく、PZT膜のPbの外方拡散がなく、優れた特性が得られる。 Furthermore, there is no Ti diffusion into PZT films, no out-diffusion of Pb of the PZT film, resulting excellent characteristics. 更に、強誘電体キャパシタ全体が溝701内に自己整合的に形成される。 Furthermore, strong overall dielectric capacitor is self-aligned manner in the groove 701. [実施の形態9]図38は、実施の形態8を更に進めて、上部の水素バリア層703まで溝701に埋め込むようにした実施の形態である。 Figure 38 [Embodiment 9] is further advanced eighth embodiment is an embodiment in which so as to fill the grooves 701 to the top of the hydrogen barrier layer 703. これらの実施の形態によると、強誘電体キャパシタの全体を水素バリア膜で覆った状態になり、水素拡散に影響を一層効果的に低減することができる。 According to these embodiments, the strength of the entire dielectric capacitor ready covered with the hydrogen barrier film, an effect on the hydrogen diffusion can be more effectively reduced. 更に、PZT膜へのTi拡散がなく、P Furthermore, there is no Ti diffusion to the PZT film, P
ZT膜のPbの外方拡散がなく、優れた特性が得られ、 No outward diffusion of Pb ZT film, provides excellent characteristics,
強誘電体キャパシタ全体が溝701内に自己整合的に形成されるという効果が得られる。 Strong overall dielectric capacitor effect that are formed in a self-aligned manner in the groove 701.

【0028】[実施の形態10]図39乃至図41及び図42乃至図43は、下部Pt電極の下に水素バリア膜を形成する実施の形態において、その製造工程で自動的にPZT膜側面にも水素バリア膜を形成するようにしたFRAMのキャパシタ製造工程を示す。 [0028] [Embodiment 10] FIGS. 39 to 41 and FIGS. 42 to 43, in the embodiment forming the hydrogen barrier film under the lower Pt electrode, automatically PZT film side in the production process also it shows the FRAM capacitor manufacturing process so as to form a hydrogen barrier film. 図39に示すように、トランジスタが形成されたシリコン基板1に層間絶縁膜2を形成した後、この上に水素バリア膜801を介して、下部Pt電極膜30、PZT膜4及び上部電極膜50を順次堆積する。 As shown in FIG. 39, after forming an interlayer insulating film 2 on the silicon substrate 1 where the transistor is formed, through the hydrogen barrier film 801 on the lower Pt electrode film 30, PZT film 4 and the upper electrode film 50 They are sequentially deposited. PZT膜4に対して結晶化熱処理を行うことは、先の各実施の形態と同様である。 Carrying out the crystallization heat treatment on the PZT film 4 is similar to the respective embodiments above. 水素バリア膜801としては、水素の拡散定数が1E−5c As the hydrogen barrier film 801, the diffusion constant of hydrogen 1E-5c
m2/s以下の金属酸化物膜がよく、代表的にはアルミニウム酸化物(Al2O3)膜である。 m @ 2 / s well below the metal oxide film, typically aluminum oxide (Al2 O3) film. またこの実施の形態の場合水素バリア膜801として、Al2O3の他、S As if the hydrogen barrier film 801 of this embodiment, other Al2 O3, S
rRuO3,ZrOx,RuOx,SrOx,MgOx等の少なくとも一種が用いられる。 rRuO3, ZrOx, RuOx, SrOx, at least one such MgOx used. この後、図40に示すように、上部Pt電極5をパターン形成する。 Thereafter, as shown in FIG. 40, to pattern the upper Pt electrode 5. その後、図41に示すように、SiO2膜802を堆積し、レジストパターン803を用いてこれを上部Pt電極5を覆うようにパターン形成する。 Thereafter, as shown in FIG. 41, deposited SiO2 film 802 and patterned to cover the upper Pt electrode 5 which by using the resist pattern 803. こうしてパターン形成されたSiO2膜802をマスクとして、PZT膜4、下部P Thus the SiO2 film 802 which is patterned as a mask, PZT film 4, a lower P
t電極膜30及び水素バリア膜801に対して、RIE For t electrode film 30 and the hydrogen barrier film 801, RIE
等のドライエッチングを行い、PZT膜4と下部Pt電極3を上部Pt電極5より大きい面積をもってパターン加工する。 Dry etching is carried out etc., it is patterned a PZT film 4 and the lower Pt electrode 3 has an upper Pt electrode 5 larger area. これにより、図42に示すように強誘電体キャパシタCが得られる。 Thus, the ferroelectric capacitor C is obtained as shown in FIG. 42.

【0029】上述のPZT膜4、下部Pt電極膜3及び水素バリア膜801のドライエッチング工程では、PZ The aforementioned PZT film 4, a dry etching process of the lower Pt electrode film 3 and the hydrogen barrier film 801, PZ
T膜4及び下部Pt電極膜30が垂直に近い側壁、具体的には75°以上の急傾斜面となるようにエッチングされる条件を用いる。 T film 4 and the lower Pt electrode film 30 is side wall nearly perpendicular, specifically using the conditions etched so that the 75 ° or more steeply inclined surface. この様なエッチング条件を用いると、図42に示すように、加工されたPZT膜4及び下部Pt電極3の側面には再堆積膜804が形成される。 With such etching conditions, as shown in FIG. 42, a side surface of the PZT film 4 and the lower Pt electrode 3 which is processed redeposited film 804 is formed.
この再堆積膜804は、水素バリア膜801の材料のほか、PZT膜4、Pt膜、SiO2膜等のエッチングされたものを含むが、水素バリア膜材料膜を含むために一定の水素バリア効果を示すものとなる。 The redeposited film 804, in addition to material of the hydrogen barrier film 801, PZT film 4, Pt film, including those etched such SiO2 film, a certain hydrogen barrier effect to contain the hydrogen barrier film material film It is as shown. その後、図43 Then, as shown in FIG. 43
に示すように、層間絶縁膜6を堆積し、コンタクト孔を開けて端子配線7を形成する。 As shown in, depositing an interlayer insulating film 6, forming the terminal wiring 7 to open the contact holes. この実施の形態によると、強誘電体キャパシタCの側面に自動的に水素バリア効果を持つ保護膜を形成することができる。 According to this embodiment, it is possible to form a protective film having an automatic hydrogen barrier effect to the side surface of the ferroelectric capacitor C. PZT膜へのTi拡散、PZT膜のPbの外方拡散がなく、優れた特性が得られる。 Ti diffusion into PZT films, no out-diffusion of Pb of the PZT film, resulting excellent characteristics. 更に、上部電極5を絶縁膜で覆った状態でPZT膜4及び下部電極3を大きい面積で加工しており、上下電極の短絡自己も確実に防止される。 Further, in a state in which the upper electrode 5 is covered with an insulating film is processed with a large area of ​​the PZT film 4 and the lower electrode 3, a short circuit own upper and lower electrodes is also reliably prevented. [実施の形態11]図44は、実施の形態11によるF Figure 44 [Embodiment 11] is, F according to the eleventh embodiment
RAMの強誘電体キャパシタ構造を示す。 Showing a ferroelectric capacitor structure of RAM. 従来のPt/ Conventional Pt /
PZT/Pt構造の強誘電体キャパシタでは、多層配線工程を経ることにより、水素還元作用等により、強誘電体特性の劣化が認められる。 The ferroelectric capacitor of PZT / Pt structure, by going through the multi-layer wiring step, the hydrogen reduction effect, etc., is observed degradation of the ferroelectric properties. 具体的には、1E5から1 Specifically, 1 from 1E5
E8回の自発分極スイッチにより、自発分極量は大きく低下する。 The E8 times of the spontaneous polarization switch, the amount of spontaneous polarization decreases significantly. この実施の形態においては、図44に示すように、上下電極5,3とPZT膜4の間にSrxRuyO In this embodiment, as shown in FIG. 44, SrxRuyO between the upper and lower electrodes 5,3 and the PZT film 4
z膜(但し、組成比x,yは零の場合を含み、以下で単にSRO膜という)901,902を介在させ、且つその厚みをPZT膜4の厚みとの関係で所定範囲に設定することにより、疲労特性の改善を図る。 z film (however, the composition ratio x, y includes the case of zero, simply SRO film as below) is interposed 901 and 902, and to set the thickness within a predetermined range in relation to the thickness of the PZT film 4 Accordingly, improve the fatigue properties.

【0030】具体的な製造工程は、層間絶縁膜2上に下部Pt電極3とSRO膜901をスパッタにより堆積して、結晶化アニールを行う。 The specific manufacturing process, the lower Pt electrode 3 and the SRO film 901 is deposited by sputtering on the interlayer insulating film 2, and crystallization annealing. 次いでPZT膜4をガス圧2〜4.5Paの条件で厚スパッタにより堆積し、続けてSRO膜902を堆積して、この段階で結晶化アニールを行う。 Then a PZT film 4 is deposited by thick sputtered at a gas pressure of 2~4.5Pa, by depositing a SRO film 902 continues, it performs the crystallization annealing at this stage. 更に上部Pt電極5をスパッタにより堆積して再度、結晶化アニールを行う。 Furthermore the upper Pt electrode 5 again deposited by sputtering, perform crystallization annealing. この後、キャップ材となるシリコン酸化膜を堆積し、リソグラフィ工程及びR Thereafter, a silicon oxide film is deposited as a cap material, lithography and R
IE工程を経て、上部Pt電極をパターン形成する。 Through the IE step, the upper Pt electrode patterning. 続いて、別のリソグラフィ工程とRIE工程により、PZ Then, by another lithography process and RIE process, PZ
T膜及び下部Pt電極をパターン形成する。 The T film and the lower Pt electrode patterning. この段階で650℃の回復アニールを行う。 The recovery annealing is carried out of 650 ℃ at this stage. この後図示しないが、 Although not shown After this,
層間絶縁膜を堆積し、上部Pt電極に対するコンタクト孔を開け、再度650℃の回復アニールを行い、配線を形成する。 Depositing an interlayer insulating film, opening a contact hole for the upper Pt electrode performs recovery annealing again 650 ° C., to form a wiring. 実際の工程では、PZT膜4の膜厚Tpzt In the actual process, the film thickness of the PZT film 4 Tpzt
(nm)、SRO膜901,902の各膜厚Tsro(BE) (Nm), the thickness of the SRO film 901,902 Tsro (BE)
(nm),Tsro(TE)(nm)、PZT膜4の結晶化温度(℃)等をパラメータとして種々のテストサンプルを作り、特性の評価を行った。 (Nm), Tsro (TE) (nm), making the various test samples crystallization temperature of the PZT film 4 (° C.) and the like as parameters, were evaluated characteristics. 下記表1は、そのテストサンプルの条件と評価結果を示している。 Table 1 shows the evaluation results and the conditions of the test sample. 各サンプルでは、Tsro(BE)=Tsro(TE)とし、これを以下では単にT In each sample, the Tsro (BE) = Tsro (TE), simply hereinafter this T
sroとして示す。 It is shown as sro. 但し、サンプルNo. However, the sample No. 12は、下部電極側にのみSRO膜を設けた例、No. Example 12, in which a SRO film only on the lower electrode side, No. 13はいずれにもSRO膜を設けない例である。 13 is an example without the SRO film either. 評価結果は、自発分極量QSW(μC/cm2)と、総合評価(○は良、△はやや良、×は不良)を示した。 The evaluation results are the spontaneous polarization QSW (μC / cm2), overall evaluation was (○ is good, △ slightly good, × is bad) it indicates.

【0031】 [0031] なお、リーク特性については直流5Vを印加したときのリーク電流が、10−4A/cm2を超えるものを不良と判定し、また総合評価はリーク特性の他、自発分極特性の角形比を含めて判定を行った。 Note that the leakage current when the leakage characteristics of applying a DC 5V is determined as defective ones exceeding 10-4A / cm2, also comprehensive evaluation other leakage characteristics, including the squareness ratio of the spontaneous polarization characterization It was carried out.

【0032】以上の結果から、主要なテストサンプルのデータに基づいて、PZT膜の厚みTpztとSRO膜の厚みTsroの関係で特性の良否を示したのが、図45である。 [0032] From the above results, based on the data of the main test sample, that shown the quality characteristics in relation to the thickness Tsro thickness Tpzt and SRO film of the PZT film is a diagram 45. サンプルNo. Sample No. 7から明らかなように、SRO膜の厚みTsroが5nm、従って上下SRO膜の合計膜厚10nm未満では、良好な結果が得られていない。 As apparent from 7, the thickness of the SRO film Tsro is 5 nm, thus it is less than the total thickness 10nm of the upper and lower SRO film, not good results. そして図45の一点鎖線AとSRO膜の厚みTsroの現在の技術で形成可能な最小値5nmで区切られる斜線の範囲で、ほぼ良好な結果が得られる。 And by the hatched range delimited by the current technology capable of forming minimum 5nm of Tsro thickness of one-dot chain line A and the SRO film of Figure 45, substantially good results. この斜線の範囲はほぼ、10≦Tsro(BE)+Tsro(RE)≦(3/20)Tpzt The hatched range approximately, 10 ≦ Tsro (BE) + Tsro (RE) ≦ (3/20) Tpzt
−2と表される。 Represented as -2. 概略的にはこの範囲は、10≦Tsro The schematically this range, 10 ≦ TSRO
(BE)+Tsro(TE)≦(2/12)Tpztで近似される。 (BE) + Tsro (TE) is approximated by ≦ (2/12) Tpzt. 特に好ましくは、実線B以下の範囲であり、これは概略、 Particularly preferred are the following ranges solid B, which is a schematic,
10≦Tsro(BE)+Tsro(TE)≦(2/15)Tpztとなる。 The 10 ≦ Tsro (BE) + Tsro (TE) ≦ (2/15) Tpzt. 結晶化温度については、750℃のサンプルNo. The crystallization temperature of 750 ° C. Sample No.
3ではリークが大きく、これは結晶化アニールが過大であることを示している。 Big leak in 3, which indicates that the crystallization annealing is excessive. 図46は、上述のテストサンプルNo. Figure 46 is above the test sample No. 4について、疲労テスト(交流5Vのストレスをパルス幅20μSで3E10回印加)を行った後の自発分極量(実線)を初期状態(破線)と共に示したものである。 For 4, in which the spontaneous polarization amount after the (3E10 times applied stress pulse width 20μS AC 5V) fatigue tests (solid line) shown with the initial state (broken line). 図47は、同じく疲労テスト回数と自発分極量の大きさの関係を示している。 Figure 47 is similarly shows the magnitude of the relationship between the fatigue test number and the amount of spontaneous polarization. 図46から、初期状態で約20μC/cm2であるのに対し、疲労後は30μC From Figure 46, while it is about 20 [mu] C / cm @ 2 in the initial state, after fatigue 30μC
/cm2となっており、初期状態に比べて特性が改善されていることが分かる。 / Cm2 and is turned by, it can be seen that the characteristics in comparison with the initial state is improved.

【0033】即ち、図に示したような、Pt/SRO/ [0033] That is, as shown in FIG, Pt / SRO /
PZT/SRO/Pt構造の強誘電体キャパシタを形成した場合、前述の不等式を満たす範囲内でPZT膜とS When forming the ferroelectric capacitor of the PZT / SRO / Pt structure, PZT film and S within the range satisfying the inequality above
RO膜の厚みを選択すれば、疲労特性の向上した強誘電体キャパシタが得られる。 By selecting the thickness of the RO membrane, the ferroelectric capacitor having improved fatigue properties. つまり、書き換え回数が増加するほど、特性がよくなる強誘電体キャパシタを得ることができる。 That is, it is possible to obtain the more the number of times of rewriting is increased, the ferroelectric capacitor characteristics are improved. [実施の形態12]PZT膜を用いた強誘電体キャパシタを持つFRAMは、キャパシタの加工プロセスダメージによる特性劣化が問題になる。 FRAM is characteristic degradation due to processing process damage of the capacitor becomes a problem with the ferroelectric capacitor using the Embodiment 12] PZT film. 通常この加工プロセスダメージに対しては、キャパシタ形成後、金属配線形成前に、酸素雰囲気中の高温熱処理によるダメージ回復処理が行われる。 Usually for this machining process damage, after the capacitor formed, before forming a metal wiring, damage recovery treatment by high-temperature heat treatment in an oxygen atmosphere is carried out. 金属配線形成後は、高温熱処理ができない。 After forming a metal wiring can not high-temperature heat treatment. しかしながら、このダメージ回復過程については、 However, for the damage recovery process,
これまで十分な検討がなされておらず、回復不完全である場合が多い。 So far not enough studies have been made, is often incomplete recovery. そして、ダメージ回復が不完全であると、それ以降のプロセスでのダメージに対する耐性も低下し、最終的なFRAMの電気的特性、信頼性及び歩留まりの低下をもたらす。 Then, when the damage recovery is incomplete, also decreased resistance to damage in subsequent process, resulting in the electrical properties of the final FRAM, a reduction in reliability and yield. この実施の形態では、強誘電体キャパシタのコンタクト構造の改良により、ダメージ回復を確実なものとする。 In this embodiment, by improving the contact structure of the ferroelectric capacitor, the damage recovery made reliable.

【0034】図48は、この実施の形態によるFRAM [0034] Figure 48, FRAM according to this embodiment
の構造を示す。 It shows the structure of. シリコン基板1には、強誘電体キャパシタCと共にメモリセルを構成するトランジスタQが形成されている。 The silicon substrate 1, the transistor Q is formed in the memory cell with a ferroelectric capacitor C. トランジスタQは、シリコン基板1にゲート絶縁膜11を介して形成されたゲート電極12と、これに自己整合されて形成されたn型拡散層13とから構成される。 Transistor Q is composed of a gate electrode 12 formed via a gate insulating film 11 on the silicon substrate 1, to which a self-aligned with the formed n-type diffusion layer 13. このトランジスタQが形成された基板は、層間絶縁膜2で覆われて平坦化される。 The substrate over which a transistor Q is formed, is planarized covered with an interlayer insulating film 2. 層間絶縁膜2にはn型拡散層13に対するコンタクトプラグ14が埋め込まれる。 The interlayer insulating film 2 contact plug 14 for the n-type diffusion layer 13 is buried. 層間絶縁膜2上に、下部Pt電極3、PZT膜4及び上部電極5からなる強誘電体キャパシタCが形成されている。 On the interlayer insulating film 2, the ferroelectric capacitor C including the lower Pt electrode 3, PZT film 4 and the upper electrode 5 are formed. この強誘電体キャパシタCが形成された基板には更に層間絶縁膜6が形成され、この層間絶縁膜6 This is in strong substrate dielectric capacitor C is formed is further formed an interlayer insulating film 6, the interlayer insulating film 6
上にキャパシタCの上部電極5とトランジスタQのn型拡散層13を接続する第1層金属配線7が形成される。 The first layer metal wiring 7 for connecting the n-type diffusion layer 13 of the upper electrode 5 and the transistor Q of the capacitor C is formed thereon.
ここでこの実施の形態では、金属配線7の強誘電体キャパシタCに対するコンタクト21は、その上部電極面積Xに対するコンタクト面積Yが、Y/X≧0.5満たすように設定したことを特徴としている。 Here, in this embodiment, the contact 21 for the ferroelectric capacitor C of the metal wire 7, a contact area Y for the upper electrode area X is is characterized in that set so as to satisfy Y / X ≧ 0.5 . 通常コンタクトの大きさは、デザインルールに従って一定とされ、金属配線7のn型拡散層13に対するコンタクト22と、強誘電体キャパシタCに対するコンタクト21を同じ大きさとなるのが一般的である。 Magnitude of normal contacts is constant in accordance with the design rule, the contact 22 for the n-type diffusion layer 13 of the metal wire 7, to become a contact 21 for the ferroelectric capacitor C as large as is common. これに対しこの実施の形態では、キャパシタCに対するコンタクト21を拡散層1 In this embodiment contrast, diffusion layer 1 contact 21 to the capacitor C
3に対するコンタクト22に比べて大きく設定している。 It is set larger than the contact 22 for 3. そして、このキャパシタCに対するコンタクト21 Then, the contact 21 for the capacitor C
の大きさが、金属配線形成前のダメージ回復処理において有効になる。 Size of, becomes effective in the damage recovery process before forming metal wiring.

【0035】図49乃至図51はこの実施の形態において、キャパシタCに着目した製造工程を示している。 FIG. 49 through FIG. 51 in this embodiment shows a manufacturing process which focuses on the capacitor C. 層間絶縁膜2上に密着層としてTi膜をスパッタにより約20nm堆積し、その上に約150nmの下部Pt電極膜30をスパッタにより堆積する。 The Ti film is about 20nm is deposited by sputtering as an adhesion layer on the interlayer insulating film 2, a lower Pt electrode film 30 of approximately 150nm thereon are deposited by sputtering. 下部Pt電極膜30上に更に、約200nmのPZT膜4をスパッタ法又はゾルゲル法により堆積する。 Further, on the lower Pt electrode film 30, the PZT film 4 of about 200nm is deposited by sputtering or sol-gel method. その後PZT膜4は、650 Then PZT film 4, 650
℃の酸素雰囲気中でのRTA(Rapid Thermal Annea ℃ of RTA in an oxygen atmosphere (Rapid Thermal Annea
l)処理により結晶化させる。 l) is crystallized by treatment. PZT膜4上には、上部電極膜50を堆積する。 On the PZT film 4 is deposited an upper electrode film 50. 上部電極膜50は、175nm程度のPt膜又は、SrRuOx(1nm)/Pt(17 The upper electrode film 50, 175 nm of about Pt film or, SrRuOx (1nm) / Pt (17
5nm)の積層膜とする。 A laminated film of 5nm). 上部電極膜50を図示しないマスク材を用いてエッチングし、パターン形成された上部電極5を覆うマスク材を用いて更にPZT膜4、下部Pt電極膜30及びTi膜をエッチング加工する。 Etched using a mask material (not shown) the upper electrode film 50, further PZT film 4 is etched using the lower Pt electrode film 30 and the Ti film by using a mask material that covers the upper electrode 5 which is patterned. この状態で、650℃の酸素雰囲気中でダメージ回復のための熱処理を行う。 In this state, a heat treatment is carried out for damage recovery in an oxygen atmosphere at 650 ℃. 更に層間絶縁膜6を堆積し、コンタクト孔21を開ける。 Further depositing an interlayer insulating film 6 is opened the contact hole 21. このとき上述のように、強誘電体キャパシタCに対するコンタクト21は、その上部電極面積Xに対するコンタクト面積Yが、Y/X≧0.5満たすように設定する。 As described above this time, the contact 21 for the ferroelectric capacitor C, a contact area Y for the upper electrode area X is set to satisfy Y / X ≧ 0.5. この状態で、再度、650℃の酸素雰囲気中でダメージ回復のための熱処理を行う。 In this state, again, a heat treatment is carried out for damage recovery in an oxygen atmosphere at 650 ℃. その後、Ti/Al膜による配線を形成する。 Thereafter, a wiring by Ti / Al film.

【0036】図52及び図53はそれぞれ、上部電極としてPt膜、SRO/Pt膜を用いた場合について、上部電極コンタクト面積の大きさと、分極量の関係を測定した結果を示している。 [0036] Figures 52 and 53 is, Pt film as the upper electrode, the case of using the SRO / Pt film shows the size of the upper electrode contact area, the results of measuring the amount of polarization relationships. 各図の実線は、上部電極コンタクト孔を開口した状態での分極量であり、一点鎖線はその状態で回復アニールを行い、配線を形成した後の分極量である。 The solid line in each figure is the polarization amount in a state having an open upper electrode contact hole, dashed line performs recovery annealing in this state, a polarization amount after the formation of the wiring. 従来の一般的な上部コンタクト面積比は、 Conventional typical top contact area ratio,
0.1程度であり、このとき図52では、コンタクト孔形成後の分極量に比べて配線形成後の分極量が小さい。 Is about 0.1, in Figure 52 this time, a small polarization amount after wiring formation as compared to the polarization amount after the contact hole formation.
上部電極コンタクト面積比を0.5以上にすると、コンタクト孔形成後の分極量に比べて、回復アニールを行って配線形成した後の分極量が顕著に大きくなっている。 When the upper electrode contact area ratio to 0.5 or more, as compared to the polarization amount after the contact hole formation, the polarization amount after the wiring formation by performing recovery annealing becomes remarkably large.
図53でも同様の傾向が認められる。 A similar trend also in FIG. 53 is observed. これらの図から明らかに、上部電極コンタクト面積比を0.5以上とすることにより、顕著な回復特性を示している。 Apparent from these figures, the upper electrode contact area ratio by 0.5 or more shows a remarkable recovery properties. [実施の形態13]図54は、COP構造のFRAMの実施の形態であり、一回のリソグラフィ工程でセルフアラインされた微細な強誘電体キャパシタを形成する実施の形態である。 [Embodiment 13] FIG. 54 is an embodiment of the FRAM of the COP structure, which is the embodiment of forming a single self-aligned fine ferroelectric capacitor in lithography process. 以下に、図55乃至図61を参照して具体的に製造工程を説明する。 Hereinafter, a specific manufacturing process with reference to FIG. 55 through FIG. 61. シリコン基板1にはまず、 First, the silicon substrate 1,
STI(Shallow Trench Isolation)により素子分離絶縁膜31を形成する。 By STI (Shallow Trench Isolation) forming an element isolation insulating film 31. 素子分離絶縁膜31はLOCO Isolation insulating film 31 LOCO
S法によって形成してもよい。 It may be formed by the S method. その後シリコン基板にはしきい値調整のためのイオン注入を行った後、ゲート酸化膜11を形成し、n型多結晶シリコンとWSi等のシリサイド膜の積層構造からなるゲート電極12を形成する。 Then after the silicon substrate is subjected to ion implantation for threshold adjustment, to form a gate oxide film 11, to form a gate electrode 12 having a laminated structure of an n-type polycrystalline silicon and a silicide film such as WSi. ゲート電極12はリソグラフィによりワード線としてパターン形成する。 The gate electrode 12 is patterned as word lines by lithography. このゲート電極形成にセルフアラインシリサイド(サリサイド)工程を用いることもできる。 It is also possible to use a self-aligned silicide (salicide) process on the gate electrode formation. ゲート電極12の周囲には熱酸化により保護膜32 Protected by thermal oxidation on the periphery of the gate electrode 12 film 32
を形成する。 To form. この保護膜32として堆積膜を用いてもよい。 Deposited film as the protective film 32 may be used. その後イオン注入により、ソース、ドレイン領域にn型拡散層13を形成する(図55)。 Subsequent ion implantation, a source, to form an n-type diffusion layer 13 to the drain region (Fig. 55).

【0037】次いで、第1の層間絶縁膜2を堆積し、平坦化した後、n型拡散層13に対するコンタクト孔を開口し(図56)、このコンタクト孔にコンタクトプラグ16を埋め込む(図57)。 [0037] Then, a first interlayer insulating film 2 is deposited, after planarizing, contact holes opened for the n-type diffusion layer 13 (FIG. 56), fill the contact plugs 16 in the contact hole (Fig. 57) . このコンタクトプラグ14 The contact plug 14
の埋め込みは、導電性材料例えばタングステンをスパッタ或いは気相成長法で堆積し、これをCMP処理により平坦化することで行われる。 Of embedding an electrically conductive material such as tungsten is deposited by sputtering or vapor deposition, which is carried out by flattening by CMP process. タングステンの選択成長法等によりコンタクトプラグ14を埋め込んでもよい。 The selective growth method such as tungsten may be buried a contact plug 14. この後、コンタクトプラグ14が埋め込まれた層間絶縁膜2上に、キャパシタ形成用の下部Pt電極膜30、PZ Thereafter, on the interlayer insulating film 2 with the contact plugs 14 buried in, a lower Pt electrode film 30, PZ for capacitor formation
T膜4及び上部Pt電極膜50を順次堆積する。 Sequentially depositing a T film 4 and an upper Pt electrode film 50. PZT PZT
膜4は堆積後、650℃〜700℃で結晶化アニールを行う。 After film 4 is deposited, for crystallization annealing at 650 ° C. to 700 ° C.. 下部Pt電極30及び上部Pt電極50とPZT膜4の間には、先の実施の形態11で説明したように、S As between the lower Pt electrode 30 and the upper Pt electrode 50 and the PZT film 4, described in Embodiment 11 of the previous embodiment, S
RO膜を介在させることが好ましい。 It is preferable to interpose a RO membrane. 以上の積層膜形成後、シリコン酸化膜或いはシリコン窒化膜等のハードマスク材33を堆積し、その上にレジストパターン35をパターン形成する(図58)。 After lamination film formation described above, by depositing a hard mask material 33 such as silicon oxide film or a silicon nitride film, a resist pattern 35 is patterned thereon (Fig. 58). そして、異方性エッチングによりハードマスク材33をパターン加工し、レジストパターンをアッシング除去した後、上部電極材料膜5 Then, the hard mask material 33 is patterned by anisotropic etching, the resist pattern was removed by ashing, the upper electrode material film 5
0をエッチングして、上部電極5をパターン加工する(図59)。 0 is etched to patterned upper electrode 5 (Fig. 59).

【0038】次いで、再度ハードマスク材34を堆積する(図60)。 [0038] Then, depositing a hard mask material 34 again (Figure 60). このハードマスク材34は、先のハードマスク材33と同じ材料が好ましいが、異なる材料膜であってもよい。 The hard mask material 34, the same materials as the previous hard mask material 33 preferably may be a different material film. このハードマスク材34の厚みは、PZ The thickness of the hard mask material 34, PZ
T膜4の厚みと同程度から2倍以下のものとする。 And that of 2 times or less the same extent as the thickness of the T film 4. これは、上部電極5の端部から下部電極へと抜ける電気力線がおよそPZT膜4の膜厚分外側に延びるため、その分の側壁厚を必要とするためである。 This is because the electric line of force passing from the end portion of the upper electrode 5 and the lower electrode extends to the thickness fraction outer approximately PZT film 4 is to require side wall thickness of that amount. またプロセスダメージの緩和を考えると、十分な側壁膜厚を確保することが好ましいが、微細化との兼ね合いから、この程度の膜厚とすることが最適である。 Also considering the relaxation process damage, it is preferable to secure a sufficient side wall thickness, the balance with miniaturization, it is optimal to the film thickness of this order. そして、ハードマスク材34 Then, the hard mask material 34
を異方性ドライエッチングによりエッチバックして、第1のハードマスク33と上部電極5の側壁のみに保護膜として残す(図61)。 The etched back by anisotropic dry etching, leaving a protective film only on the sidewalls of the first hard mask 33 and the upper electrode 5 (Fig. 61). この後、ハードマスク33,3 After this, the hard mask 33,3
4をマスクとして用いてPZT膜4と下部Pt電極膜3 4 using as a mask the PZT film 4 and the lower Pt electrode film 3
0を異方性エッチングによりパターン加工する(図5 0 is patterned by anisotropic etching (FIG. 5
4)。 4). これにより、PZT膜4と下部Pt電極3が、上部Pt電極5より一定の面積の広がりを持つ構造、即ちフリンジ構造の強誘電体キャパシタCが得られる。 Thereby, PZT film 4 and the lower Pt electrode 3, the structure has a spread of a certain area from the upper Pt electrode 5, i.e. the ferroelectric capacitor C of the fringe structure. なおこの実施の形態においても、先に実施の形態1以下で説明したような水素バリア膜を設けることが、信頼性上好ましい。 Note also in this embodiment, be provided with a hydrogen barrier film such as described in the following first embodiment above, the reliability preferable.

【0039】以上のようにこの実施の形態によれば、1 [0039] According to this embodiment as described above, 1
回のリソグラフィ工程で上部電極に対して強誘電体膜にフリンジを持たせた強誘電体キャパシタが得られる。 A ferroelectric capacitor which gave fringe ferroelectric film to the upper electrode is obtained by rotating the lithography process. この様なフリンジがあることにより、後のプロセスでのダメージから強誘電体キャパシタを保護することができる。 The presence of the such fringe, it is possible to protect the ferroelectric capacitor from damage in a later process. また下部電極が上部電極より外側に延在することで、下部電極をエッチング加工するときにPZT膜側面に生じる堆積膜(フェンス)が上部電極に接触する事態を防止することができる。 Further, by the lower electrode extending from the upper electrode to the outside, it can be deposited film produced in the PZT film side when etching the lower electrode (the fence) to prevent the contact with the upper electrode. 更に、上部電極端部と下部電極の間の電気力線が強誘電体膜を通ることになり、上部電極が大きな面積を持つ場合と等価の作用が得られる。 Furthermore, results in lines of electric force between the upper electrode end and the lower electrode through the ferroelectric film, the action in the case equivalent to the upper electrode having a large area can be obtained.
以上の実施の形態では、図54で説明したCOP構造の実施の形態を除き、上部電極が各強誘電体キャパシタの個別端子となる。 In the above embodiment, except for the embodiment of the COP structure described in FIG. 54, the upper electrode become individual terminals of the ferroelectric capacitors. 従って下部電極については、複数のメモリセルで共通にプレートに接続する必要がある。 Thus for the lower electrode, it is necessary to connect to the plate in common in a plurality of memory cells. これは説明を省略したが、例えば各図の素子断面に直交する方向に下部電極を連続的にパターン形成することによりプレートとすればよい。 This has been omitted, for example if the plate by continuously patterning a lower electrode in a direction perpendicular to the element cross section of each figure. 図54の実施の形態の場合には、上部電極を連結するプレートが設けられることになる。 In the case of the embodiment of FIG. 54 would plate connecting the upper electrode is provided. また、ここまでの実施の形態では、強誘電体膜としてPZT膜を用いたが、他のペロブスカイト型結晶構造を持つ層状酸化物強誘電体、例えばPLZT((Pb, Further, in the embodiment so far, the strength is used a PZT film as the dielectric film, layered oxide ferroelectrics with other perovskite crystal structure, for example, PLZT ((Pb,
La)(Zr,Ti)O3)や、SBT(SrBi2Ta La) (Zr, Ti) O3) and, SBT (SrBi2Ta
2O9)を用いた場合にも同様にこの発明を適用することができる。 It is possible to apply the present invention similarly in the case of using the 2O9).

【0040】更に、実施の形態11は、Pt電極の代わりにIr等の他の金属電極を用いた場合も有効であり、 [0040] Further, the eleventh embodiment is also effective when using other metal electrodes of Ir or the like instead of the Pt electrode,
それ以外の実施の形態は、Pt電極の他、Ir電極や金属酸化物IrOx,RuOx,SrRuOX等の電極、或いはそれらの複合電極を用いた場合にも有効である。 Other embodiments, the other Pt electrode, Ir electrode and a metal oxide IrOx, RuOx, electrodes such as SrRuOx, or it is also effective when using these composite electrodes.

【0041】 [0041]

【発明の効果】以上述べたようにこの発明によれば、加工プロセスで生じる水素還元作用による強誘電体キャパシタの特性劣化を抑制して、優れた特性の強誘電体キャパシタを持つ半導体装置を得ることができる。 According to the present invention as described above, according to the present invention, obtained by suppressing the characteristic degradation of the ferroelectric capacitor due to hydrogen reduction effect produced by the fabrication process, a semiconductor device having a ferroelectric capacitor having excellent characteristics be able to.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明の実施の形態1によるFRAMの強誘電体キャパシタの製造工程を示す図である。 1 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the first embodiment of the present invention.

【図2】この発明の実施の形態1によるFRAMの強誘電体キャパシタの製造工程を示す図である。 2 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the first embodiment of the present invention.

【図3】この発明の実施の形態1によるFRAMの強誘電体キャパシタの製造工程を示す図である。 3 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the first embodiment of the present invention.

【図4】同実施の形態による強誘電体キャパシタの製造工程を示す図である。 4 is a diagram showing a manufacturing process of the ferroelectric capacitor according to the embodiment.

【図5】同実施の形態による強誘電体キャパシタの製造工程を示す図である。 5 is a diagram showing a manufacturing process of the ferroelectric capacitor according to the embodiment.

【図6】この発明の実施の形態2によるFRAMの強誘電体キャパシタの製造工程を示す図である。 6 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the second embodiment of the present invention.

【図7】この発明の実施の形態2によるFRAMの強誘電体キャパシタの製造工程を示す図である。 7 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the second embodiment of the present invention.

【図8】この発明の実施の形態2によるFRAMの強誘電体キャパシタの製造工程を示す図である。 8 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the second embodiment of the present invention.

【図9】同実施の形態による強誘電体キャパシタの製造工程を示す図である。 9 is a diagram showing a manufacturing process of the ferroelectric capacitor according to the embodiment.

【図10】同実施の形態による強誘電体キャパシタの製造工程を示す図である。 10 is a diagram showing a manufacturing process of the ferroelectric capacitor according to the embodiment.

【図11】同実施の形態による強誘電体キャパシタの製造工程を示す図である。 11 is a diagram showing a manufacturing process of the ferroelectric capacitor according to the embodiment.

【図12】この発明の実施の形態3によるFRAMの強誘電体キャパシタの製造工程を示す図である。 12 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the third embodiment of the present invention.

【図13】この発明の実施の形態3によるFRAMの強誘電体キャパシタの製造工程を示す図である。 13 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the third embodiment of the present invention.

【図14】この発明の実施の形態3によるFRAMの強誘電体キャパシタの製造工程を示す図である。 14 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the third embodiment of the present invention.

【図15】同実施の形態による強誘電体キャパシタの製造工程を示す図である。 15 is a diagram showing a manufacturing process of the ferroelectric capacitor according to the embodiment.

【図16】同実施の形態による強誘電体キャパシタの製造工程を示す図である。 16 is a diagram showing a manufacturing process of the ferroelectric capacitor according to the embodiment.

【図17】この発明の実施の形態4によるFRAMの強誘電体キャパシタの製造工程を示す図である。 17 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the fourth embodiment of the present invention.

【図18】この発明の実施の形態4によるFRAMの強誘電体キャパシタの製造工程を示す図である。 18 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the fourth embodiment of the present invention.

【図19】同実施の形態による強誘電体キャパシタの製造工程を示す図である。 19 is a diagram showing a manufacturing process of the ferroelectric capacitor according to the embodiment.

【図20】同実施の形態による強誘電体キャパシタの製造工程を示す図である。 20 is a diagram showing a manufacturing process of the ferroelectric capacitor according to the embodiment.

【図21】この発明の実施の形態5によるFRAMの強誘電体キャパシタの構造を示す図である。 21 is a diagram showing the structure of a ferroelectric capacitor of the FRAM according to the fifth embodiment of the present invention.

【図22】同実施の形態の構造を変形した構造を示す図である。 22 is a diagram showing a structure obtained by modifying the structure of the same embodiment.

【図23】図22の実施の形態の構造を変形した構造を示す図である。 23 is a diagram showing a structure obtained by modifying the structure of the embodiment of Figure 22.

【図24】この発明の実施の形態6によるFRAMの強誘電体キャパシタの構造を示す図である。 24 is a diagram showing the structure of a ferroelectric capacitor of the FRAM according to the sixth embodiment of the present invention.

【図25】同実施の形態の構造を変形した構造を示す図である。 25 is a diagram showing a structure obtained by modifying the structure of the same embodiment.

【図26】図21の実施の形態の構造を変形した構造を示す図であるる [26] a view showing a structure obtained by modifying the structure of the embodiment of Figure 21 Arles

【図27】この発明の実施の形態4によるFRAMの強誘電体キャパシタの製造工程を示す図である。 27 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the fourth embodiment of the present invention.

【図28】この発明の実施の形態4によるFRAMの強誘電体キャパシタの製造工程を示す図である。 28 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the fourth embodiment of the present invention.

【図29】この発明の実施の形態4によるFRAMの強誘電体キャパシタの製造工程を示す図である。 29 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the fourth embodiment of the present invention.

【図30】この発明の実施の形態4変形例によるFRA [Figure 30] FRA according to a fourth modification of the embodiment of the present invention
Mの強誘電体キャパシタの製造工程を示す図である。 It is a diagram showing a manufacturing process of a M of the ferroelectric capacitor.

【図31】この発明の実施の形態4変形例によるFRA [Figure 31] FRA according to a fourth modification of the embodiment of the present invention
Mの強誘電体キャパシタの製造工程を示す図である。 It is a diagram showing a manufacturing process of a M of the ferroelectric capacitor.

【図32】この発明の実施の形態4変形例によるFRA [Figure 32] FRA according to a fourth modification of the embodiment of the present invention
Mの強誘電体キャパシタの製造工程を示す図である。 It is a diagram showing a manufacturing process of a M of the ferroelectric capacitor.

【図33】この発明の実施の形態7によるFRAMの強誘電体キャパシタの製造工程を示す図である。 33 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the seventh embodiment of the present invention.

【図34】この発明の実施の形態7によるFRAMの強誘電体キャパシタの製造工程を示す図である。 34 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the seventh embodiment of the present invention.

【図35】この発明の実施の形態7によるFRAMの強誘電体キャパシタの製造工程を示す図である。 35 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the seventh embodiment of the present invention.

【図36】この発明の実施の形態7によるFRAMの強誘電体キャパシタの製造工程を示す図である。 36 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the seventh embodiment of the present invention.

【図37】この発明の実施の形態8によるFRAMの強誘電体キャパシタの構造を示す図である。 37 is a diagram showing the structure of a ferroelectric capacitor of the FRAM according to an eighth embodiment of the present invention.

【図38】この発明の実施の形態9によるFRAMの強誘電体キャパシタの構造を示す図である。 38 is a diagram showing the structure of a ferroelectric capacitor of the FRAM according to the ninth embodiment of the present invention.

【図39】この発明の実施の形態10によるFRAMの強誘電体キャパシタの製造工程を示す図である。 39 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the tenth embodiment of the present invention.

【図40】この発明の実施の形態10によるFRAMの強誘電体キャパシタの製造工程を示す図である。 40 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the tenth embodiment of the present invention.

【図41】この発明の実施の形態10によるFRAMの強誘電体キャパシタの製造工程を示す図である。 41 is a diagram showing a manufacturing process of the ferroelectric capacitor of the FRAM according to the tenth embodiment of the present invention.

【図42】同実施の形態による強誘電体キャパシタの製造工程を示す図である。 42 is a diagram showing a manufacturing process of the ferroelectric capacitor according to the embodiment.

【図43】同実施の形態による強誘電体キャパシタの製造工程を示す図である。 43 is a diagram showing a manufacturing process of the ferroelectric capacitor according to the embodiment.

【図44】この発明の実施の形態11によるFRAMの強誘電体キャパシタの構造を示す図である。 44 is a diagram showing the structure of a ferroelectric capacitor of the FRAM according to the eleventh embodiment of the present invention.

【図45】同実施の形態でのテストサンプルの膜厚と特性の関係を示す図である。 45 is a diagram showing the relationship between the thickness and characteristics of the test samples of the same embodiment.

【図46】同じく良品テストサンプルでの初期特性と疲労特性を示す図である。 46 is a diagram likewise illustrating the initial characteristics and fatigue characteristics in good test sample.

【図47】同じく良品サンプルの疲労特性を示す図である。 47 is a diagram likewise illustrating the fatigue properties of good sample.

【図48】この発明の実施の形態12によるFRAMの強誘電体キャパシタ構造を示す図である。 48 is a diagram showing a ferroelectric capacitor structure FRAM according to the twelfth embodiment of the present invention.

【図49】同実施の形態でのキャパシタの製造工程を示す図である。 49 is a view showing the manufacturing process of the capacitor in the same embodiment.

【図50】同実施の形態でのキャパシタの製造工程を示す図である。 50 is a diagram showing a manufacturing process of the capacitor in the same embodiment.

【図51】同実施の形態でのキャパシタの製造工程を示す図である。 51 is a diagram showing a manufacturing process of the capacitor in the same embodiment.

【図52】同実施の形態でのサンプルの強誘電体キャパシタの上部電極コンタクト面積比と回復特性を示す図である。 52 is a view showing an upper electrode contact area ratio and recovery characteristics of the ferroelectric capacitor of the sample at the same embodiment.

【図53】同実施の形態でのサンプルの強誘電体キャパシタの上部電極コンタクト面積比と回復特性を示す図である。 FIG. 53 is a diagram showing the upper electrode contact area ratio and recovery characteristics of the ferroelectric capacitor of the sample at the same embodiment.

【図54】この発明の実施の形態13によるFRAMの構造を示す図である。 FIG. 54 is a diagram showing a structure of an FRAM according to a thirteenth embodiment of the present invention.

【図55】同実施の形態のFRAMの製造工程を示す図である。 FIG. 55 is a diagram showing a manufacturing process of the FRAM of the embodiment.

【図56】同実施の形態のFRAMの製造工程を示す図である。 FIG. 56 is a diagram showing a manufacturing process of the FRAM of the embodiment.

【図57】同実施の形態のFRAMの製造工程を示す図である。 FIG. 57 is a diagram showing a manufacturing process of the FRAM of the embodiment.

【図58】同実施の形態のFRAMの製造工程を示す図である。 FIG. 58 is a diagram showing a manufacturing process of the FRAM of the embodiment.

【図59】同実施の形態のFRAMの製造工程を示す図である。 FIG. 59 is a diagram showing a manufacturing process of the FRAM of the embodiment.

【図60】同実施の形態のFRAMの製造工程を示す図である。 FIG. 60 is a diagram showing a manufacturing process of the FRAM of the embodiment.

【図61】同実施の形態のFRAMの製造工程を示す図である。 FIG. 61 is a diagram showing a manufacturing process of the FRAM of the embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…シリコン基板、2…層間絶縁膜、30…下部Pt電極膜、3…上部Pt電極、4…PZT膜、50…上部P 1 ... silicon substrate, 2 ... interlayer insulation film, 30 ... lower Pt electrode film, 3 ... upper Pt electrode, 4 ... PZT film, 50 ... upper P
t電極膜、5…上部Pt電極、6…層間絶縁膜、7…配線、101,102,104,202,303,40 t electrode film, 5 ... upper Pt electrode, 6 ... interlayer insulation film, 7 ... wiring, 101,102,104,202,303,40
2,403,702,703,801…水素バリア膜、 2,403,702,703,801 ... hydrogen barrier film,
901,902…SRO膜、34…側壁保護膜、C…強誘電体キャパシタ、Q…トランジスタ 901, 902 ... SRO film, 34 ... side wall protective film, C ... ferroelectric capacitor, Q ... transistor

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01L 21/8247 H01L 29/78 371 29/788 29/792 (72)発明者 森本 豊太 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 (72)発明者 日高 修 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 (72)発明者 國島 巌 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 (72)発明者 岩元 剛 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内 ────────────────────────────────────────────────── ─── of the front page continued (51) Int.Cl. 7 identification mark FI theme Court Bu (reference) H01L 21/8247 H01L 29/78 371 29/788 29/792 (72) inventor Morimoto Yokohama-shi, Kanagawa Toyota Isogo Subdivision Shinsugita-cho address 8 Co., Ltd. Toshiba Yokohama workplace (72) inventor Osamu Hidaka Yokohama, Kanagawa Prefecture Isogo-ku, Shinsugita-cho, address 8 Co., Ltd. Toshiba Yokohama workplace (72) inventor Kunishima Iwao, Yokohama, Kanagawa Prefecture Isogo-ku, Shinsugita-cho address 8 Co., Ltd. Toshiba Yokohama workplace (72) inventor Tsuyoshi Iwamoto Yokohama, Kanagawa Prefecture Isogo-ku, Shin'isogo-cho, 33 address Co., Ltd. Toshiba production technology within the Institute

Claims (34)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体基板と、この半導体基板上に絶縁膜を介して順次積層された下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタとを備えた半導体装置において、 前記強誘電体キャパシタを構成する上部若しくは下部電極の少なくとも一方の電極の表面にチタンを含まない水素バリア膜が形成されていることを特徴とする半導体装置。 And 1. A semiconductor substrate, a lower electrode that are sequentially stacked via an insulating film on the semiconductor substrate, a semiconductor device having a ferroelectric capacitor having a ferroelectric film and an upper electrode, the ferroelectric wherein a hydrogen barrier film is formed without the titanium surface of at least one electrode of the upper or the lower electrode constituting a body capacitor.
  2. 【請求項2】 前記水素バリア膜は、前記強誘電体キャパシタの下部電極と前記絶縁膜の間に形成されていることを特徴とする請求項1記載の半導体装置。 Wherein said hydrogen-barrier film, the semiconductor device according to claim 1, characterized in that it is formed between the lower electrode and the insulating film of the ferroelectric capacitor.
  3. 【請求項3】 前記水素バリア膜は、前記強誘電体キャパシタの上部電極の上側表面に形成されていることを特徴とする請求項1記載の半導体装置。 Wherein the hydrogen barrier film, the semiconductor device according to claim 1, characterized in that it is formed on the upper surface of the upper electrode of the ferroelectric capacitor.
  4. 【請求項4】 前記強誘電体キャパシタの強誘電体膜及び下部電極は上部電極より大きい面積に加工され、 前記水素バリア膜は、少なくとも前記上部電極の上側表面から側面を経て前記強誘電体膜の表面に延在するように形成されていることを特徴とする請求項1記載の半導体装置。 4. A ferroelectric film and the lower electrode of the ferroelectric capacitor is processed into larger area than the upper electrode, the hydrogen barrier film, at least the ferroelectric film from the upper surface through the side surface of the upper electrode the semiconductor device according to claim 1, characterized in that it is formed so as to extend to the surface of the.
  5. 【請求項5】 前記強誘電体キャパシタの下部電極は上部電極及び強誘電体膜より大きい面積に加工され、 前記水素バリア膜は、前記上部電極の上側表面から側面、更に前記強誘電体膜の側面を経て前記下部電極の表面に延在するように形成されていることを特徴とする請求項1記載の半導体装置。 5. The lower electrode of the ferroelectric capacitor is processed into larger area than the upper electrode and the ferroelectric film, said hydrogen barrier film from the upper surface of the upper electrode side, further of the ferroelectric film that through the sides are formed so as to extend to the surface of the lower electrode semiconductor device according to claim 1, wherein.
  6. 【請求項6】 半導体基板と、この半導体基板上に絶縁膜を介して順次積層された下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタとを備えた半導体装置において、 前記強誘電体キャパシタは、前記絶縁膜に形成された溝に埋め込まれており、且つチタンを含まない水素バリア膜が少なくとも前記強誘電体キャパシタの底面及び側面を覆うように前記溝に埋め込まれていることを特徴とする半導体装置。 6. A semiconductor substrate, a lower electrode that are sequentially stacked via an insulating film on the semiconductor substrate, a semiconductor device having a ferroelectric capacitor having a ferroelectric film and an upper electrode, the ferroelectric body capacitor, the are embedded in a groove formed in the insulating film, and that the hydrogen barrier film containing no titanium is embedded in the groove so as to cover at least the bottom and side surfaces of the ferroelectric capacitor the semiconductor device according to claim.
  7. 【請求項7】 前記強誘電体キャパシタの上部に更にチタンを含まない水素バリア膜が形成されていることを特徴とする請求項6記載の半導体装置。 7. A semiconductor device according to claim 6, wherein the hydrogen barrier film containing no more titanium on top of the ferroelectric capacitor is formed.
  8. 【請求項8】 半導体基板と、この半導体基板上に絶縁膜を介して順次積層された下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタと、この強誘電体キャパシタを覆って形成された層間絶縁膜とを備えた半導体装置において、前記層間絶縁膜は少なくとも第1及び第2の層間絶縁膜の積層構造により構成され、第1及び第2の層間絶縁膜の間に水素バリア膜が埋め込まれていることを特徴とする半導体装置。 8. A semiconductor substrate, a lower electrode that are sequentially stacked via an insulating film on the semiconductor substrate, a ferroelectric capacitor having a ferroelectric film and an upper electrode, formed over the ferroelectric capacitor in a semiconductor device and a is an interlayer insulating film, the interlayer insulating film is constituted by a laminated structure of at least a first and a second interlayer insulating film, hydrogen barrier films between the first and second interlayer insulating film wherein a the is embedded.
  9. 【請求項9】 前記層間絶縁膜のうち前記水素バリア膜と前記強誘電体キャパシタとの間の部分の膜厚が、前記強誘電体キャパシタの厚みの0.05倍以上で3倍以下に設定されていることを特徴とする請求項8記載の半導体装置。 Setting the film thickness of the portion between the ferroelectric capacitor and the hydrogen barrier film, less 3 times 0.05 times the thickness of the ferroelectric capacitor of claim 9, wherein the interlayer insulating film the semiconductor device according to claim 8, characterized in that it is.
  10. 【請求項10】 半導体基板と、この半導体基板上に絶縁膜を介して順次積層された下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタとを備えた半導体装置において、 前記下部電極と前記絶縁膜の間にチタンを含まない水素バリア膜が形成され、且つ前記強誘電体膜と下部電極の側面に、前記水素バリア膜のドライエッチング加工によりエッチングされた水素バリア膜材料を含む再堆積膜が形成されていることを特徴とする半導体装置。 10. A semiconductor substrate, a lower electrode that are sequentially stacked via an insulating film on the semiconductor substrate, a semiconductor device having a ferroelectric capacitor having a ferroelectric film and an upper electrode, the lower electrode the hydrogen barrier film containing no titanium between the insulating film is formed, and a side surface of the ferroelectric film and the lower electrode, re-containing hydrogen barrier film material that is etched by dry etching of the hydrogen barrier film and wherein a deposition film is formed.
  11. 【請求項11】 前記水素バリア膜は、水素の拡散定数が1E−5cm2/s以下の金属酸化物であることを特徴とする請求項1乃至10のいずれかに記載の半導体装置。 Wherein said hydrogen-barrier film, the semiconductor device according to any one of claims 1 to 10, characterized in that the diffusion constant of hydrogen is less metal oxide 1E-5cm2 / s.
  12. 【請求項12】 前記水素バリア膜は、比抵抗が1kΩ 12. The method of claim 11, wherein the hydrogen barrier film has a specific resistance 1kΩ
    cm以上の金属酸化物であることを特徴とする請求項4,5,6,8,9のいずれかに記載の半導体装置。 The semiconductor device according to any one of claims 4,5,6,8,9, characterized in that a cm or more metal oxides.
  13. 【請求項13】 前記水素バリア膜は、Al2O3,Al Wherein said hydrogen barrier film, Al2 O3, Al
    xOy,AlN,WN,SrRuO3,IrOx,ZrO xOy, AlN, WN, SrRuO3, IrOx, ZrO
    x,RuOx,SrOx,ReOx,OsOx,MgOxから選ばれた少なくとも一種であることを特徴とする請求項2,3,10のいずれかに記載の半導体装置。 x, RuOx, SrOx, ReOx, OsOx, a semiconductor device according to any one of claims 2, 3 and 10, characterized in that at least one selected from MgOx.
  14. 【請求項14】 前記水素バリア膜は、Al2O3,Al 14. The method of claim 13, wherein the hydrogen barrier film, Al2 O3, Al
    xOy,ZrOx,MgOxから選ばれた少なくとも一種であることを特徴とする請求項4,5,6のいずれかに記載の半導体装置。 xOy, ZrOx, semiconductor device according to any one of claims 4, 5, 6, characterized in that at least one selected from MgOx.
  15. 【請求項15】 前記水素バリア膜は、Al2O3,Al 15. The method of claim 14, wherein the hydrogen barrier film, Al2 O3, Al
    xOy,TiOx,ZrOx,MgOx,MgTiOxから選ばれた少なくとも一種であることを特徴とする請求項8 xOy, claim 8 TiOx, ZrOx, MgOx, characterized in that at least one selected from MgTiOx
    又は9記載の半導体装置。 Or a semiconductor device according 9.
  16. 【請求項16】 半導体基板と、この半導体基板上に絶縁膜を介して順次積層された下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタとを備えた半導体装置において、 前記強誘電体キャパシタに対する水素拡散を抑制する水素バリア膜として水素の拡散定数が1E−5cm2/s 16. A semiconductor substrate, a lower electrode that are sequentially stacked via an insulating film on the semiconductor substrate, a semiconductor device having a ferroelectric capacitor having a ferroelectric film and an upper electrode, the ferroelectric diffusion constant of hydrogen hydrogen diffusion against the body capacitor for suppressing the hydrogen barrier film 1E-5cm2 / s
    以下の金属酸化物膜を内在させたことを特徴とする半導体装置。 The semiconductor device is characterized in that internalized the following metal oxide film.
  17. 【請求項17】 半導体基板と、この半導体基板上に絶縁膜を介して順次積層された下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタとを備えた半導体装置において、 前記強誘電体キャパシタに対する水素拡散を抑制する水素バリア膜として比抵抗が1kΩcm以上の金属酸化物膜を内在させたことを特徴とする半導体装置。 17. A semiconductor substrate, a lower electrode that are sequentially stacked via an insulating film on the semiconductor substrate, a semiconductor device having a ferroelectric capacitor having a ferroelectric film and an upper electrode, the ferroelectric the semiconductor device resistivity hydrogen diffusion against the body capacitor for suppressing the hydrogen barrier film is characterized in that internalized the above metal oxide film 1 k? cm.
  18. 【請求項18】 半導体基板と、この半導体基板上に絶縁膜を介して順次積層された下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタとを備えた半導体装置において、 前記強誘電体膜と前記下部電極との間に第1のSrxR 18. A semiconductor substrate, a lower electrode that are sequentially stacked via an insulating film on the semiconductor substrate, a semiconductor device having a ferroelectric capacitor having a ferroelectric film and an upper electrode, the ferroelectric first SrxR between the body layer and the lower electrode
    uyOz膜が、前記強誘電体膜と前記上部電極との間に第2のSrxRuyOz膜がそれぞれ形成され、且つ前記第1及び第2のSrxRuyOz膜の各厚みTsro(BE)(n uyOz film, the ferroelectric film and the second SrxRuyOz film between the upper electrode are formed, respectively, and the thickness of each of the first and second SrxRuyOz film Tsro (BE) (n
    m)及びTsro(TE)(nm)が、前記強誘電体膜の厚みTpzt(nm)に対して、10≦Tsro(BE)+Tsro(TE) m) and Tsro (TE) (nm) is the thickness Tpzt (nm) of the ferroelectric film, 10 ≦ Tsro (BE) + Tsro (TE)
    ≦(2/12)Tpztの範囲に設定されていることを特徴とする半導体装置。 ≦ (2/12) and wherein a set in the range of Tpzt.
  19. 【請求項19】 トランジスタが形成された半導体基板と、この半導体基板を覆い且つ前記トランジスタの拡散層に接続されるコンタクトプラグが埋め込まれた絶縁膜と、この絶縁膜上に形成されて前記コンタクトプラグを介して前記トランジスタに接続された強誘電体キャパシタとを有する半導体装置において、 前記強誘電体キャパシタは、下部電極と、この下部電極上に下部電極と同じ面積で形成された強誘電体膜と、この強誘電体膜上に強誘電体膜より小さい面積をもって形成された上部電極と、前記上部電極の側壁に自己整合されて形成されて前記強誘電体膜の表面を覆う保護膜とを有することを特徴とする半導体装置。 A semiconductor substrate 19. The transistor is formed, an insulating film with the contact plug is embedded, which is connected to a diffusion layer of and said transistor to cover the semiconductor substrate, the contact plug is formed on the insulating film in a semiconductor device having a ferroelectric capacitor connected to the transistor via the ferroelectric capacitor, a lower electrode, a ferroelectric film formed in the same area as the lower electrode on the lower electrode has an upper electrode which is formed with a smaller area than the ferroelectric film ferroelectric film, and a protective film are formed by self-aligned to cover the surface of the ferroelectric film on a sidewall of the upper electrode wherein a.
  20. 【請求項20】 半導体基板と、この半導体基板上に絶縁膜を介して順次積層された下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタと、この強誘電体キャパシタ上に層間絶縁膜を介して形成されて前記上部電極に接続される配線と備えた半導体装置において、 前記配線の前記上部電極に対するコンタクトの面積が前記上部電極の面積に対して50%以上となるように設定されていることを特徴とする半導体装置。 20. A semiconductor substrate, a lower electrode that are sequentially stacked via an insulating film on the semiconductor substrate, a ferroelectric capacitor having a ferroelectric film and an upper electrode, an interlayer insulation ferroelectric on capacitor in the semiconductor device having a wiring which is formed through the membrane is connected to the upper electrode, the area of ​​contact with respect to the upper electrode of the wiring is set to be 50% or more with respect to the area of ​​the upper electrode wherein a is.
  21. 【請求項21】 前記半導体基板にトランジスタが形成されており、前記配線の前記上部電極に対するコンタクトの面積は、前記トランジスタに対するコンタクトの面積に比べて大きく設定されていることを特徴とする請求項20記載の半導体装置。 21. being the semiconductor substrate in the transistor formation area of ​​the contact with respect to the upper electrode of the wiring claim 20, characterized in that it is set larger than the area of ​​contact to the transistor the semiconductor device according.
  22. 【請求項22】 半導体基板上に絶縁膜を介して、チタンを含まない第1の水素バリア膜、下部電極材料膜及び強誘電体膜、上部電極材料膜を順次堆積する工程と、 第1のマスクを用いて前記上部電極材料膜をエッチングして上部電極をパターン形成する工程と、 前記上部電極を覆う第2のマスクを用いて前記強誘電体膜及び下部電極材料膜を順次エッチングして、強誘電体膜とこれに自己整合された下部電極をパターン形成する工程とを有することを特徴とする半導体装置の製造方法。 22. an insulating film on a semiconductor substrate, the first hydrogen barrier film containing no titanium, lower electrode material film and the ferroelectric film, a step of sequentially depositing a top electrode material film, the first a step of an upper electrode pattern formed by etching the upper electrode material film using a mask, by sequentially etching the ferroelectric film and the lower electrode material layer using a second mask covering the upper electrode, the method of manufacturing a semiconductor device characterized by a step of ferroelectric film and patterning a lower electrode that is self-aligned thereto.
  23. 【請求項23】 半導体基板上に絶縁膜を介して、下部電極材料膜及び強誘電体膜、上部電極材料膜及びチタンを含まない水素バリア膜を順次堆積する工程と、第1のマスクを用いて前記水素バリア膜及び上部電極材料膜を順次エッチングして上部電極をパターン形成する工程と、 前記上部電極の領域を覆う第2のマスクを用いて前記強誘電体膜及び下部電極材料膜を順次エッチングして、強誘電体膜とこれに自己整合された下部電極をパターン形成する工程とを有することを特徴とする半導体装置の製造方法。 Through 23. The insulating over the semiconductor substrate film, the lower electrode material film and the ferroelectric film, a step of sequentially depositing a hydrogen barrier film containing no upper electrode material film and the titanium, the first mask using a step of patterning the upper electrode are sequentially etching the hydrogen barrier film and the upper electrode material film, the ferroelectric film and the lower electrode material layer using a second mask covering a region of the upper electrode sequentially Te by etching, a method of manufacturing a semiconductor device characterized by a step of ferroelectric film and which pattern the lower electrode which is self-aligned to the formation.
  24. 【請求項24】 半導体基板上に絶縁膜を介して、下部電極材料膜及び強誘電体膜、上部電極材料膜を順次堆積する工程と、 第1のマスクを用いて前記上部電極材料膜をエッチングして上部電極をパターン形成する工程と、 前記上部電極及び露出した前記強誘電体膜を覆ってチタン含まない水素バリア膜を堆積する工程と、 前記水素バリア膜上に前記上部電極の領域を覆うように形成された第2のマスクを用いて前記強誘電体膜及び下部電極材料膜を順次エッチングして、強誘電体膜とこれに自己整合された下部電極をパターン形成する工程とを有することを特徴とする半導体装置の製造方法。 24. an insulating film on a semiconductor substrate, etching the lower electrode material film and the ferroelectric film, a step of sequentially depositing a top electrode material film, the upper electrode material film by using the first mask cover the steps of the upper electrode pattern formed, depositing a hydrogen barrier film which does not contain titanium over said ferroelectric film, wherein the upper electrode and the exposed, regions of the upper electrode on the hydrogen barrier film by that a step of the lower electrode self-aligned patterning the formed second mask the ferroelectric film and the lower electrode material film by using a sequentially etched, the ferroelectric film which as the method of manufacturing a semiconductor device according to claim.
  25. 【請求項25】 半導体基板上に絶縁膜を介して、下部電極材料膜、強誘電体膜、上部電極材料膜及びチタンを含まない水素バリア膜を順次堆積する工程と、 前記水素バリア膜上にシリコン窒化膜マスクをパターン形成する工程と、 前記シリコン窒化膜マスクを用いて前記水素バリア膜及び上部電極材料膜をエッチングするして上部電極をパターン形成する工程と、 前記強誘電体膜及び下部電極材料膜を前記上部電極より大きい面積をもってパターン加工して強誘電体キャパシタを形成する工程と、 前記強誘電体キャパシタを覆う層間絶縁膜を堆積し、前記シリコン窒化膜をストッパとする研磨処理により前記層間絶縁膜を平坦化する工程とを有することを特徴とする半導体装置の製造方法。 25. via an insulating film on a semiconductor substrate, the lower electrode material film, the ferroelectric film, a step of sequentially depositing a hydrogen barrier film containing no upper electrode material film and titanium, on the hydrogen barrier film a step of silicon nitride film mask pattern forming, a step of patterning the upper electrode by etching the hydrogen barrier film and the upper electrode material film by using the silicon nitride mask, the ferroelectric film and the lower electrode wherein the step of the material film to form the have a larger area than the upper electrode patterned to ferroelectric capacitor, and an interlayer insulating film covering the ferroelectric capacitor, the polishing treatment to stop the silicon nitride film the method of manufacturing a semiconductor device characterized by a step of planarizing the interlayer insulating film.
  26. 【請求項26】 半導体基板上に絶縁膜を介して、下部電極材料膜、強誘電体膜及び上部電極材料膜を順次堆積する工程と、 第1のマスクを用いて前記上部電極材料膜及び強誘電体膜を順次エッチングして上部電極とこれに自己整合された強誘電体膜をパターン形成する工程と、 前記第1のマスクを除去して前記上部電極及び露出した下部電極材料膜上にチタンを含まない水素バリア膜を堆積する工程と、 前記水素バリア膜上に前記上部電極の領域を覆って形成された第2のマスクを用いて水素バリア膜及び下部電極材料膜エッチングして下部電極をパターン形成する工程とを有することを特徴とする半導体装置の製造方法。 26. an insulating film on a semiconductor substrate, the lower electrode material layer, a step of sequentially depositing a ferroelectric film and an upper electrode material film, the upper electrode material film and the strength by using a first mask a step of an upper electrode and which pattern a ferroelectric film that is self-aligned to the formed by sequentially etching the dielectric film, a titanium on the lower electrode material film described above upper electrode and exposed by removing the first mask depositing a hydrogen barrier film containing no, the hydrogen barrier film and the lower electrode material film etched lower electrode using the second mask formed over a region of the upper electrode on the hydrogen barrier film the method of manufacturing a semiconductor device characterized by a step of patterning.
  27. 【請求項27】 半導体基板を覆う絶縁膜のキャパシタ形成領域に溝を形成する工程と、 前記溝内にチタンを含まない水素バリア膜を形成する工程と、 前記溝内に前記水素バリア膜により底面及び側面が保護された状態で下部電極、強誘電体膜及び上部電極の積層構造からなる強誘電体キャパシタを埋め込み形成する工程とを有することを特徴とする半導体装置の製造方法。 And 27. forming a groove in the capacitor formation region of the insulating film covering the semiconductor substrate, forming a hydrogen barrier film containing no titanium in the groove, the bottom surface by the hydrogen barrier film in the trench and the lower electrode in a state where the side surface is protected, the ferroelectric film and a method of manufacturing a semiconductor device characterized by a step of strong embedding a dielectric capacitor formed having a laminated structure of the upper electrode.
  28. 【請求項28】 半導体基板に絶縁膜を介して、下部電極、強誘電体膜及び上部電極の積層構造からなる強誘電体キャパシタを形成する工程と、 前記強誘電体キャパシタを覆って、内部に前記強誘電体キャパシタに対する水素拡散を抑制する少なくとも一層の水素バリア膜を含む層間絶縁膜を形成する工程と、 前記層間絶縁膜上に前記強誘電体キャパシタに接続される配線を形成する工程とを有することを特徴とする半導体装置の製造方法。 To 28. The semiconductor substrate via an insulating film, forming a ferroelectric capacitor having a laminated structure of a lower electrode, a ferroelectric film and an upper electrode, to cover the ferroelectric capacitor, the internal forming an interlayer insulating film including at least one layer of the hydrogen barrier film to suppress the hydrogen diffusion to said ferroelectric capacitor, and forming a wiring connected to the ferroelectric capacitor on the interlayer insulating film the method of manufacturing a semiconductor device characterized in that it comprises.
  29. 【請求項29】 半導体基板に絶縁膜を介して、チタンを含まない水素バリア膜、下部電極材料膜、強誘電体膜及び上部電極材料膜を順次堆積する工程と、 第1のマスクを用いて前記上部電極材料膜をエッチングして上部電極をパターン形成する工程と、 前記上部電極を覆う第2のマスクを形成し、前記強誘電体膜、下部電極材料膜及び水素バリア膜を順次ドライエッチングして、前記強誘電体キャパシタとこれに整合された下部電極をパターン形成すると同時に、前記下部電極及び強誘電体膜の側面に前記水素バリア膜材料を含む再堆積膜を形成する工程とを有することを特徴とする半導体装置の製造方法。 Through 29. The semiconductor substrate in the insulating film by using a hydrogen barrier film containing no titanium, and a step of sequentially depositing a lower electrode material film, a ferroelectric film and an upper electrode material film, the first mask a step of an upper electrode pattern formed by etching the upper electrode material film to form a second mask covering the upper electrode, the ferroelectric film, the lower electrode material layer and the hydrogen barrier film are sequentially dry-etched Te, the ferroelectric capacitor and at the same time as has been the lower electrode pattern formed alignment thereto, that a step of forming a redeposited film containing hydrogen barrier film material on a side surface of the lower electrode and the ferroelectric film the method of manufacturing a semiconductor device according to claim.
  30. 【請求項30】 前記水素バリア膜は、水素の拡散定数が1E−5cm2/s以下の金属酸化物であることを特徴とする請求項22乃至29のいずれかに記載の半導体装置の製造方法。 30. The hydrogen barrier film, method of manufacturing a semiconductor device according to any one of claims 22 to 29, wherein the diffusion constant of hydrogen is less metal oxide 1E-5cm2 / s.
  31. 【請求項31】 前記水素バリア膜は、比抵抗が1kΩ 31. The hydrogen barrier film has a specific resistance 1kΩ
    cm以上の金属酸化物であることを特徴とする請求項2 Claim 2 which is a cm or more metal oxides
    4,26,27,28のいずれかに記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of 4,26,27,28.
  32. 【請求項32】 半導体基板にトランジスタを形成する工程と、 前記トランジスタが形成された半導体基板に絶縁膜を形成する工程と、 前記絶縁膜に前記トランジスタの拡散層に接続されるコンタクトプラグを埋め込む工程と、 前記絶縁膜上に下部電極材料膜、強誘電体膜及び上部電極材料膜を順次堆積する工程と、 前記上部電極材料膜上に形成されたハードマスクを用いて前記上部電極材料膜をエッングして上部電極をパターン形成する工程と、 前記ハードマスクと上部電極の側壁に自己整合された保護膜を形成する工程と、 前記ハードマスクと保護膜をマスクとして前記強誘電体膜及び下部電極材料膜をエッチングして強誘電体膜とこれに自己整合された下部電極をパターン形成する工程とを有することを特徴とする半導体装置の製造 Forming a 32. The semiconductor substrate in the transistor, the step of embedding a step of forming an insulating film on a semiconductor substrate on which the transistor is formed, a contact plug connected to the diffusion layer of the transistor in the insulating film When the lower electrode material film on the insulating film, the strength and the step of sequentially depositing a dielectric film and an upper electrode material film, the upper electrode material film using a hard mask formed on the upper electrode material film Enngu a step of an upper electrode pattern formed by the steps of forming a protective film which is self-aligned to the sidewall of the hard mask and the upper electrode, the ferroelectric film and the lower electrode material the hard mask and the protective film as a mask manufacturing a semiconductor device characterized by a step of film by etching with the ferroelectric film and this self-aligned bottom electrode patterning 方法。 Method.
  33. 【請求項33】請求項3乃至請求項9においてのキャパシタ上に水素バリア膜を有する構造において、前記水素バリア膜を、前記水素バリア膜上の層間絶縁膜CMP工程の際のストッパーにすることを特徴とする半導体の製造方法。 33. A structure having a hydrogen barrier film on the capacitor in claims 3 to 9, the hydrogen barrier film, to the stopper when the hydrogen barrier film on the interlayer insulating film CMP process semiconductor manufacturing method characterized.
  34. 【請求項34】前記請求項33において、前記水素バリア膜上にSixNyあるいはSixOyNzを堆積させた膜でCMPの際のストッパーにすることを特徴とする半導体装置の製造方法。 11. 34. A claim 33, a method of manufacturing a semiconductor device which is characterized in that the stopper during CMP in films deposited with SixNy or SixOyNz on the hydrogen barrier film.
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Cited By (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044377A (en) * 1999-07-26 2001-02-16 Samsung Electronics Co Ltd One triple metal wiring transistor, one capacitor, and its manufacture
JP2001196551A (en) * 1999-12-30 2001-07-19 Hyundai Electronics Ind Co Ltd Semiconductor element with capacitor and manufacturing method therefor
US6395612B1 (en) * 1997-10-31 2002-05-28 Symetrix Corporation Semiconductor device and method of manufacturing the same
JP2002353414A (en) * 2001-05-22 2002-12-06 Oki Electric Ind Co Ltd Dielectric capacitor and manufacturing method therefor
JP2002367994A (en) * 2001-06-04 2002-12-20 Mitsubishi Electric Corp Semiconductor device
WO2003015170A1 (en) * 2001-08-07 2003-02-20 Renesas Technology Corp. Semiconductor device and its production method
JP2003179281A (en) * 2001-09-07 2003-06-27 Matsushita Electric Ind Co Ltd Thin-film piezoelectric element and its manufacturing method
JP2003243625A (en) * 2002-02-19 2003-08-29 Seiko Epson Corp Ferroelectric memory device and method of manufacturing the same
EP1420451A2 (en) * 2002-11-13 2004-05-19 Matsushita Electric Industrial Co., Ltd. Semiconductor non-volatile memory device and method for fabricating the same
JP2004153019A (en) * 2002-10-30 2004-05-27 Fujitsu Ltd Semiconductor device and method for manufacturing the same
WO2004068540A2 (en) * 2003-01-31 2004-08-12 Infineon Technologies Ag Hardmask with high selectivity for ir barriers for ferroelectric capacitor manufacturing
WO2004076166A2 (en) * 2003-02-28 2004-09-10 Infineon Technologies Ag Hydrogen diffusion barrier for a ferroelectric capacitor
JP2004320063A (en) * 2004-08-17 2004-11-11 Matsushita Electric Ind Co Ltd Semiconductor memory device and its manufacturing method
US6828189B2 (en) 2001-09-27 2004-12-07 Oki Electric Industry Co., Ltd. Semiconductor device and method of fabricating the same
JP2005045271A (en) * 2003-07-25 2005-02-17 Samsung Electronics Co Ltd Forming method and device for ferro-electric film
JP2005129903A (en) * 2002-11-13 2005-05-19 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2005327919A (en) * 2004-05-14 2005-11-24 Seiko Epson Corp Method for manufacturing device and device, electrooptic element and printer
WO2005117119A1 (en) * 2004-05-27 2005-12-08 Fujitsu Limited Semiconductor device and its fabricating process
WO2006003707A1 (en) * 2004-07-02 2006-01-12 Fujitsu Limited Semiconductor device and process for fabricating the same
US7060552B2 (en) 2001-08-28 2006-06-13 Matsushita Electric Industrial Co., Ltd. Memory device with hydrogen-blocked ferroelectric capacitor
JP2006222389A (en) * 2005-02-14 2006-08-24 Toshiba Corp Semiconductor storage device and manufacturing method thereof
JP2006310637A (en) * 2005-04-28 2006-11-09 Toshiba Corp Semiconductor device
JP2006332594A (en) * 2005-04-27 2006-12-07 Toshiba Corp Ferroelectric memory device, and method of manufacturing the same
JP2007009298A (en) * 2005-07-01 2007-01-18 Tokyo Electron Ltd Method for depositing tungsten film, film deposition system, storage medium, and semiconductor device
JP2007019407A (en) * 2005-07-11 2007-01-25 Seiko Epson Corp Method for manufacturing capacitor
JP2007027537A (en) * 2005-07-20 2007-02-01 Sharp Corp Semiconductor memory device equipped with variable resistive element
JP2007049192A (en) * 2002-11-13 2007-02-22 Matsushita Electric Ind Co Ltd Semiconductor device and method for fabricating the same
KR100692466B1 (en) * 2005-01-18 2007-03-09 후지쯔 가부시끼가이샤 Semiconductor device having ferroelectric capacitor and its manufacture method
KR100739848B1 (en) * 2001-08-15 2007-07-16 후지쯔 가부시끼가이샤 Magnetoresistive head and manufacturing method therefor
KR100747404B1 (en) 2003-03-25 2007-08-07 산요덴키가부시키가이샤 Memory manufacturing method
WO2007116440A1 (en) * 2006-03-30 2007-10-18 Fujitsu Limited Method for manufacturing semiconductor device
US7288456B2 (en) 2002-11-13 2007-10-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2007335897A (en) * 2007-08-29 2007-12-27 Fujitsu Ltd Semiconductor device fabrication method
JPWO2006003940A1 (en) * 2004-07-02 2008-04-17 富士通株式会社 Semiconductor device and manufacturing method thereof
JP2008160050A (en) * 2006-11-29 2008-07-10 Fujitsu Ltd Semiconductor device, semiconductor wafer, and manufacturing method therefor
KR100846365B1 (en) 2002-06-29 2008-07-15 주식회사 하이닉스반도체 Method for fabricating capacitor in Ferroeclectric Random Access Memory using noble-base hardmask
JP2008300855A (en) * 2001-08-27 2008-12-11 Panasonic Corp Piezo-electric functional component manufacturing method
JP2009010424A (en) * 2008-10-09 2009-01-15 Seiko Epson Corp Memory cell array and method of manufacturing the same, and ferroelectric memory device
US7501675B2 (en) 2004-04-19 2009-03-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US7622307B2 (en) 2004-07-19 2009-11-24 Samsung Electronics Co., Ltd. Semiconductor devices having a planarized insulating layer and methods of forming the same
JP2010135804A (en) * 2004-06-28 2010-06-17 Fujitsu Microelectronics Ltd Semiconductor device and method of manufacturing the same
US7841705B2 (en) 2006-06-28 2010-11-30 Seiko Epson Corporation Actuator device, liquid-jet head and liquid-jet apparatus
US8039884B2 (en) 2007-09-18 2011-10-18 Seiko Epson Corporation Semiconductor device having a contact hole with a curved cross-section and its manufacturing method
JP2012138595A (en) * 2012-02-16 2012-07-19 Fujitsu Ltd Thin film capacitor, manufacturing method of the same, electronic apparatus, and circuit board
JP5136052B2 (en) * 2005-06-02 2013-02-06 富士通セミコンダクター株式会社 Semiconductor device and manufacturing method thereof
US8507965B2 (en) 2003-04-24 2013-08-13 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
US8552484B2 (en) 2004-07-02 2013-10-08 Fujitsu Semiconductor Limited Semiconductor device and method for fabricating the same
US8628981B2 (en) 2007-03-20 2014-01-14 Fujitsu Semiconductor Limited Method of manufacturing a ferroelectric-capacitor memory device including recovery annealing
DE102013103503A1 (en) * 2012-12-14 2014-06-18 Taiwan Semiconductor Mfg. Co., Ltd. A resistive random access memory (RRAM), and methods for its preparation
JP2015000560A (en) * 2013-06-18 2015-01-05 株式会社リコー Electromechanical transducer and method of manufacturing the same, droplet discharge head, liquid cartridge, image forming apparatus, droplet discharge device, and pump unit

Cited By (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6395612B1 (en) * 1997-10-31 2002-05-28 Symetrix Corporation Semiconductor device and method of manufacturing the same
JP2001044377A (en) * 1999-07-26 2001-02-16 Samsung Electronics Co Ltd One triple metal wiring transistor, one capacitor, and its manufacture
JP2001196551A (en) * 1999-12-30 2001-07-19 Hyundai Electronics Ind Co Ltd Semiconductor element with capacitor and manufacturing method therefor
JP4594517B2 (en) * 1999-12-30 2010-12-08 株式会社ハイニックスセミコンダクターHynix Semiconductor Inc. Semiconductor device and a manufacturing method thereof comprising a capacitor
JP2002353414A (en) * 2001-05-22 2002-12-06 Oki Electric Ind Co Ltd Dielectric capacitor and manufacturing method therefor
JP2002367994A (en) * 2001-06-04 2002-12-20 Mitsubishi Electric Corp Semiconductor device
WO2003015170A1 (en) * 2001-08-07 2003-02-20 Renesas Technology Corp. Semiconductor device and its production method
KR100739848B1 (en) * 2001-08-15 2007-07-16 후지쯔 가부시끼가이샤 Magnetoresistive head and manufacturing method therefor
JP2008300855A (en) * 2001-08-27 2008-12-11 Panasonic Corp Piezo-electric functional component manufacturing method
US7060552B2 (en) 2001-08-28 2006-06-13 Matsushita Electric Industrial Co., Ltd. Memory device with hydrogen-blocked ferroelectric capacitor
JP2003179281A (en) * 2001-09-07 2003-06-27 Matsushita Electric Ind Co Ltd Thin-film piezoelectric element and its manufacturing method
US6828189B2 (en) 2001-09-27 2004-12-07 Oki Electric Industry Co., Ltd. Semiconductor device and method of fabricating the same
JP2003243625A (en) * 2002-02-19 2003-08-29 Seiko Epson Corp Ferroelectric memory device and method of manufacturing the same
KR100846365B1 (en) 2002-06-29 2008-07-15 주식회사 하이닉스반도체 Method for fabricating capacitor in Ferroeclectric Random Access Memory using noble-base hardmask
JP2004153019A (en) * 2002-10-30 2004-05-27 Fujitsu Ltd Semiconductor device and method for manufacturing the same
JP4601896B2 (en) * 2002-10-30 2010-12-22 富士通セミコンダクター株式会社 Semiconductor device and manufacturing method thereof
US8153448B2 (en) 2002-10-30 2012-04-10 Fujitsu Semiconductor Limited Manufacturing method of a semiconductor device
US7547933B2 (en) 2002-10-30 2009-06-16 Fujitsu Microelectronics Limited Semiconductor device and manufacturing method of a semiconductor device
US8652854B2 (en) 2002-10-30 2014-02-18 Fujitsu Semiconductor Limited Manufacturing method of a semiconductor device
EP2159831A1 (en) 2002-10-30 2010-03-03 Fujitsu Microelectronics Limited Semiconductor Device
JP2005129903A (en) * 2002-11-13 2005-05-19 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
US7550344B2 (en) 2002-11-13 2009-06-23 Panasonic Corporation Semiconductor device and method for fabricating the same
US7288456B2 (en) 2002-11-13 2007-10-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP4636834B2 (en) * 2002-11-13 2011-02-23 パナソニック株式会社 Semiconductor device and manufacturing method thereof
EP1420451A2 (en) * 2002-11-13 2004-05-19 Matsushita Electric Industrial Co., Ltd. Semiconductor non-volatile memory device and method for fabricating the same
JP2007049192A (en) * 2002-11-13 2007-02-22 Matsushita Electric Ind Co Ltd Semiconductor device and method for fabricating the same
JP4509992B2 (en) * 2002-11-13 2010-07-21 パナソニック株式会社 Semiconductor device and manufacturing method thereof
EP1420451A3 (en) * 2002-11-13 2007-10-03 Matsushita Electric Industrial Co., Ltd. Semiconductor non-volatile memory device and method for fabricating the same
WO2004068540A2 (en) * 2003-01-31 2004-08-12 Infineon Technologies Ag Hardmask with high selectivity for ir barriers for ferroelectric capacitor manufacturing
WO2004068540A3 (en) * 2003-01-31 2007-11-01 Infineon Technologies Ag Hardmask with high selectivity for ir barriers for ferroelectric capacitor manufacturing
US7045837B2 (en) 2003-01-31 2006-05-16 Infineon Technologies Ag Hardmask with high selectivity for Ir barriers for ferroelectric capacitor manufacturing
US6933549B2 (en) 2003-02-28 2005-08-23 Infineon Technologies Aktiengesellschaft Barrier material
WO2004076166A2 (en) * 2003-02-28 2004-09-10 Infineon Technologies Ag Hydrogen diffusion barrier for a ferroelectric capacitor
WO2004076166A3 (en) * 2003-02-28 2004-12-09 Infineon Technologies Ag Hydrogen diffusion barrier for a ferroelectric capacitor
KR100747404B1 (en) 2003-03-25 2007-08-07 산요덴키가부시키가이샤 Memory manufacturing method
KR100747403B1 (en) 2003-03-25 2007-08-07 산요덴키가부시키가이샤 Memory
US8507965B2 (en) 2003-04-24 2013-08-13 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
JP4643196B2 (en) * 2003-07-25 2011-03-02 三星電子株式会社Samsung Electronics Co.,Ltd. The method of depositing a metal compound film
JP2005045271A (en) * 2003-07-25 2005-02-17 Samsung Electronics Co Ltd Forming method and device for ferro-electric film
US7501675B2 (en) 2004-04-19 2009-03-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2005327919A (en) * 2004-05-14 2005-11-24 Seiko Epson Corp Method for manufacturing device and device, electrooptic element and printer
US7655531B2 (en) 2004-05-27 2010-02-02 Fujitsu Microelectronics Limited Semiconductor device and method for fabricating the same
JP4578471B2 (en) * 2004-05-27 2010-11-10 富士通セミコンダクター株式会社 Semiconductor device and manufacturing method thereof
US7473980B2 (en) 2004-05-27 2009-01-06 Fujitsu Limited Semiconductor device and method for fabricating the same
WO2005117119A1 (en) * 2004-05-27 2005-12-08 Fujitsu Limited Semiconductor device and its fabricating process
JP2010135804A (en) * 2004-06-28 2010-06-17 Fujitsu Microelectronics Ltd Semiconductor device and method of manufacturing the same
JP5202846B2 (en) * 2004-07-02 2013-06-05 富士通セミコンダクター株式会社 Semiconductor device and manufacturing method thereof
US8552484B2 (en) 2004-07-02 2013-10-08 Fujitsu Semiconductor Limited Semiconductor device and method for fabricating the same
WO2006003940A1 (en) * 2004-07-02 2006-01-12 Fujitsu Limited Semiconductor device and method for manufacturing same
WO2006003707A1 (en) * 2004-07-02 2006-01-12 Fujitsu Limited Semiconductor device and process for fabricating the same
JPWO2006003940A1 (en) * 2004-07-02 2008-04-17 富士通株式会社 Semiconductor device and manufacturing method thereof
US7910912B2 (en) 2004-07-19 2011-03-22 Samsung Electronics Co., Ltd. Semiconductor devices having a planarized insulating layer
US7622307B2 (en) 2004-07-19 2009-11-24 Samsung Electronics Co., Ltd. Semiconductor devices having a planarized insulating layer and methods of forming the same
JP2004320063A (en) * 2004-08-17 2004-11-11 Matsushita Electric Ind Co Ltd Semiconductor memory device and its manufacturing method
KR100692466B1 (en) * 2005-01-18 2007-03-09 후지쯔 가부시끼가이샤 Semiconductor device having ferroelectric capacitor and its manufacture method
JP2006222389A (en) * 2005-02-14 2006-08-24 Toshiba Corp Semiconductor storage device and manufacturing method thereof
JP2006332594A (en) * 2005-04-27 2006-12-07 Toshiba Corp Ferroelectric memory device, and method of manufacturing the same
US7700987B2 (en) 2005-04-27 2010-04-20 Kabushiki Kaisha Toshiba Ferroelectric memory device and method of manufacturing the same
JP2006310637A (en) * 2005-04-28 2006-11-09 Toshiba Corp Semiconductor device
US7573120B2 (en) 2005-04-28 2009-08-11 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US8441101B2 (en) 2005-06-02 2013-05-14 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same
US8852961B2 (en) 2005-06-02 2014-10-07 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same
JP5136052B2 (en) * 2005-06-02 2013-02-06 富士通セミコンダクター株式会社 Semiconductor device and manufacturing method thereof
JP2007009298A (en) * 2005-07-01 2007-01-18 Tokyo Electron Ltd Method for depositing tungsten film, film deposition system, storage medium, and semiconductor device
JP2007019407A (en) * 2005-07-11 2007-01-25 Seiko Epson Corp Method for manufacturing capacitor
JP4678251B2 (en) * 2005-07-11 2011-04-27 セイコーエプソン株式会社 Method of manufacturing a capacitor
JP2007027537A (en) * 2005-07-20 2007-02-01 Sharp Corp Semiconductor memory device equipped with variable resistive element
WO2007116440A1 (en) * 2006-03-30 2007-10-18 Fujitsu Limited Method for manufacturing semiconductor device
US7841705B2 (en) 2006-06-28 2010-11-30 Seiko Epson Corporation Actuator device, liquid-jet head and liquid-jet apparatus
JP2008160050A (en) * 2006-11-29 2008-07-10 Fujitsu Ltd Semiconductor device, semiconductor wafer, and manufacturing method therefor
US8628981B2 (en) 2007-03-20 2014-01-14 Fujitsu Semiconductor Limited Method of manufacturing a ferroelectric-capacitor memory device including recovery annealing
JP2007335897A (en) * 2007-08-29 2007-12-27 Fujitsu Ltd Semiconductor device fabrication method
JP4515492B2 (en) * 2007-08-29 2010-07-28 富士通セミコンダクター株式会社 A method of manufacturing a semiconductor device
US8039884B2 (en) 2007-09-18 2011-10-18 Seiko Epson Corporation Semiconductor device having a contact hole with a curved cross-section and its manufacturing method
JP2009010424A (en) * 2008-10-09 2009-01-15 Seiko Epson Corp Memory cell array and method of manufacturing the same, and ferroelectric memory device
JP4678430B2 (en) * 2008-10-09 2011-04-27 セイコーエプソン株式会社 Memory cell array and a method for producing the same, and ferroelectric memory device
JP2012138595A (en) * 2012-02-16 2012-07-19 Fujitsu Ltd Thin film capacitor, manufacturing method of the same, electronic apparatus, and circuit board
US9431604B2 (en) 2012-12-14 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) and method of making
DE102013103503A1 (en) * 2012-12-14 2014-06-18 Taiwan Semiconductor Mfg. Co., Ltd. A resistive random access memory (RRAM), and methods for its preparation
JP2015000560A (en) * 2013-06-18 2015-01-05 株式会社リコー Electromechanical transducer and method of manufacturing the same, droplet discharge head, liquid cartridge, image forming apparatus, droplet discharge device, and pump unit

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